KR0124393B1 - 캐패시터 제조방법 - Google Patents
캐패시터 제조방법Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000003990 capacitor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000010409 thin film Substances 0.000 claims abstract description 17
- 239000010408 film Substances 0.000 claims description 68
- 238000003860 storage Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 박막 기판을 반도체 기판과 접속시켜 하나의 비트선에 의해 컨트롤 되는 두 개의 셀을 동일 면적상에 2층으로 형성함으로써 기판전압 등을 이용한 박막 모스펫의 특성을 기판 모스텍과 동일하게 조절할 수 있다.
따라서 본 발명은 동일 면적의 반도체 기판을 이용해 신뢰성 있는 기본 칩수를 기존보다 2배로 늘릴 수 있어 원가절감의 효과를 가져온다.
Description
제1도는 본 발명을 구현하기 위한 마스크 배치도.
제2도는 제1도의 A-A' 단면을 공정순서에 따라 나타낸 예시단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3, 16 : 게이트 절연막 4, 17 : 게이트 전극
5, 18 : 스페이서 절연막 6, 6',19, 19' : LDD 구조의 활성영역
7, 11, 12, 14, 20, 22 : 절연막 8, 23 : 전하보존전극
9, 24 : 유전막 10, 25 : 플래이트 전극
13, 21 : 비트선 전극 a : 분리영역 마스크
b : 게이트 전극 및 워드선 마스크 c : 전하보존전극 콘택홀 마스크
d : 전하보존전극 마스크 e : 플래이트 전극 마스크
f : 비트선 콘택홀 마스크 g : 비트선 전극 마스크
h : 박막기판 콘택홀 마스크 i : 박막 MOSFET 기판 마스크
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것이다.
범용의 반도체 메모리 소자인 디램(DRAM)의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하보존 용량 확보의 한계를 들 수 있다. 그러나 반도체 집적회로의 고집적화를 달성하기 위해서 칩과 셀의 단위 면적의 감소는 필연적이고, 이에 따라 고도의 공정기술 개발과 함께 소자의 신뢰성 및 셀의 전하보존 용량확보는 절실한 해결과제가 되고 있다.
본 발명을 설명하기에 앞서 종래의 전하보존전극 형성방법을 개략적으로 설명하면 다음과 같다.
반도체 기판에 필드산화막을 형성하고, 게이트 절연막을 성장시킨 다음, 연이어 폴리실리콘막을 증착해 불순물 주입공정을 행하고, 게이트 전극 및 워드선 패턴을 형성한 다음, 고집적화에 따른 MOSFET의 전기적 특성을 개선하기 위해 스페이서 산화막을 이용한 저농도로 도핑된 드레인(lightly doped drain, 이하 LDD라 칭함) 구조의 활성영역을 갖는 MOSFET 형성 공정을 실시하고, 이어서 일정 두께의 절연산화막을 형성하고, 활성영역 위에 선택 식각으로 콘택홀을 형성하고, 상기 콘택홀에 불순물이 주입된 전하보존전극 폴리실리콘막을 증착해 활성영역과 접속시키고 마스크를 이용해 예정된 크기로 전하보존전극을 형성한다. 이어서 질화막-산화막(NO) 또는 산화막-질화막-산화막(ONO) 복합구조의 유전막을 성상시키고, 그 위에 불순물이 주입된 폴리실리콘막을 소정의 크기로 패턴해, 플래이트 전극을 형성함으로써 기존의 기억장치 공정을 완료하게 된다.
상기 종래방법은 현재의 공정능력을 감안할 때, 고집적으로 갈수록 고도의 공정기술 개발에도 불구하고 칩과 셀의 면적 감소에 따른 전하보존 용량 확보의 한계에 봉착하게 된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 제조공정을 단순화하면서도 제한된 면적에서 전하저장전극의 유효표면적을 증대시켜 초고집적 반도체 소자의 제작이 가능하도록 하는 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 위에 필드산화막, 제1게이트 절연막, 제1게이트 전극 및 워드선 패턴, 제1스페이서 절연막, 저농도로 도핑된 드레인(LDD) 구조의 활성영역을 갖는 기판 모스펫 상에 캐패시터 제조방법에 있어서, 전체구조 상부에 일정두께의 제1절연막을 증착하고, 기판 모스펫의 소스 활성영역 위의 상기 제1절연막을 선택식각한 다음, 상기 활성영역과 접속되는 제1전하보존전극을 형성한 다음, 상기 제1전하보존전극의 표면을 따라 제1유전막을 형성하고, 제1플래이트 전극을 형성하는 단계, 전체구조 상부에 제2절연막, 제3절연막을 차례로 형성하고, 상기 제3절연막과 제2절연막을 선택식각한 다음 상기 기판 모스펫의 드레인과 접속되는 제1비트선 전극을 형성하는 단계, 전체구조 상부에 일정두께의 제4절연막을 형성하여 평탄화한 다음, 상기 제4, 3, 2, 1 절연막과 필드산화막을 차례로 선택식각해 콘택홀을 형성하고, 이 콘택을 통해서 박막 모스펫의 기판역할을 하게 될 전도막을 반도체 기판에 접속되도록 형성한 후, 상기 전도막을 선택식각하여 모스펫 기판을 형성하는 단계, 제2게이트 절연막, 제2게이트 전극 및 워드선패턴을 형성하고, 상대적으로 저농도인 불순물을 이온주입하고, 제2스페이서 절연막을 형성한 다음, 상대적으로 고농도인 불순물을 이온주입하여 LDD 구조의 활성영역을 갖는 모스펫을 형성하는 단계, 일정 두께의 제5절연막을 증착하고, 상기 제5절연막, 모스펫의 활성영역, 모스펫의 기판과 제4절연막을 차례로 선택식각한 다음, 상기 제1비트선 전극과 접속되는 제2비트선 전극을 형성하는 단계, 전체 구조 상부에 일정두께의 제6절연막을 증착한 다음, 상기 모스펫의 소스활성영역 위의 상기 제6, 5 절연막을 선택식각한 다음, 상기 활성영역과 접속되는 제2전하보존전극을 형성한 다음, 그 표면을 따라 제2유전막, 제2플래이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 및 제2도를 참조하여 본 발명을 상술한다.
제1도는 본 발명을 구현하기 위한 마스크의 배치도로, a는 분리영역 마스크, b는 게이트 전극 및 워드선 마스크, c는 전하보존전극 콘택홀 마스크, d는 전하보존전극 마스크, e는 플래이트 전극 마스크, f는 비트선 콘택홀 마스크, g는 비트선 전극 마스크, h는 박막기판 콘택홀 마스크, i는 박막MOSFET 기판 마스크를 각각 나타낸다.
제2a도 내지 제2f도는 제1도의 A-A'단면을 공정순서에 따라 나타낸 공정 예시도이다.
먼저, 제2a도는 P-웰(또는 N-웰)이 형성된 반도체 기판(1) 위에 로코스(LOCOS) 방식으로 필드산화막(2)을 성장하고, 이어서 제1게이트 산화막(3)과 게이트 전극 및 워드선용 폴리실리콘을 시간 지연없이 증착한 다음, 상기 폴리실리콘에 불순물 주입공정을 행하고, 게이트 전극 및 워드선 마스크(b)를 이용해 폴리실리콘을 소정의 크기로 식각해 제1게이트 전극(4) 및 워드선(4) 패턴을 형성하고, 상대적으로 저농도인 N형(또는 P형) 불순물을 이온주입하고, 제1스페이서 산화막(5)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형) 불순물 이온주입 공정을 행하여 LDD 구조의 활성영역(6, 6')을 갖는 기판(Bulk) MOSFET을 형성한 상태의 단면도이다.
제2b도는 전체구조 상부에 일정두께의 제1절연막(7)을 증착하고, 전하보존전극 콘택홀 마스크(c)를 이용해 기판 MOSFET의 소스활성영역(6) 위의 상기 제1절연막(7)을 선택식각한 다음, 일정두께의 폴리실리콘을 증착해 상기 활성영역(6)과 접속시키고, 전하보존전극 마스크(d)를 이용해 폴리실리콘을 소정의 크기로 패턴해서 제1전하보존전극(8)을 형성한 다음, 상기 제1전하보존전극(8)의 표면을 따라 제1유전막(9)을 형성하고, 폴리실리콘막 증착후 플래이트 전극 마스크(e)를 이용해서 제1플래이트 전극(10)을 형성한 상태의 단면도이다.
제2c도는 전체구조 상부에 제2절연막(11), 제3절연막(12)을 차례로 증착하고, 비트선 콘택홀 마스크(f)를 이용해 상기 제3절연막(12)과 제2절연막(11)을 선택식각한 다음, 기판 MOSFET의 드레인(6')과 접속되도록 전도층을 증착하고, 비트선 전극 마스크(g)를 이용해서 제1비트선 전극(13)을 형성한 상태의 단면도이다.
제2d는 전체구조 상부에 일정두께의 제4절연막(14)을 증착하여 평탄화한 다음, 박막 기판 콘택홀 마스크(h)를 이용해, 상기 제4, 3, 2, 1 절연막(14, 12, 11, 7)과 필드산화막(2)을 차례로 선택식각해 콘택홀을 형성하고, 이 콘택을 통해서 박막 MOSFET의 기판역할을 하게 될 폴리실리콘막을 반도체 기판에 접속되도록 증착시키고, 재결정 공정이나 열적공정을 실시한 다음, 박막 MOSFET의 기판(15)으로 쓰일 부분을 제외한 부분은 박막 MOSFET 기판 마스크(i)를 이용해 제거하고, 이어서 제2게이트 산화막(16)과 게이트 전극 및 워드선용 폴리실리콘을 시간 지연없이 증착한 다음, 상기 폴리실리콘에 불순물 주입공정을 행하고 게이트 전극 및 워드선 마스크(b)를 이용해 폴리실리콘을 소정 크기로 식각해 제2게이트 전극(17) 및 워드선(17') 패턴을 형성하고, 상대적으로 저농도인 N형(또는 P형)불순물 이온주입을 행하고, 제2스페이서 산화막(18)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형)불순물을 이온 주입하여 LDD 구조의 활성영역(19, 19')을 갖는 박막 MOSFET을 형성한 다음, 일정 두께의 제5절연막(20)을 증착하고, 비트선 콘택홀 마스크(f)를 이용해 상기 제5절연막(20), 박막 MOSFET의 활성영역(19'), 박막MOSFET의 기판(15)과 제4절연막(14)을 차례로 선택식각한 다음, 제1비트선 전극(13)과 접속되도록 전도층을 증착하고 이를 비등방성으로 식각해 제2스페이서 비트선 전극(21)을 형성한 상태의 단면도이다. 이때, 상기 제2비트선 전극(21)은 제1비트선 전극(13)과 접속되되 콘택홀 내부에만 선택적으로 형성된다.
제2e도는 전체구조 상부에 일정두께의 제6절연막(22)을 증착한 다음, 전하보존전극 콘택홀 마스크(c)를 이용해 박막 MOSFET의 소스활성영역(19) 위의 상기 제6, 5 절연막(22, 20)을 선택식각한 다음, 일정 두께의 폴리실리콘을 증착해 상기 활성영역(19)와 접속시키고, 전하보존전극 마스크(d)를 이용해 폴리실리콘을 소정의 크기로 패턴해서 제2전하보존전극(23)을 형성한 다음, 그 표면을 따라 제2유전막(24)을 형성하고, 폴리실리콘을 증착하고, 플래이트 전극 마스크(f)를 이용해서 제2플래이트 전극(25)을 형성한 상태의 단면도이며, 이에 따른 제1도의 B-B'방향의 공정단면도는 제2f도에 도시된 바와 같다.
상기와 같이 이루어지는 본 발명은 기존의 장비와 공정기술을 이용해서 동일 면적상에서 기존보다 2배로 집적화시킬 수 있고, 박막 기판을 반도체 기판과 접속시킴으로써 기판전압 등을 이용한 박막 MOSFET의 특성을 기판 MOSFET과 동일하게 조절할 수 있다. 이는 결국 동일 면적의 반도체 기판을 이용해 신뢰성 있는 기본 칩수를 기존보다 2배로 늘릴 수 있어 원가절감의 효과를 가져온다.
Claims (2)
- 반도체 기판(1) 위에 필드산화막(2), 제1게이트 절연막(3), 제1게이트 전극(4) 및 워드선(4') 패턴, 제1스페이서 절연막(5), 저농도로 도핑된 드레인(LDD) 구조의 활성영역(6, 6')을 갖는 기판 모스펫상에 캐패시터 제조방법에 있어서, 전체구조 상부에 일정 두께의 제1절연막(7)을 증착하고, 기판 모스펫의 소스 활성영역(6) 위의 상기 제1절연막(7)을 선택식각한 다음, 상기 활성영역(6)과 접속되는 제1전하보존전극(8)을 형성한 다음, 상기 제1전하보존전극(8)의 표면을 따라 제1유전막(9)을 형성하고, 제1플래이트 전극(10)을 형성하는 단계, 전체구조 상부에 제2절연막(11), 제3절연막(12)을 차례로 형성하고, 상기 제3절연막(12)과 제2절연막(11)을 선택식각한 다음, 상기 기판 모스펫의 드레인(6')과 접속되는 제1비트선 전극(13)을 형성하는 단계, 전체구조 상부에 일정 두께의 제4절연막(14)을 형성하여 평탄화한 다음, 상기 제4, 3, 2, 1 절연막(14, 12, 11, 7)과 필드산화막(2)을 차례로 선택식각해 콘택홀을 형성하고, 이 콘택을 통해서 박막 모스펫의 기판역할을 하게 될 전도막을 반도체 기판과 접속되도록 형성한 후, 상기 전도막을 선택식각하여 모스펫 기판(15)을 형성하는 단계, 제2게이트 절연막(16), 제2게이트 전극(17) 및 워드선(17') 패턴을 형성하고, 상대적으로 저농도인 불순물을 이온주입하고, 제2스페이서 절연막(18)을 형성한 다음, 상대적으로 고농도인 불순물을 이온주입하여 LDD 구조의 활성영역(19, 19')을 갖는 모스펫을 형성하는 단계, 일정 두께의 제5절연막(20)을 증착하고, 상기 제5절연막(20)을 증착하고, 상기 제5절연막(20), 모스펫의 활성영역(19'), 모스펫의 기판(15)과 제4절연막(14)을 차례로 선택식각한 다음, 상기 제1비트선 전극(13)과 접속되는 제2비트선 전극(21)을 형성하는 단계, 전체구조 상부에 일정 두께의 제6절연막(22)을 증착한 다음, 상기 모스펫의 소스활성영역(19) 위의 상기 제6, 5 절연막(22, 20)을 선택식각한 다음, 상기 활성영역(19)과 접속되는 제2전하보존전극(23)을 형성한 다음, 그 표면을 따라 제2유전막(24), 제2플래이트 전극(25)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2비트선 전극(21)은 제1비트선 전극(13)과 접속되되 콘택홀 내부에만 선택적으로 형성되는 것을 특징으로 하는 캐패시터 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005503A KR0124393B1 (ko) | 1994-03-18 | 1994-03-18 | 캐패시터 제조방법 |
| DE19509846A DE19509846A1 (de) | 1994-03-18 | 1995-03-17 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| JP7059263A JP2854815B2 (ja) | 1994-03-18 | 1995-03-17 | 半導体の製造方法 |
| US08/406,673 US5492851A (en) | 1994-03-18 | 1995-03-20 | Method for fabricating attached capacitor cells in a semiconductor device having a thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005503A KR0124393B1 (ko) | 1994-03-18 | 1994-03-18 | 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950028198A KR950028198A (ko) | 1995-10-18 |
| KR0124393B1 true KR0124393B1 (ko) | 1997-12-11 |
Family
ID=19379183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940005503A KR0124393B1 (ko) | 1994-03-18 | 1994-03-18 | 캐패시터 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5492851A (ko) |
| JP (1) | JP2854815B2 (ko) |
| KR (1) | KR0124393B1 (ko) |
| DE (1) | DE19509846A1 (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140657B1 (ko) * | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
| KR0155886B1 (ko) * | 1995-09-19 | 1998-10-15 | 김광호 | 고집적 dram 셀의 제조방법 |
| US5950082A (en) * | 1996-09-30 | 1999-09-07 | Advanced Micro Devices, Inc. | Transistor formation for multilevel transistors |
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| US5770482A (en) * | 1996-10-08 | 1998-06-23 | Advanced Micro Devices, Inc. | Multi-level transistor fabrication method with a patterned upper transistor substrate and interconnection thereto |
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| JPH10150198A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5057888A (en) * | 1991-01-28 | 1991-10-15 | Micron Technology, Inc. | Double DRAM cell |
| KR960013508B1 (ko) * | 1992-07-07 | 1996-10-05 | 현대전자산업 주식회사 | 반도체 기억장치 및 그 제조방법 |
-
1994
- 1994-03-18 KR KR1019940005503A patent/KR0124393B1/ko not_active IP Right Cessation
-
1995
- 1995-03-17 DE DE19509846A patent/DE19509846A1/de not_active Withdrawn
- 1995-03-17 JP JP7059263A patent/JP2854815B2/ja not_active Expired - Fee Related
- 1995-03-20 US US08/406,673 patent/US5492851A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2854815B2 (ja) | 1999-02-10 |
| KR950028198A (ko) | 1995-10-18 |
| DE19509846A1 (de) | 1995-09-21 |
| JPH0818016A (ja) | 1996-01-19 |
| US5492851A (en) | 1996-02-20 |
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