KR930006737A - 랜덤 억세스 메모리 장치 - Google Patents

랜덤 억세스 메모리 장치 Download PDF

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Abstract

랜덤 억세스 메모리 장치는 그 사이의 결함 정규 메모리 셀의 컬럼은 대치하기 위한 용장 메모리 셀(311/312/313/31n)의 적어도 하나를 컬럼을 가지며, 블럭 어드레스 디코더 회로(37)는 양호한 정규 메모리 셀이 억세스되도록 블럭 어드레스 비트에 기초하여 정규 메모리 셀 블럭중 하나를 선택하며, 따라서, 결함 정규 메모리 셀중 하나가 억세스되는 경우, 상기 블럭 디코더 회로는 어떤 로우 어드레스 디코더 회로 및 감지 증폭기/기록구동기 회로가 적어도 하나의 용장 메모리 셀중 하나에 대해 제공되지 않도록 상기 블럭 어드레스 비트를 무시하는 적어도 하나의+용장 메모리 셀의 컬럼에 관계한 정규 메모리 셀 블럭을 선택하고, 그것에 의해 주변 회로를 감소시킨다.

Description

랜덤 억세스 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 랜덤 억세스 메모리의 배열을 보여주는 블럭 다이어그램,
제7도는 본 발명에 따른 또다른 랜덤 억세스 메모리의 배열을 보여주는 블럭 다이어그램.

Claims (4)

  1. (a)컬럼 어드레스를 각각 할당하는 정규 메모리 셀의 컬럼을 가지며 블럭 어드레스를 할당하는 다수의 정규 메모리 셀블럭(301 내지 30n)과, (b)상기 다수의 정규 메모리 셀 블럭중 하나에 관계하여 용장 메모리 셀(311/312/313/31n)의 적어도 하나의 컬럼을 구비하며, 상기 용장 메모리 셀 각각은 데이타 비트를 기억하며, 상기 다수의 정규 메모리 셀 블럭중 하나의 정규 메모리 셀의 컬럼중 하나는 상기 컬럼중 하나가 적어도 하나의 결함 정규 메모리 셀을 포함할때 적어도 하나의 용장 메모리 셀의 컬럼과 대체되며, (c)다수의 정규 메모리 셀 블럭중 하나와 다수의 정규 메모리 셀 블럭중 다른 것에 각각 관계된 다수의 로우 어드레스 디코더 회로(351 내지 35n)를 구비하며, 상기 블럭 어드레스중 하나를 표시하는 블럭 선택 신호(BSSO 내지 BSSn)로 선택적으로 인에이블되며, (d)상기 다수의 메모리 셀 블럭에 각각 관계한 다수의 컬럼 선택기 회로(391 내지 39n)를 구비하고, 각각은 관련된 정규 메모리 셀 블럭으로부터 정규 메모리 셀의 컬럼을 선택하기 위해 상기 컬럼 어드레스중 하나를 표시하는 컬럼 선택 신호(CSS)에 응답하며, (e)용장 메모리 셀의 적어도 하나의 컬럼에 연결된 적어도 하나의 전달수단(401/402/403/40n)을 구비하고, 상기 용장 메모리 셀에 기억된 상기 데이타 비트중 하나를 전달하기 위해 용장 컬럼 선택 신호(SY1/SYn)에 응답하여, (f)판독 모드와 기록 동작 모드에 대해 다수의 컬럼 선택기 회로에 각각 연결된 다수의 증폭기 수단(411 내지 41n)을 구비하며, 상기 다수의 증폭기 수단중 하나는 또한, 전달 수단에 연결되고 다수의 증폭기 수단은 상기 블럭 선택 신호에 선택적으로 인에이블되는 랜덤 억세스 메모리 장치에 있어서, (g)적어도 하나의 결함 정규 메모리 셀을 포함하는 상기 정규 메모리 셀중 하나에 할당된 블럭 및 컬럼 어드레스 셋을 기억하고 상기 블럭 및 컬럼 어드레스가 상기 블럭 및 컬럼 어드레스 셋과 일치하는지 아닌지를보여주기 위해 외부 어드레스 비트(AYO 내지 AYj)에 의해 표시된 블럭 및 컬럼 어드레스를 비교하는 프로그램회로(38)를 구비하며, 상기 프로그램 회로는 상기 블럭 및 컬럼 어드레스가 상기 블럭 및 컬럼 어드레스 셋과 일치할 때 디스에이블 신호(KL) 및 용장 컬럼 선택 신호를 발생하며, (h)상기 디에이블 신호의 부재시 상기 컬럼 어드레스중 하나를 표시하는 외부 어드레스 비트 부분에 기초하여 활성 신호로 상기 컬럼 선택 신호를 선택적으로 시프팅하는 컬럼 어드레스 디코더 회로(36)를 구비하고, (i)상기 디스에이블 신호의 부재시 상기 블럭어드레스중 하나를 표시하는 외부 어드레스 비트중 다른것에 기초하여 활성 레벨로 상기 블럭 선택 신호를 선택적으로 시프팅하는 블럭 어드레스 디코더 회로(37;52)를 구비하며, 상기 블럭 어드레스 디코더 회로는 상기 활성레벨로 용장 메모리 셀의 적어도 하나의 컬럼에 관계한 다수의 정규 메모리 셀 블럭중 하나를 표시하는 블럭 선택신호중 하나를 시프팅하기 위한 디스에이블 신호 존재시 용장 컬럼 선택 신호에 응답하는 랜덤 억세스 메모리 장치.
  2. 제1항에 있어서, 상기 다수의 증폭기 수단은 다수의 감지 증폭기/기록 구동회로(411 내지 41n)에 의해 실행되는 랜덤 억세스 메모리 장치.
  3. 제1항에 있어서, 상기 블럭 어드레스 디코더 회로(37)는 (i-1)상기 적어도 하나의 용장 메모리 셀 컬럼에 관계된 다수의 정규 메모리 셀 블럭중 하나에 관계한 적어도 하나의 제1디코더 유닛(37m)을 구비하며, (i-1-1)상기 외부 어드레스 비트중 다른 미리 디코드된 신호 셋을 가지는 제1NAND(NA3)게이트, (i-1-2)상기 디스에이블 신호로 디스에이블된 제1NOR게이트(NR1)를 가지며 상기 제1NAND게이트의 출력 신호에 응답하고, 상기 제1NOR게이트의 출력신호와 용장 컬럼 선택 신호에 응답하는 제2NOR게이트(NR2)와, 상기 제2NOR게이트에 결합된 제1인버터(IV4)를 가지며, 상기 블럭 선택 신호중 하나를 발생하는 랜덤 억세스 메모리 장치.
  4. 제1항에 있어서, 상기 블럭 어드레스 디코더 회로(52)는 (i-1)상기 적어도 하나의 용장 메모리 셀 컬럼과 관계하여 다수의 정규 메모리 셀 블럭중 하나에 관계하여 적어도 하나의 제1디코더 유닛(37m)을 구비하고(i-1-1)상기 외부 어드레스 비트중 다른 미리 디코드된 신호를 가지는 제1NAND게이트(NA3)와, (i-1-2)상기 디스에이블 신호를 디스에이블된 제1NOR게이트(NR1)를 가지며, 상기 제1NAND게이트의 출력 신호에 응답하고, (i-1-3)상기 제1NOR게이트의 출력 신호와 용장 컬럼 선택 신호에 응답하는 제2NOR게이트(NR2)와, (i-1-4)상기 제2NOR게이트에 결합된 제1인버터(IV4)를 가지며, 상기 블럭 선택 신호중 하나를 발생하며, (i-2)상기 다수의 정규 메모리 셀 블럭중 다른 것에 관계한 다수의 제2디코더 유닛을 가지며, 각각은 (i-2-1)상기 외부 어드레스 비트중 다른 것중 미리 디코드된 또다른 신호 셋을 가지는 제2NAND게이트(NA4)와, (i-2-2)상기 제2NAND게이트에 결합된 제2인버터(IV5)와, 상기 디스에이블 신호를 가지는 제3인버터(IV6)와, (i-2-4)상기 제2및 제3인버트의 출력 노드에 결합된 제3NAND게이트(NA5)와, (i2-2-5)상기 다수의 블럭 선택 신호중 다른 것을 발생하기 위해 상기 제3NAND게이트에 연결된 제4인버터(IV7)를 가지는 랜덤 억세스 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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