JP2870320B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
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- Dram (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特にディジット線冗長回路方式の半導体メモリ回路
に関する。
し、特にディジット線冗長回路方式の半導体メモリ回路
に関する。
【０００２】
【従来の技術】従来のディジット線冗長回路方式の半導
体メモリ回路の構成を図３に示す。図３において、符号
２１はディジット線置換アドレスプログラミング回路で
あり、被置換ディジット線のカラムアドレスをヒューズ
の電気的あるいはレーザ照射等による溶断によりプログ
ラミングする。φR、φRSはプログラミング回路２１が
発生する信号であり、入力するアドレス信号Ｙ0〜Ｙkが
被置換ディジット線のアドレスと一致した時に活性化さ
れる。２２はアドレス信号Ｙ0〜Ｙiをカラムデコーダ群
24に入力させるためのプリデコード回路である。カラム
アドレスプリデコード回路２２によりプリデコードされ
たアドレス信号Ｙ01〜Ｙi-1iはカラムデコーダ群２４に
入力する。
体メモリ回路の構成を図３に示す。図３において、符号
２１はディジット線置換アドレスプログラミング回路で
あり、被置換ディジット線のカラムアドレスをヒューズ
の電気的あるいはレーザ照射等による溶断によりプログ
ラミングする。φR、φRSはプログラミング回路２１が
発生する信号であり、入力するアドレス信号Ｙ0〜Ｙkが
被置換ディジット線のアドレスと一致した時に活性化さ
れる。２２はアドレス信号Ｙ0〜Ｙiをカラムデコーダ群
24に入力させるためのプリデコード回路である。カラム
アドレスプリデコード回路２２によりプリデコードされ
たアドレス信号Ｙ01〜Ｙi-1iはカラムデコーダ群２４に
入力する。
【０００３】２０、２０’はカラムデコーダイネーブル
信号発生回路であり、カラムデコーダイネーブル信号φ
E、φE’あるいは、φEB、φEB’を発生し、入力するカ
ラムアドレス信号Ｙkが正論理ならばφE、φE’を、負
論理ならばφEB、φEB’を活性化する。25はアドレス信
号Ａjから部分動作信号φYjT、φYjNを発生するアドレ
スバッファ回路であり、アドレスＡjが正論理ならば部
分動作信号φYjTを、負論理ならば部分動作信号φYjNを
活性化する。部分動作信号φYjNはイネーブル信号発生
回路２０及び後述する冗長ディジット線スイッチ回路活
性化信号発生回路２３に供給され、部分動作信号φYjT
はイネーブル信号発生回路２０’及び後述する冗長ディ
ジット線スイッチ回路活性化信号発生回路２３’に供給
され、各回路をイネーブルとする。
信号発生回路であり、カラムデコーダイネーブル信号φ
E、φE’あるいは、φEB、φEB’を発生し、入力するカ
ラムアドレス信号Ｙkが正論理ならばφE、φE’を、負
論理ならばφEB、φEB’を活性化する。25はアドレス信
号Ａjから部分動作信号φYjT、φYjNを発生するアドレ
スバッファ回路であり、アドレスＡjが正論理ならば部
分動作信号φYjTを、負論理ならば部分動作信号φYjNを
活性化する。部分動作信号φYjNはイネーブル信号発生
回路２０及び後述する冗長ディジット線スイッチ回路活
性化信号発生回路２３に供給され、部分動作信号φYjT
はイネーブル信号発生回路２０’及び後述する冗長ディ
ジット線スイッチ回路活性化信号発生回路２３’に供給
され、各回路をイネーブルとする。
【０００４】φSW、φSW’はカラムデコーダ群２４、２
４’の出力信号を代表する信号であり、カラムアドレス
プリデコード信号Ｙ01・・・Ｙi-1i及びカラムデコーダ
イネーブル信号φE、φEBあるいはφE’、φEB’により
選択されたカラムデコーダの出力である。
４’の出力信号を代表する信号であり、カラムアドレス
プリデコード信号Ｙ01・・・Ｙi-1i及びカラムデコーダ
イネーブル信号φE、φEBあるいはφE’、φEB’により
選択されたカラムデコーダの出力である。
【０００５】被置換カラムアドレスが選択されると、デ
ィジット線置換アドレスプログラミング回路２１は信号
φR、φRSを活性化する。信号φRはイネーブル信号発生
回路２０、２０’に入力し、カラムデコーダイネーブル
信号φE、φEB、φE’、φEB’の活性化を禁止する。
ィジット線置換アドレスプログラミング回路２１は信号
φR、φRSを活性化する。信号φRはイネーブル信号発生
回路２０、２０’に入力し、カラムデコーダイネーブル
信号φE、φEB、φE’、φEB’の活性化を禁止する。
【０００６】従って、カラムデコーダ群２４、２４’は
ディセイブル状態となり、デコード出力φSW、φSW’を
活性化しない。一方、信号φRSは活性化信号発生回路２
３、２３’に入力し、活性化信号発生回路２３又は２
３’はイネーブル状態となり、デコード出力φRSWある
いはφRSW’を活性化する。これにより、通常のディジ
ット線は選択されず、冗長ディジット線が選択される。
ディセイブル状態となり、デコード出力φSW、φSW’を
活性化しない。一方、信号φRSは活性化信号発生回路２
３、２３’に入力し、活性化信号発生回路２３又は２
３’はイネーブル状態となり、デコード出力φRSWある
いはφRSW’を活性化する。これにより、通常のディジ
ット線は選択されず、冗長ディジット線が選択される。
【０００７】図４にディジット線と入出力線の構成を示
す。
す。
【０００８】従来の半導体メモリ回路の高容量化に伴う
試験時間の増大の対策として、同時並列試験ビット数を
増加させるため同一ワード線上の複数セルの記憶データ
を同時に読み出す方法が採用されている。図３の構成
は、従来用いられている同一セルアレイ内の１本のワー
ド線につながるメモリセルのデータの内、半数を一対の
入出力線に読み出し、残りの半数を他の１対の入出力線
対に読み出す構成としている。
試験時間の増大の対策として、同時並列試験ビット数を
増加させるため同一ワード線上の複数セルの記憶データ
を同時に読み出す方法が採用されている。図３の構成
は、従来用いられている同一セルアレイ内の１本のワー
ド線につながるメモリセルのデータの内、半数を一対の
入出力線に読み出し、残りの半数を他の１対の入出力線
対に読み出す構成としている。
【０００９】ＤとＤ＊（＊は反転信号を示し、図面上は
符号の上に−を引いて示す）、Ｄ’とＤ’＊はディジッ
ト線対、ＲＤとＲＤ＊、ＲＤ’とＲＤ’＊は冗長ディジ
ット線対、Ｃ、ＲＣ、ＲＣ’、Ｃ’はワード線ＷＬと対
応するディジット線に接続されたメモリセルを示す。Ｓ
Ａ、ＲＳＡ、ＲＳＡ’、ＳＡ’は各ディジット線対に接
続された差動増幅器である。
符号の上に−を引いて示す）、Ｄ’とＤ’＊はディジッ
ト線対、ＲＤとＲＤ＊、ＲＤ’とＲＤ’＊は冗長ディジ
ット線対、Ｃ、ＲＣ、ＲＣ’、Ｃ’はワード線ＷＬと対
応するディジット線に接続されたメモリセルを示す。Ｓ
Ａ、ＲＳＡ、ＲＳＡ’、ＳＡ’は各ディジット線対に接
続された差動増幅器である。
【００１０】デジット線対ＤとＤ＊、ＲＤとＲＤ＊はス
イッチ回路ＳＷ、ＲＳＷを介して入出力線対ＩOとＩO＊
に接続される。デジット線対Ｄ’とＤ’＊、ＲＤ’とＲ
Ｄ’＊はスイッチ回路ＳＷ’、ＲＳＷ’を介して入出力
線対ＩO’とＩO’＊に接続される。各スイッチ回路Ｓ
Ｗ、ＲＳＷ、ＳＷ’ＲＳＷ’の制御端子には、前述した
信号φSW、φRSW、φSW’、φRSW’が入力する。
イッチ回路ＳＷ、ＲＳＷを介して入出力線対ＩOとＩO＊
に接続される。デジット線対Ｄ’とＤ’＊、ＲＤ’とＲ
Ｄ’＊はスイッチ回路ＳＷ’、ＲＳＷ’を介して入出力
線対ＩO’とＩO’＊に接続される。各スイッチ回路Ｓ
Ｗ、ＲＳＷ、ＳＷ’ＲＳＷ’の制御端子には、前述した
信号φSW、φRSW、φSW’、φRSW’が入力する。
【００１１】ディジット線対ＤとＤ＊は図３におけるカ
ラムデコーダ群２４の出力φSWにより選択されるディジ
ット線対を代表しており、ディジット線対Ｄ’とＤ’＊
はカラムデコーダ群２４’の出力により選択されるディ
ジット線を代表している。従って、カラムデコーダ群２
４により選択されるディジット線対はスイッチ回路を介
して、入出力線対ＩOとＩO＊に接続され、カラムデコー
ダ群２４’により選択されるディジット線対はスイッチ
回路を介して入出力線対ＩO’とＩO’＊に接続される。
ラムデコーダ群２４の出力φSWにより選択されるディジ
ット線対を代表しており、ディジット線対Ｄ’とＤ’＊
はカラムデコーダ群２４’の出力により選択されるディ
ジット線を代表している。従って、カラムデコーダ群２
４により選択されるディジット線対はスイッチ回路を介
して、入出力線対ＩOとＩO＊に接続され、カラムデコー
ダ群２４’により選択されるディジット線対はスイッチ
回路を介して入出力線対ＩO’とＩO’＊に接続される。
【００１２】冗長ディジット線対ＲＤとＲＤ＊はＤとＤ
＊に代表されるディジット線対の冗長ディジット線対で
あり、冗長ディジット線対ＲＤ’とＲＤ’＊はＤ’と
Ｄ’＊に代表されるディジット線対の冗長ディジット線
対である。
＊に代表されるディジット線対の冗長ディジット線対で
あり、冗長ディジット線対ＲＤ’とＲＤ’＊はＤ’と
Ｄ’＊に代表されるディジット線対の冗長ディジット線
対である。
【００１３】通常動作時には図３に示すアドレスＡjの
論理値により部分動作信号φYjN、φYjTのいずれか一方
が活性化するため、イネーブル信号発生回路２０と２
０’のいずれか一方がイネーブルとなり、同様にカラム
デコーダ群２４、２４’の一方がイネーブルとなる。従
って、カラムデコード出力φSW、φSW’の一方が活性化
し、入出力線対ＩOとＩO＊又はＩO’とＩO’＊の一方が
スイッチ回路を介してデジット線対ＤとＤ＊又はＤ’と
Ｄ’＊に接続される。
論理値により部分動作信号φYjN、φYjTのいずれか一方
が活性化するため、イネーブル信号発生回路２０と２
０’のいずれか一方がイネーブルとなり、同様にカラム
デコーダ群２４、２４’の一方がイネーブルとなる。従
って、カラムデコード出力φSW、φSW’の一方が活性化
し、入出力線対ＩOとＩO＊又はＩO’とＩO’＊の一方が
スイッチ回路を介してデジット線対ＤとＤ＊又はＤ’と
Ｄ’＊に接続される。
【００１４】並列試験時には、図３のアドレスバッファ
回路25に入力する信号φＴにより部分動作信号φYjNと
φYjTが共に活性化し、カラムデコーダイネーブル信号
発生回路２０、２０’及びカラムデコーダ群２４、２
４’は共にイネーブルとなり、デコード出力φSW、φS
W’は共に活性化する。このため、ディジット線対Ｄと
Ｄ＊及びＤ’とＤ’＊をスイッチ回路を介してそれぞれ
入出力線対ＩOとＩO＊及びＩO’とＩO’＊に接続され
る。
回路25に入力する信号φＴにより部分動作信号φYjNと
φYjTが共に活性化し、カラムデコーダイネーブル信号
発生回路２０、２０’及びカラムデコーダ群２４、２
４’は共にイネーブルとなり、デコード出力φSW、φS
W’は共に活性化する。このため、ディジット線対Ｄと
Ｄ＊及びＤ’とＤ’＊をスイッチ回路を介してそれぞれ
入出力線対ＩOとＩO＊及びＩO’とＩO’＊に接続され
る。
【００１５】ここで、ディジット線対ＤとＤ＊が被置換
ディジット線対である場合を説明する。ディジット線対
ＤとＤ＊のカラムアドレスが選択されると、前述したよ
うに信号φＲとφRSが活性化され、デコード出力φSWの
活性化が禁止され、ディジット線対ＤとＤ＊は入出力線
ＩO、ＩO＊に接続されない。一方、デコード出力φRSW
が活性化し、冗長ディジット線対ＲＤとＲＤ＊がスイッ
チ回路ＲＳＷを介して入出力線対ＩOとＩO＊に接続され
る。
ディジット線対である場合を説明する。ディジット線対
ＤとＤ＊のカラムアドレスが選択されると、前述したよ
うに信号φＲとφRSが活性化され、デコード出力φSWの
活性化が禁止され、ディジット線対ＤとＤ＊は入出力線
ＩO、ＩO＊に接続されない。一方、デコード出力φRSW
が活性化し、冗長ディジット線対ＲＤとＲＤ＊がスイッ
チ回路ＲＳＷを介して入出力線対ＩOとＩO＊に接続され
る。
【００１６】並列試験時には、前述したように部分動作
信号φYjNとφYjTが共に活性化し、冗長ディジット線ス
イッチ回路活性化信号発生回路23と23’は共にイネーブ
ルとなる。従って、デコード出力φRSW、φRSW’が共に
活性化し、冗長ディジット線対RDとRD＊はスイッチ回路
ＲＳＷを介して入出力線対ＩOとＩO＊に接続され、冗長
ディジット線対ＲＤ’とＲＤ’＊はスイッチ回路ＲＳ
Ｗ’を介して入出力線対ＩO’とＩO’＊に接続される。
信号φYjNとφYjTが共に活性化し、冗長ディジット線ス
イッチ回路活性化信号発生回路23と23’は共にイネーブ
ルとなる。従って、デコード出力φRSW、φRSW’が共に
活性化し、冗長ディジット線対RDとRD＊はスイッチ回路
ＲＳＷを介して入出力線対ＩOとＩO＊に接続され、冗長
ディジット線対ＲＤ’とＲＤ’＊はスイッチ回路ＲＳ
Ｗ’を介して入出力線対ＩO’とＩO’＊に接続される。
【００１７】各入出力線対ＩOとＩO＊、ＩO’とＩO’＊
には入出力線対上のデータを増幅する差動増幅器３１、
３２及び入出力線対にデータを書き込む為の書き込み回
路３３、３４が接続されている。データ増幅回路３１及
び書き込み回路３３は部分動作信号φYjNの活性化によ
りイネーブルとなり、データ増幅回路３２及び書き込み
回路３４は部分動作信号φYjTの活性化によりイネーブ
ルとなる。
には入出力線対上のデータを増幅する差動増幅器３１、
３２及び入出力線対にデータを書き込む為の書き込み回
路３３、３４が接続されている。データ増幅回路３１及
び書き込み回路３３は部分動作信号φYjNの活性化によ
りイネーブルとなり、データ増幅回路３２及び書き込み
回路３４は部分動作信号φYjTの活性化によりイネーブ
ルとなる。
【００１８】
【発明が解決しようとする課題】図３、図４に示すディ
ジット線冗長回路方式の半導体メモリ回路では、入力し
たカラムアドレスが被置換カラムアドレスであるか否か
の判定はプログラミング回路２１にカラムアドレス信号
Ｙ0〜Ｙi、Ｙkが入力してから行われる。従って、カラ
ムデコーダイネーブル信号発生回路２０、２０’に対し
てカラムデコーダイネーブル信号φE、φEB、あるいは
φE’φEB’を禁止するための禁止信号φRが活性化する
のは、カラムデコーダイネーブル信号自身の発生と同時
刻となる。このため、カラムデコーダイネーブル信号に
ハザードが発生し、被置換カラムアドレス選択時にはデ
コード出力φRSWとφSWあるいはφRSW’とφSW’の多重
選択状態が発生する場合があるという問題があった。
ジット線冗長回路方式の半導体メモリ回路では、入力し
たカラムアドレスが被置換カラムアドレスであるか否か
の判定はプログラミング回路２１にカラムアドレス信号
Ｙ0〜Ｙi、Ｙkが入力してから行われる。従って、カラ
ムデコーダイネーブル信号発生回路２０、２０’に対し
てカラムデコーダイネーブル信号φE、φEB、あるいは
φE’φEB’を禁止するための禁止信号φRが活性化する
のは、カラムデコーダイネーブル信号自身の発生と同時
刻となる。このため、カラムデコーダイネーブル信号に
ハザードが発生し、被置換カラムアドレス選択時にはデ
コード出力φRSWとφSWあるいはφRSW’とφSW’の多重
選択状態が発生する場合があるという問題があった。
【００１９】次に、被置換カラムアドレスの選択状態か
ら非選択状態にカラムアドレスが変化した場合を考え
る。カラムアドレスが変化して被置換カラムアドレスで
なくなったことの判定も、プログラム回路２１に変化し
たカラムアドレス信号Ｙ0〜Ｙi、Ｙkのいずれかが入力
してから行われる。従って、カラムデコーダイネーブル
信号発生回路２０、２０’に対して、禁止信号φＲがφ
Ｅ、φEB、φＥ’、φEB’の活性化の禁止を解除するの
は禁止信号φＲが活性化していない時にカラムデコーダ
イネーブル信号φＥ、φEB、φＥ’、φEB’が活性化す
るのと同時刻となる。これは、カラムデコーダイネーブ
ル信号φＥ、φEB、φＥ’、φEB’の活性化が禁止信号
φＲの非活性化を待って行われる分だけ、遅れることを
意味している。
ら非選択状態にカラムアドレスが変化した場合を考え
る。カラムアドレスが変化して被置換カラムアドレスで
なくなったことの判定も、プログラム回路２１に変化し
たカラムアドレス信号Ｙ0〜Ｙi、Ｙkのいずれかが入力
してから行われる。従って、カラムデコーダイネーブル
信号発生回路２０、２０’に対して、禁止信号φＲがφ
Ｅ、φEB、φＥ’、φEB’の活性化の禁止を解除するの
は禁止信号φＲが活性化していない時にカラムデコーダ
イネーブル信号φＥ、φEB、φＥ’、φEB’が活性化す
るのと同時刻となる。これは、カラムデコーダイネーブ
ル信号φＥ、φEB、φＥ’、φEB’の活性化が禁止信号
φＲの非活性化を待って行われる分だけ、遅れることを
意味している。
【００２０】このように、従来のディジット線冗長回路
方式の半導体メモリ回路では、被置換カラムアドレスの
選択時にはディジット線を入出力線と接続するための信
号φSWとφRSWの多重選択状態が発生しやすく、被置換
カラムアドレスの選択から非選択の変化時にはディジッ
ト線を入出力線と接続するための信号の活性化が遅れる
という問題があった。
方式の半導体メモリ回路では、被置換カラムアドレスの
選択時にはディジット線を入出力線と接続するための信
号φSWとφRSWの多重選択状態が発生しやすく、被置換
カラムアドレスの選択から非選択の変化時にはディジッ
ト線を入出力線と接続するための信号の活性化が遅れる
という問題があった。
【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、被置換ディジット線と冗長ディジット線の
重複選択を避け、かつ、高速動作可能な、ディジット線
冗長回路方式の半導体メモリ回路を提供することを目的
とする。
のであって、被置換ディジット線と冗長ディジット線の
重複選択を避け、かつ、高速動作可能な、ディジット線
冗長回路方式の半導体メモリ回路を提供することを目的
とする。
【００２２】
【課題を解決するための手段】本発明の第１の観点に係
るディジット線冗長回路方式の半導体メモリ回路は、冗
長ディジット線（ＲＤ、ＲＤ＊）を被置換ディジット線
（Ｄ、Ｄ＊）がスイッチを介して接続される入出力線
（Ｉ0、Ｉ0＊）とは異なる入出力線（Ｉ0’、Ｉ0’＊）
にスイッチを介して接続し、入出力線上のデータを増幅
する増幅手段（４１）への接続の対象を、被置換カラム
アドレス選択時に被置換ディジット線がスイッチ回路を
介して接続される入出力線から冗長ディジット線がスイ
ッチ回路を介して接続される入出力線に切り換える手段
を有し、更に、被置換カラムアドレス選択時に被置換デ
ィジット線を入出力線に接続するためのスイッチ活性化
信号を並列試験時のみ非活性化し、通常動作時には活性
化する手段を有することを特徴とする。
るディジット線冗長回路方式の半導体メモリ回路は、冗
長ディジット線（ＲＤ、ＲＤ＊）を被置換ディジット線
（Ｄ、Ｄ＊）がスイッチを介して接続される入出力線
（Ｉ0、Ｉ0＊）とは異なる入出力線（Ｉ0’、Ｉ0’＊）
にスイッチを介して接続し、入出力線上のデータを増幅
する増幅手段（４１）への接続の対象を、被置換カラム
アドレス選択時に被置換ディジット線がスイッチ回路を
介して接続される入出力線から冗長ディジット線がスイ
ッチ回路を介して接続される入出力線に切り換える手段
を有し、更に、被置換カラムアドレス選択時に被置換デ
ィジット線を入出力線に接続するためのスイッチ活性化
信号を並列試験時のみ非活性化し、通常動作時には活性
化する手段を有することを特徴とする。
【００２３】本発明の第２の観点に係るディジット線冗
長回路方式の半導体メモリ回路は、メモリセルに接続さ
れたディジット線（Ｄ、Ｄ＊）と、冗長用メモリセルに
接続され、前記ディジット線を置換するための冗長ディ
ジット線（ＲＤ、ＲＤ＊）と、対応するディジット線が
選択された時にオンする第１のスイッチを介して前記デ
ィジット線に接続された第１の入出力線（Ｉ０、Ｉ０
＊）と、被置換ディジット線が選択された時にオンする
第２のスイッチを介して前記冗長ディジット線に接続さ
れた第２の入出力線（Ｉ０、Ｉ０＊）と、リード・ライ
ト回路と、通常状態で第１の入出力線を前記リードライ
ト回路に接続し、被置換カラムアドレス選択時に第２の
入出力線を前記リードライト回路に接続する切り換え回
路と、被置換カラムアドレス選択時に被置換ディジット
線を入出力線に接続するための第１のスイッチの活性化
信号を、並列試験時のみ非活性化し、通常動作時には非
活性化させない手段とを有することを特徴とする。
長回路方式の半導体メモリ回路は、メモリセルに接続さ
れたディジット線（Ｄ、Ｄ＊）と、冗長用メモリセルに
接続され、前記ディジット線を置換するための冗長ディ
ジット線（ＲＤ、ＲＤ＊）と、対応するディジット線が
選択された時にオンする第１のスイッチを介して前記デ
ィジット線に接続された第１の入出力線（Ｉ０、Ｉ０
＊）と、被置換ディジット線が選択された時にオンする
第２のスイッチを介して前記冗長ディジット線に接続さ
れた第２の入出力線（Ｉ０、Ｉ０＊）と、リード・ライ
ト回路と、通常状態で第１の入出力線を前記リードライ
ト回路に接続し、被置換カラムアドレス選択時に第２の
入出力線を前記リードライト回路に接続する切り換え回
路と、被置換カラムアドレス選択時に被置換ディジット
線を入出力線に接続するための第１のスイッチの活性化
信号を、並列試験時のみ非活性化し、通常動作時には非
活性化させない手段とを有することを特徴とする。
【００２４】
【作用】本発明においては、切り換え回路による入出力
線とリード・ライト回路の接続状態の切り換えにより、
被置換ディジット線選択時に、冗長ディジット線をリー
ド・ライト回路に接続する。このため、冗長ディジット
線を高速に選択でき、更に、冗長ディジット線と被置換
ディジット線を同時に選択する事態が発生しない。
線とリード・ライト回路の接続状態の切り換えにより、
被置換ディジット線選択時に、冗長ディジット線をリー
ド・ライト回路に接続する。このため、冗長ディジット
線を高速に選択でき、更に、冗長ディジット線と被置換
ディジット線を同時に選択する事態が発生しない。
【００２５】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００２６】図１は本発明の一実施例に係るディジット
線冗長回路方式の半導体メモリ回路の回路ブロックを示
す。図１において、１１はディジット線置換アドレスプ
ログラミング回路であり、被置換カラムアドレスが入力
された時に禁止信号φR及びイネーブル信号φRSを活性
化する。１２はカラムアドレスプリデコード回路であ
り、入力アドレスＹ0〜Ｙiをプリデコードし、プリデコ
ード信号Ｙ01〜Ｙi-1iを出力する。１０はカラムデコー
ダイネーブル信号発生回路であり、アドレスＹkと部分
動作信号φYjNに応答してカラムデコーダイネーブル信
号φE、φEBを出力する。１Ｏ’もカラムデコーダイネ
ーブル信号発生回路であり、アドレスＹkと部分動作信
号φYjTに応答してカラムデコーダイネーブル信号φ
Ｅ’、φEB’を出力する。
線冗長回路方式の半導体メモリ回路の回路ブロックを示
す。図１において、１１はディジット線置換アドレスプ
ログラミング回路であり、被置換カラムアドレスが入力
された時に禁止信号φR及びイネーブル信号φRSを活性
化する。１２はカラムアドレスプリデコード回路であ
り、入力アドレスＹ0〜Ｙiをプリデコードし、プリデコ
ード信号Ｙ01〜Ｙi-1iを出力する。１０はカラムデコー
ダイネーブル信号発生回路であり、アドレスＹkと部分
動作信号φYjNに応答してカラムデコーダイネーブル信
号φE、φEBを出力する。１Ｏ’もカラムデコーダイネ
ーブル信号発生回路であり、アドレスＹkと部分動作信
号φYjTに応答してカラムデコーダイネーブル信号φ
Ｅ’、φEB’を出力する。
【００２７】１３は、イネーブル信号φRS及び部分動作
信号φYjNに応答して、冗長デジット線スイッチ回路活
性化信号φRSWを出力する活性化信号発生回路である。
１３’は、イネーブル信号φRS及び部分動作信号φYjT
に応答して、冗長デジット線スイッチ回路活性化信号φ
RSW’を出力する活性化信号発生回路である。
信号φYjNに応答して、冗長デジット線スイッチ回路活
性化信号φRSWを出力する活性化信号発生回路である。
１３’は、イネーブル信号φRS及び部分動作信号φYjT
に応答して、冗長デジット線スイッチ回路活性化信号φ
RSW’を出力する活性化信号発生回路である。
【００２８】１４、１４’はプリデコード信号Ｙ01〜Ｙ
i-1iとイネーブル信号φＥ、φEB、あるいはφＥ’、φ
EB’により、デコード出力φSWあるいはφSW’を出力す
るカラムデコーダ群である。
i-1iとイネーブル信号φＥ、φEB、あるいはφＥ’、φ
EB’により、デコード出力φSWあるいはφSW’を出力す
るカラムデコーダ群である。
【００２９】１６はカラムデコーダイネーブル信号の発
生を禁止する信号φＲ’を発生する禁止回路であり、プ
ログラミング回路１１の出力する禁止信号φＲ及び並列
試験時に活性化する信号φＴが入力する。禁止信号φ
Ｒ’は並列試験時φＴが活性化している時のみ禁止信号
φＲの活性化により活性化し、カラムデコーダイネーブ
ル信号φＥ、φEB、φＥ’、φEB’の活性化を禁止す
る。並列試験時以外は禁止信号φＲ’は非活性状態であ
り、被置換カラムアドレス選択時にもカラムデコーダイ
ネーブル信号の活性化は禁止されない。
生を禁止する信号φＲ’を発生する禁止回路であり、プ
ログラミング回路１１の出力する禁止信号φＲ及び並列
試験時に活性化する信号φＴが入力する。禁止信号φ
Ｒ’は並列試験時φＴが活性化している時のみ禁止信号
φＲの活性化により活性化し、カラムデコーダイネーブ
ル信号φＥ、φEB、φＥ’、φEB’の活性化を禁止す
る。並列試験時以外は禁止信号φＲ’は非活性状態であ
り、被置換カラムアドレス選択時にもカラムデコーダイ
ネーブル信号の活性化は禁止されない。
【００３０】従って、並列試験時以外の被置換カラムア
ドレス選択時には、スプリデコード信号Ｙ01〜Ｙi-1iと
イネーブル信号φＥ、φEB、あるいはφＥ’、φEB’に
より選択されたカラムデコーダ群１４あるいは１４’の
カラムデコーダ出力φSWあるいはφSW’と、信号φRSに
より活性化された冗長ディジット線スイッチ回路活性化
信号発生回路１３あるいは１３’の出力φRSWあるいは
φRSW’が共に活性化する。
ドレス選択時には、スプリデコード信号Ｙ01〜Ｙi-1iと
イネーブル信号φＥ、φEB、あるいはφＥ’、φEB’に
より選択されたカラムデコーダ群１４あるいは１４’の
カラムデコーダ出力φSWあるいはφSW’と、信号φRSに
より活性化された冗長ディジット線スイッチ回路活性化
信号発生回路１３あるいは１３’の出力φRSWあるいは
φRSW’が共に活性化する。
【００３１】図２は本発明のディジット線と入出力線の
構成を示す。図２において、ＤとＤ＊（＊は反転信号を
示し、図面では符号の上に−を付して示す）は図１にお
けるカラムデコーダ群１４の出力φSWにより出力線対Ｉ
O、ＩO＊に接続されるディジット線対を代表しており、
Ｄ’とＤ’＊はカラムデコーダ群１４’の出力φSW’に
より入出力線対ＩO’とＩO’＊に接続されるディジット
線対を代表している。ＲＤとＲＤ＊はＤとＤ＊に代表さ
れるディジット線対の冗長ディジット線であり、スイッ
チ回路ＲＳＷを介して、デジット線対ＤとＤ＊が接続さ
れる入出力線対ＩOとＩO＊とは異なる入出力線対ＩO’
とＩO’＊に接続される。同様に、ＲＤ’とＲＤ’＊は
Ｄ’とＤ’＊に代表されるディジット線対の冗長ディジ
ット線対であり、スイッチ回路ＲＳＷ’を介してデジッ
ト線対Ｄ’とＤ’＊が接続される入出力線対ＩO’とＩ
O’＊とは異なる入出力線対ＩOとＩO＊に接続される。
構成を示す。図２において、ＤとＤ＊（＊は反転信号を
示し、図面では符号の上に−を付して示す）は図１にお
けるカラムデコーダ群１４の出力φSWにより出力線対Ｉ
O、ＩO＊に接続されるディジット線対を代表しており、
Ｄ’とＤ’＊はカラムデコーダ群１４’の出力φSW’に
より入出力線対ＩO’とＩO’＊に接続されるディジット
線対を代表している。ＲＤとＲＤ＊はＤとＤ＊に代表さ
れるディジット線対の冗長ディジット線であり、スイッ
チ回路ＲＳＷを介して、デジット線対ＤとＤ＊が接続さ
れる入出力線対ＩOとＩO＊とは異なる入出力線対ＩO’
とＩO’＊に接続される。同様に、ＲＤ’とＲＤ’＊は
Ｄ’とＤ’＊に代表されるディジット線対の冗長ディジ
ット線対であり、スイッチ回路ＲＳＷ’を介してデジッ
ト線対Ｄ’とＤ’＊が接続される入出力線対ＩO’とＩ
O’＊とは異なる入出力線対ＩOとＩO＊に接続される。
【００３２】ディジット線Ｄ＊、Ｄ’＊はメモリセル
Ｃ、Ｃ’に接続され、冗長ディジット線ＲＤ＊、ＲＤ’
＊は冗長メモリセルＲＣ、ＲＣ’に接続される。これら
のメモリセルは共通のワード線ＷＬに接続されている。
Ｃ、Ｃ’に接続され、冗長ディジット線ＲＤ＊、ＲＤ’
＊は冗長メモリセルＲＣ、ＲＣ’に接続される。これら
のメモリセルは共通のワード線ＷＬに接続されている。
【００３３】４１と４２は入出力線対のデータを増幅す
るためのデータ増幅回路であり、４３と４４は入出力線
対を介してメモリセルにデータを書き込むための書き込
み回路であり、リード・ライト回路を構成する。
るためのデータ増幅回路であり、４３と４４は入出力線
対を介してメモリセルにデータを書き込むための書き込
み回路であり、リード・ライト回路を構成する。
【００３４】データ増幅回路４１と書き込み回路４３は
部分動作信号φYjNの活性化によりイネーブルとなり、
データ増幅回路４２と書き込み回路４４は部分動作信号
φYjTの活性化によりイネーブルとなる。データ増幅回
路４１と書き込み回路４３及びデータ増幅回路４２と書
き込み回路４４に接続された入出力線対には、スイッチ
回路ＩＯＳＷ、ＲＩＯＳＷ’及びＩＯＳＷ’、ＲＩＯＳ
Ｗが接続されており、各スイッチ回路の制御端子には被
置換カラムアドレスが選択された時に活性化される禁止
信号φRが入力している。禁止信号φRが非活性のとき
は、スイッチ回路ＩOWSとＩOWS’がイネーブル、スイッ
チ回路ＲＩＯＳＷ、ＲＩＯＳＷ’がディセイブルとな
り、入出力線対ＩOとＩO＊はデータ増幅回路４１と書き
込み回路４３に接続され、入出力線対ＩO’とＩO’＊は
データ動増幅回路４２と書き込み回路４４に接続され
る。被置換カラムアドレスが選択され、禁止信号φRが
活性化されると、スイッチ回路ＩOSWとＩOSW’がディセ
イブルとなり、スイッチ回路ＲＩＯＳＷとＲＩＯＳＷ’
がイネーブルとなり、入出力線対ＩOとＩO＊はデータ増
幅回路４２と書き込み回路４４に接続され、入出力線対
ＩO’とＩO’＊はデータ増幅回路４１と書き込み回路４
３に接続される。
部分動作信号φYjNの活性化によりイネーブルとなり、
データ増幅回路４２と書き込み回路４４は部分動作信号
φYjTの活性化によりイネーブルとなる。データ増幅回
路４１と書き込み回路４３及びデータ増幅回路４２と書
き込み回路４４に接続された入出力線対には、スイッチ
回路ＩＯＳＷ、ＲＩＯＳＷ’及びＩＯＳＷ’、ＲＩＯＳ
Ｗが接続されており、各スイッチ回路の制御端子には被
置換カラムアドレスが選択された時に活性化される禁止
信号φRが入力している。禁止信号φRが非活性のとき
は、スイッチ回路ＩOWSとＩOWS’がイネーブル、スイッ
チ回路ＲＩＯＳＷ、ＲＩＯＳＷ’がディセイブルとな
り、入出力線対ＩOとＩO＊はデータ増幅回路４１と書き
込み回路４３に接続され、入出力線対ＩO’とＩO’＊は
データ動増幅回路４２と書き込み回路４４に接続され
る。被置換カラムアドレスが選択され、禁止信号φRが
活性化されると、スイッチ回路ＩOSWとＩOSW’がディセ
イブルとなり、スイッチ回路ＲＩＯＳＷとＲＩＯＳＷ’
がイネーブルとなり、入出力線対ＩOとＩO＊はデータ増
幅回路４２と書き込み回路４４に接続され、入出力線対
ＩO’とＩO’＊はデータ増幅回路４１と書き込み回路４
３に接続される。
【００３５】前述したように、本実施例の構成による
と、被置換ディジット線対ＤとＤ＊が選択されたときに
は信号φSWとφRSWが共に活性化され、スイッチ回路Ｓ
ＷとＲＳＷが開く。また、禁止信号φRにより、スイッ
チ回路ＲＩＯＳＷとＲＩＯＳＷ’が開く。従って、ディ
ジット線対ＤとＤ＊はスイッチ回路ＳＷを介して、入出
力線対ＩOとＩO＊に接続され、入出力線対ＩOとＩO＊は
スイッチ回路ＲＩＯＳＷを介してデータ増幅回路４２と
書き込み回路４４に接続される。通常動作時において
は、デコード出力φSWとφRSWが活性化されるのは部分
動作信号φYjNが活性化され、φYjTが非活性の時である
からデータ増幅回路４２と書き込み回路４４はデスエイ
ブルになっている。従って、入出力線対ＩOとＩO＊に関
しては入出力データのやりとりは行われない。
と、被置換ディジット線対ＤとＤ＊が選択されたときに
は信号φSWとφRSWが共に活性化され、スイッチ回路Ｓ
ＷとＲＳＷが開く。また、禁止信号φRにより、スイッ
チ回路ＲＩＯＳＷとＲＩＯＳＷ’が開く。従って、ディ
ジット線対ＤとＤ＊はスイッチ回路ＳＷを介して、入出
力線対ＩOとＩO＊に接続され、入出力線対ＩOとＩO＊は
スイッチ回路ＲＩＯＳＷを介してデータ増幅回路４２と
書き込み回路４４に接続される。通常動作時において
は、デコード出力φSWとφRSWが活性化されるのは部分
動作信号φYjNが活性化され、φYjTが非活性の時である
からデータ増幅回路４２と書き込み回路４４はデスエイ
ブルになっている。従って、入出力線対ＩOとＩO＊に関
しては入出力データのやりとりは行われない。
【００３６】一方、冗長ディジット線対ＲＤとＲＤ＊は
スイッチ回路ＲＳＷを介して入出力線対ＩO’とＩO’＊
に接続され、更に、スイッチ回路RＩOSW’を介してデー
タ増幅回路４１と書き込み回路４３に接続される。デー
タ増幅回路４１と書き込み回路４３は部分動作信号φYj
Nによりイネーブルとなっており、入出力データのやり
とりが行われる。
スイッチ回路ＲＳＷを介して入出力線対ＩO’とＩO’＊
に接続され、更に、スイッチ回路RＩOSW’を介してデー
タ増幅回路４１と書き込み回路４３に接続される。デー
タ増幅回路４１と書き込み回路４３は部分動作信号φYj
Nによりイネーブルとなっており、入出力データのやり
とりが行われる。
【００３７】以上のように、本実施例では、被置換ディ
ジット線対（ＤとＤ＊、Ｄ’とＤ’＊）と冗長ディジッ
ト線対（ＤＲとＤＲ＊、ＤＲ’とＤＲ’＊）の切り換え
は、冗長ディジット線対（ＤＲとＤＲ＊、ＤＲ’とＤ
Ｒ’＊）を並列試験の為に設けられた入出力線対にスイ
ッチ回路（ＳＷ、ＳＷ’、ＲＳＷ、ＲＳＷ’）を介して
接続させ、その入出力線対を入出力線スイッチ回路（Ｉ
ＯＳＷ、ＩＯＳＷ’、ＲＩＯＳＷ、ＲＩＯＳＷ’）によ
り切り換えることにより行われる。
ジット線対（ＤとＤ＊、Ｄ’とＤ’＊）と冗長ディジッ
ト線対（ＤＲとＤＲ＊、ＤＲ’とＤＲ’＊）の切り換え
は、冗長ディジット線対（ＤＲとＤＲ＊、ＤＲ’とＤ
Ｒ’＊）を並列試験の為に設けられた入出力線対にスイ
ッチ回路（ＳＷ、ＳＷ’、ＲＳＷ、ＲＳＷ’）を介して
接続させ、その入出力線対を入出力線スイッチ回路（Ｉ
ＯＳＷ、ＩＯＳＷ’、ＲＩＯＳＷ、ＲＩＯＳＷ’）によ
り切り換えることにより行われる。
【００３８】次に、本実施例に係る半導体メモリ回路の
並列試験時の動作について説明する。
並列試験時の動作について説明する。
【００３９】並列試験時には信号φＴが活性化し、部分
動作信号φYjN、φYjTは共に活性化する。従って、デー
タ増幅回路４１と４２と書き込み回路４３と４４は共に
イネーブルとなる。また、デコーダ出力φSW、φSW'の
うち、被置換アドレスではない場合に選択される信号は
共に活性化され、入出力線対IOとIO＊及びIO’とIO’＊
にはそれぞれディジット線対ＤとＤ＊及びＤ’とＤ’＊
がスイッチ回路ＳＷ及びＳＷ’を介して接続され、更
に、入出力線対IOとIO＊及びIO’とIO’＊はスイッチ回
路ＩＯＳＷとＩＯＳＷ’を介してデータ増幅回路４１と
書き込み回路４３及びデータ増幅回路４２と書き込み回
路４４に接続される。従って、ワード線ＷＬに接続され
た２つのメモリセルに関して同時にデータのリード／ラ
イトが行われる。
動作信号φYjN、φYjTは共に活性化する。従って、デー
タ増幅回路４１と４２と書き込み回路４３と４４は共に
イネーブルとなる。また、デコーダ出力φSW、φSW'の
うち、被置換アドレスではない場合に選択される信号は
共に活性化され、入出力線対IOとIO＊及びIO’とIO’＊
にはそれぞれディジット線対ＤとＤ＊及びＤ’とＤ’＊
がスイッチ回路ＳＷ及びＳＷ’を介して接続され、更
に、入出力線対IOとIO＊及びIO’とIO’＊はスイッチ回
路ＩＯＳＷとＩＯＳＷ’を介してデータ増幅回路４１と
書き込み回路４３及びデータ増幅回路４２と書き込み回
路４４に接続される。従って、ワード線ＷＬに接続され
た２つのメモリセルに関して同時にデータのリード／ラ
イトが行われる。
【００４０】ディジット線ＤとＤ＊が被置換ディジット
線であると仮定する。この場合、禁止回路１６の出力す
る禁止信号φＲ’によりカラムデコーダイネーブル信号
発生回路１０、１０’は共にディセイブルとなり、デコ
ーダ出力φSW、φSW’のうち、被置換アドレスに対応し
て選択される信号の活性化が禁止される。また、スイッ
チ回路ＲＩＯＳＷとＲＩＯＳＷ’が活性化される。
線であると仮定する。この場合、禁止回路１６の出力す
る禁止信号φＲ’によりカラムデコーダイネーブル信号
発生回路１０、１０’は共にディセイブルとなり、デコ
ーダ出力φSW、φSW’のうち、被置換アドレスに対応し
て選択される信号の活性化が禁止される。また、スイッ
チ回路ＲＩＯＳＷとＲＩＯＳＷ’が活性化される。
【００４１】一方、信号φRSの活性化によりスイッチ回
路活性化信号φRSW及びφRSW’が共に活性化する。従っ
て、冗長ディジット線対ＲＤとＲＤ＊はスイッチ回路Ｒ
ＳＷを介して入出力線対ＩO’とＩO’＊に接続され、冗
長ディジット線対ＲＤ’とＲＤ’＊はスイッチ回路ＲＳ
Ｗ’を介して入出力線対ＩOとＩO＊に接続される。更
に、入出力線対ＩOとＩO＊はスイッチ回路ＲＩＯＳＷを
介してデータ増幅回路４２と書き込み回路４４に接続さ
れ、入出力線対ＩO’とＩO’＊はスイッチ回路ＲＩＯＳ
Ｗ’を介してデータ増幅回路４１と書き込み回路４３に
接続される。従って、ワード線ＷＬに接続された２つの
メモリセルに関するデータの読みだし／書き込みが同時
に実行される。
路活性化信号φRSW及びφRSW’が共に活性化する。従っ
て、冗長ディジット線対ＲＤとＲＤ＊はスイッチ回路Ｒ
ＳＷを介して入出力線対ＩO’とＩO’＊に接続され、冗
長ディジット線対ＲＤ’とＲＤ’＊はスイッチ回路ＲＳ
Ｗ’を介して入出力線対ＩOとＩO＊に接続される。更
に、入出力線対ＩOとＩO＊はスイッチ回路ＲＩＯＳＷを
介してデータ増幅回路４２と書き込み回路４４に接続さ
れ、入出力線対ＩO’とＩO’＊はスイッチ回路ＲＩＯＳ
Ｗ’を介してデータ増幅回路４１と書き込み回路４３に
接続される。従って、ワード線ＷＬに接続された２つの
メモリセルに関するデータの読みだし／書き込みが同時
に実行される。
【００４２】一方、通常動作時には、アドレス信号Ａｊ
に応じて、部分動作信号φYjN又はφYjTが活性化し、デ
コーダ出力φSWとφSW’のうち、被置換アドレスではな
い場合に選択される信号の一方が活性化され、選択され
たディジット線対ＤとＤ＊又はＤ’とＤ’＊の一方がス
イッチＳＷ、ＳＷ’を介して入出力線対IOとIO＊又はI
O’とIO’＊に接続される。禁止信号φRに応答して、ス
イッチ回路ＩＯＳＷとＩＯＳＷ’の一方が活性化し、部
分動作信号φYjNとφYjTのうち活性化した信号によりア
クテブとなっている書き込み回路とデータ増幅回路によ
り選択されたメモリセルへのデータのリード／ライトが
行われる。
に応じて、部分動作信号φYjN又はφYjTが活性化し、デ
コーダ出力φSWとφSW’のうち、被置換アドレスではな
い場合に選択される信号の一方が活性化され、選択され
たディジット線対ＤとＤ＊又はＤ’とＤ’＊の一方がス
イッチＳＷ、ＳＷ’を介して入出力線対IOとIO＊又はI
O’とIO’＊に接続される。禁止信号φRに応答して、ス
イッチ回路ＩＯＳＷとＩＯＳＷ’の一方が活性化し、部
分動作信号φYjNとφYjTのうち活性化した信号によりア
クテブとなっている書き込み回路とデータ増幅回路によ
り選択されたメモリセルへのデータのリード／ライトが
行われる。
【００４３】次に、被置換ディジット線ＤとＤ＊が選択
されたと仮定する。この場合、信号φＴが供給されない
ため、禁止信号φR’は出力されず、デコーダ出力φSW
のうち、被置換アドレスに対応して選択される信号とス
イッチ切り換え信号φRSWは共に活性化される。このた
め、ディジット線対ＤとＤ＊が入出力線対IOとIO＊に接
続され、冗長ディジット線対ＲＤとＲＤ＊が入出力線対
IO’とIO’＊に接続される。禁止信号φRに応答して、
スイッチ回路ＲＩＯＳＷとＲＩＯＳＷ’が活性化され、
入出力線対IOとIO＊がデータ増幅回路４２と書き込み回
路４４に接続され、入出力線対IO’とIO’＊がデータ増
幅回路４１と書き込み回路４３に接続される。部分動作
信号φYjNに応答して、データ増幅回路４１と書き込み
回路４３のみが活性化し、冗長メモリセルＲＣへのデー
タのリード／ライトが実行される。
されたと仮定する。この場合、信号φＴが供給されない
ため、禁止信号φR’は出力されず、デコーダ出力φSW
のうち、被置換アドレスに対応して選択される信号とス
イッチ切り換え信号φRSWは共に活性化される。このた
め、ディジット線対ＤとＤ＊が入出力線対IOとIO＊に接
続され、冗長ディジット線対ＲＤとＲＤ＊が入出力線対
IO’とIO’＊に接続される。禁止信号φRに応答して、
スイッチ回路ＲＩＯＳＷとＲＩＯＳＷ’が活性化され、
入出力線対IOとIO＊がデータ増幅回路４２と書き込み回
路４４に接続され、入出力線対IO’とIO’＊がデータ増
幅回路４１と書き込み回路４３に接続される。部分動作
信号φYjNに応答して、データ増幅回路４１と書き込み
回路４３のみが活性化し、冗長メモリセルＲＣへのデー
タのリード／ライトが実行される。
【００４４】以上説明したように、本実施例によれば、
スイッチ回路（切り換え回路）ＩＯＳＷ、ＲＩＯＳＷ、
ＲＩＯＳＷ’、ＩＯＳＷ’の切り替えにより、被置換カ
ラムアドレス選択時に、冗長ディジット線を入出力線を
介してデータ増幅回路４１、４２及び書き込み回路４
３、４４（リード・ライト回路）に接続する。従って、
従来発生していた被置換ディジット線と冗長ディジット
線の多重選択の問題は生じない。
スイッチ回路（切り換え回路）ＩＯＳＷ、ＲＩＯＳＷ、
ＲＩＯＳＷ’、ＩＯＳＷ’の切り替えにより、被置換カ
ラムアドレス選択時に、冗長ディジット線を入出力線を
介してデータ増幅回路４１、４２及び書き込み回路４
３、４４（リード・ライト回路）に接続する。従って、
従来発生していた被置換ディジット線と冗長ディジット
線の多重選択の問題は生じない。
【００４５】また、本実施例では、被置換カラムアドレ
ス選択時に被置換ディジット線を入出力線に接続する信
号の活性化を禁止する信号φR’を活性化しない。この
ため、被置換カラムアドレスの選択状態から非選択状態
への変化時において、前記禁止信号φR’の解除を待っ
てからアドレス変化後の選択ディジット線を入出力線と
接続するための信号を活性化することにより従来発生し
ていたる遅れも生じない。これにより、カラムアドレス
アクセスは１０〜２０％高速化される。また、本発明は
並列試験時のために設けられた入出力線対を利用するこ
とで従来に比して占有面積を増加することなく適用でき
るという利点を有する。
ス選択時に被置換ディジット線を入出力線に接続する信
号の活性化を禁止する信号φR’を活性化しない。この
ため、被置換カラムアドレスの選択状態から非選択状態
への変化時において、前記禁止信号φR’の解除を待っ
てからアドレス変化後の選択ディジット線を入出力線と
接続するための信号を活性化することにより従来発生し
ていたる遅れも生じない。これにより、カラムアドレス
アクセスは１０〜２０％高速化される。また、本発明は
並列試験時のために設けられた入出力線対を利用するこ
とで従来に比して占有面積を増加することなく適用でき
るという利点を有する。
【００４６】
【発明の効果】以上説明したように、本実施例によれ
ば、切り換え手段（スイッチ回路ＩＯＳＷ、ＲＩＯＳ
Ｗ、ＲＩＯＳＷ’、ＩＯＳＷ’）の切り替えにより、被
置換カラムアドレス選択時に、冗長ディジット線をリー
ド・ライト回路（書き込み回路とデータ増幅回路）と接
続する。従って、従来発生していた被置換ディジット線
と冗長ディジット線の多重選択の問題は生じない。
ば、切り換え手段（スイッチ回路ＩＯＳＷ、ＲＩＯＳ
Ｗ、ＲＩＯＳＷ’、ＩＯＳＷ’）の切り替えにより、被
置換カラムアドレス選択時に、冗長ディジット線をリー
ド・ライト回路（書き込み回路とデータ増幅回路）と接
続する。従って、従来発生していた被置換ディジット線
と冗長ディジット線の多重選択の問題は生じない。
【００４７】また、被置換カラムアドレス選択時に被置
換ディジット線を入出力線に接続する信号の活性化を許
容する。このため、これにより、カラムアドレスアクセ
スは高速化される。
換ディジット線を入出力線に接続する信号の活性化を許
容する。このため、これにより、カラムアドレスアクセ
スは高速化される。
【図１】本発明の一実施例にかかるディジット線冗長回
路を備える半導体メモリ装置の回路構成を説明するブロ
ック図である。
路を備える半導体メモリ装置の回路構成を説明するブロ
ック図である。
【図２】本発明の一実施例にかかるディジット線と入出
力線の構成を示す回路図である。
力線の構成を示す回路図である。
【図３】従来のディジット線冗長回路を備える半導体メ
モリ装置の回路構成を示すブロック図である。
モリ装置の回路構成を示すブロック図である。
【図４】従来のディジット線と入出力線の構成の例を示
す回路図である。
す回路図である。
１０、１０’、２０、２０’；カラムデコーダイネーブ
ル信号発生回路 １１、２１ ；ディジット線置換アドレ
スプログラミング回路 １２、２２ ；カラムアドレスプリデコ
ード回路 １３、１３’、２３、２３’；冗長ディジット線スイッ
チ回路活性化信号発生回路 １４、１４’、２４、２４’；カラムデコーダ群 ３１、３２、４１、４２ ；データ増幅回路 ３３、３４、４３、４４ ；書き込み回路 Ｄ、Ｄ＊、Ｄ’、Ｄ’＊ ；ディジット線 ＲＤ、ＲＤ＊、ＲＤ’、ＲＤ’＊；冗長ディジット線 ＷＬ ； ワード線 ＳＷ、ＳＷ’、ＲＳＷ、ＲＳＷ’；スイッチ回路 ＩＯＳＷ、ＩＯＳＷ’、ＲＩＯＳＷ、ＲＩＯＳＷ’；入
出力線スイッチ回路 ＩO、ＩO＊、ＩO’、ＩO’＊；入出力線
ル信号発生回路 １１、２１ ；ディジット線置換アドレ
スプログラミング回路 １２、２２ ；カラムアドレスプリデコ
ード回路 １３、１３’、２３、２３’；冗長ディジット線スイッ
チ回路活性化信号発生回路 １４、１４’、２４、２４’；カラムデコーダ群 ３１、３２、４１、４２ ；データ増幅回路 ３３、３４、４３、４４ ；書き込み回路 Ｄ、Ｄ＊、Ｄ’、Ｄ’＊ ；ディジット線 ＲＤ、ＲＤ＊、ＲＤ’、ＲＤ’＊；冗長ディジット線 ＷＬ ； ワード線 ＳＷ、ＳＷ’、ＲＳＷ、ＲＳＷ’；スイッチ回路 ＩＯＳＷ、ＩＯＳＷ’、ＲＩＯＳＷ、ＲＩＯＳＷ’；入
出力線スイッチ回路 ＩO、ＩO＊、ＩO’、ＩO’＊；入出力線
Claims (3)
- 【請求項１】 ディジット線冗長回路方式の半導体メモ
リ回路において、冗長ディジット線を被置換ディジット
線がスイッチを介して接続される入出力線とは異なる入
出力線にスイッチを介して接続し、入出力線上のデータ
を増幅する増幅手段器への接続の対象を、被置換カラム
アドレス選択時に被置換ディジット線がスイッチ回路を
介して接続される入出力線から冗長ディジット線がスイ
ッチ回路を介して接続される入出力線に切り換える手段
を有し、更に、被置換カラムアドレス選択時に被置換デ
ィジット線を入出力線に接続するためのスイッチ活性化
信号を並列試験時のみ非活性化し、通常動作時には活性
化する手段を有することを特徴とする半導体メモリ回
路。 - 【請求項２】 メモリセルに接続されたディジット線
と、 冗長用メモリセルに接続され、前記ディジット線を置換
するための冗長ディジット線と、 対応するディジット線が選択された時にオンする第１の
スイッチを介して前記ディジット線に接続された第１の
入出力線と、 被置換ディジット線が選択された時にオンする第２のス
イッチを介して前記冗長ディジット線に接続された第２
の入出力線と、 リード・ライト回路と、 通常状態で第１の入出力線を前記リードライト回路に接
続し、被置換カラムアドレス選択時に第２の入出力線を
前記リードライト回路に接続する切り換え回路と、 被置換カラムアドレス選択時に被置換ディジット線を入
出力線に接続するための第１のスイッチの活性化信号
を、並列試験時のみ非活性化し、通常動作時には非活性
化させない手段とを有すること を特徴とする半導体メモ
リ回路。 - 【請求項３】 前記ディジット線は第１及び第２のディ
ジット線群を備え、 前記冗長ディジット線は第１のディジット線群用の第１
の冗長ディジット線と、第２のディジット線群用の第２
の冗長ディジット線とを備え、 前記第１のディジット線群と第２の冗長ディジット線は
第１の入出力線に接続され、前記第２のディジット線群
と第１の冗長ディジット線は第２の入出力線に接続さ
れ、 前記リード・ライト回路は第１のディジット線群用の第
１のリード・ライト回路と、第２のディジット線群用の
第２のリード・ライト回路とを備え、 前記第１のディジット線群中の被置換ディジット線が選
択されたとき、前記第１及び第２のスイッチは前記被置
換ディジット線を第１の入出力線に接続し、第１の冗長
ディジット線を第２の入出力線に接続し、前記切換回路
は第２の入出力線を第１のリード・ライト回路に接続
し、 前記第２のディジット線群中の被置換ディジット線が選
択されたとき、前記第１及び第２のスイッチは前記被置
換ディジット線を第２の入出力線に接続し、第２の冗長
ディジット線を第１の入出力線に接続し、前記切換回路
は第１の入出力線を第２のリード・ライト回路に接続す
ることを特徴とする請求項２に記載の半導体メモリ回
路。
Priority Applications (5)
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|---|---|---|---|
| JP26004992A JP2870320B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体メモリ回路 |
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Patent Citations (1)
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