KR970012708A - 집적 반도체 메모리 장치 - Google Patents

집적 반도체 메모리 장치 Download PDF

Info

Publication number
KR970012708A
KR970012708A KR1019960033127A KR19960033127A KR970012708A KR 970012708 A KR970012708 A KR 970012708A KR 1019960033127 A KR1019960033127 A KR 1019960033127A KR 19960033127 A KR19960033127 A KR 19960033127A KR 970012708 A KR970012708 A KR 970012708A
Authority
KR
South Korea
Prior art keywords
redundant
memory cell
memory device
semiconductor memory
circuit
Prior art date
Application number
KR1019960033127A
Other languages
English (en)
Other versions
KR100409114B1 (ko
Inventor
요한 리거
Original Assignee
알베르트 발도르프, 롤프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알베르트 발도르프, 롤프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 알베르트 발도르프, 롤프 옴케
Publication of KR970012708A publication Critical patent/KR970012708A/ko
Application granted granted Critical
Publication of KR100409114B1 publication Critical patent/KR100409114B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 집적 반도체 메모리 장치의 결함 있는 메모리 셀(5)을 마찬가지로 반도체 기판(1)상에 배치된 용장 메모리 셀(6)로 대체시키기 위한, 반도체 메모리 장치의 반도체 기판(1)상에 형성된 용장 회로(2)를 갖춘 집적 반도체 메모리 장치에 관한 것이다. 이 경우 집적 반도체 메모리 장치의 메모리 셀(5)은 블록별로 형성되고 어드레싱 가능하다. 본 발명은, 용장 메모리 셀(6)이 용장 회로(2)에 의해 어드레싱 가능한 용장 메모리 셀 필드(7)로 통합되어 배치되고, 용장 회로(2)가 임의의 메모리 셀 블록(4)내에 있는 결함 있는 메모리 셀(5)을 대체하기 위해서 용장 메모리 셀 필드(7)로부터 용장 메모리 셀(6)을 선택하기 위한 용장 선택 회로(13,14,15,20)를 포함하는 것을 특징으로 한다. 이 경우 용장 선택 회로(13,14,15,20)는 집적 반도체 메모리 장치의 임의의 장소에 배치되고, 각 메모리 셀 블록(4) 및 정상 메모리 셀(5)로부터 공간적으로 떨어져서 배치된다.

Description

집적 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 메모리 장치에서 열 용장 디코더를 도시한 개략도.

Claims (11)

  1. 집적 반도체 메모리 장치의 결함 있는 메모리 셀(5)을 마찬가지로 반도체 기판(1)상에 배치된 용장 메모리 셀(6)로 대체시키기 위한, 반도체 메모리 장치의 반도체 기판(1)상에 형성된 용장 회로(2)를 포함하고, 집적 반도체 메모리 장치의 메모리 셀(5)은 블록별로 형성되고 어드레싱 가능하며, 용장 메모리 셀(6)은 용장 회로(2)에 의해 어드레싱 가능한 용장 메모리 셀 필드(7)에 통합되어 배치되며, 용장 회로(2)가 임의의 메모리 셀 블록(4)내에 있는 결함있는 메모리 셀(5)을 대체하기 위해서 용장 메모리 셀 필드(7)로부터 용장 메모리 셀(6)을 선택하기 위한 용장 선택 회로(13,14,15,20)를 포함하도록 구성된 집적 반도체 메모리 장치에 있어서, 용장 회로(2)는, 프로그래밍된 용장 선택 신호(REDX)에 따라서 정상 메모리 셀(5)의 데이터 내용, 또는 결함이 있는 경우에 정상 메모리 셀에 상응하는 대치된 용장 메모리 셀 필드(7)의 용장 메모리 셀(6)의 데이터 내용을 인에이블 하는 용장 제어 회로(15,23 내지 30)를 포함하고, 용장 제어 회로(15,20,23 내지 30)는 정상 메모리 셀로부터 판독될 데이터용 판독 증폭 회로뿐만 아니라, 용장 메모리 셀로부터 판독될 용장 데이터용 판독 증폭회로(16,17,18,19)뒤에 장치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  2. 제1항에 있어서, 용장 선택 회로(13,14,15,20)는 집적 반도체 메모리 장치의 정해진 장소에, 각 메모리 셀 블록(4) 및 각 정상 메모리 셀(5)로부터 공간적으로 떨어져서 배치 및 형성되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  3. 제1항 또는 2항에 있어서, 용장 회로(2)는 집적 반도체 메모리 장치의 주변 영역에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  4. 제1항 내지 3항에 있어서, 용장 회로(2)는 집적 반도체 메모리 장치의 데이터 입/출력 회로(21,22)의 근처에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  5. 제1항 내지 4항에 있어서, 용장 회로(2)에 의해 통합적으로 어드레싱 가능한 용장 메모리 셀 필드(7)의 용장 메모리 셀(6)은 용장 열(9) 및 용장 행(10)의 교차점에서 매트릭스 형태로 배치되고, 용장 회로(2)는 용장행(10)을 선택하기 위한 하나의 워드 라인 디코더(8)를 포함하고, 용장 선택호로는 용장 열(9)을 선택하기 위한 용장 행 디코더(11)를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  6. 제1항 내지 5항에 있어서, 용장 열 디코더(11)는 메모리 셀 블록(4)의 열을 액세스 하는 것과 동시에, 정상 메모리 셀을 위한 비트 라인을 선택을 통해 용장 회로에 의해 통합적으로 어드레스 가능한 용장 메모리 셀 필드(7)를 액세스 하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  7. 제1항 내지 6항에 있어서, 용장 메모리 셀 필드(7)의 어드레스를 확실하게 프로그램밍 하기 위한 프로그램밍 장치(13)가 용장 제어 회로(15,23 내지 30)에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  8. 제7항에 있어서, 용장 메모리 셀 필드(7)의 열 어드레스를 확실하게 프로그래밍 하기 위한 프로그래밍 장치(13)가 빛 또는 전류의 영역에 의해 분리 가능한 휴즈 소자를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  9. 제7항 또는 8항에 있어서, 용장 제어 회로(15,20,23 내지 30)는 프로그래밍 장치(13)에 의해 출력된 용장 선택 신호(REDX)에 따라서 활성화 될 수 있는 적어도 하나의 다중 회로를 갖춘 논리 회로(20)를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  10. 제1항 내지 9항에 있어서, 반도체 메모리 장치는 임의의 액세스(DRAM)를 갖는 다이내믹 반도체 메모리인 것을 특징으로 하는 집적 반도체 메모리 장치.
  11. 제10항에 있어서, 임의의 액세스를 갖는 다이내믹 메모리 장치는 16메가, 64메가 또는 그 이상의 메모리 셀의 수를 설명하고, 용장 메모리 셀 필드(7)는 바람직하게 256워드 라인 및 64-1k 용장 비트 라인을 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960033127A 1995-08-09 1996-08-09 집적반도체메모리장치 KR100409114B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP95112549A EP0758112B1 (de) 1995-08-09 1995-08-09 Integrierte Halbleiter-Speichervorrichtung mit Redundanzschaltungsanordnung
EP95112549.1 1995-08-09

Publications (2)

Publication Number Publication Date
KR970012708A true KR970012708A (ko) 1997-03-29
KR100409114B1 KR100409114B1 (ko) 2004-04-14

Family

ID=8219509

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960033127A KR100409114B1 (ko) 1995-08-09 1996-08-09 집적반도체메모리장치

Country Status (7)

Country Link
US (1) US5675543A (ko)
EP (1) EP0758112B1 (ko)
JP (1) JPH0955095A (ko)
KR (1) KR100409114B1 (ko)
AT (1) ATE220228T1 (ko)
DE (1) DE59510258D1 (ko)
TW (1) TW364114B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5996096A (en) * 1996-11-15 1999-11-30 International Business Machines Corporation Dynamic redundancy for random access memory assemblies
US6021512A (en) * 1996-11-27 2000-02-01 International Business Machines Corporation Data processing system having memory sub-array redundancy and method therefor
US5996106A (en) * 1997-02-04 1999-11-30 Micron Technology, Inc. Multi bank test mode for memory devices
CA2202692C (en) * 1997-04-14 2006-06-13 Mosaid Technologies Incorporated Column redundancy in semiconductor memories
US5913928A (en) 1997-05-09 1999-06-22 Micron Technology, Inc. Data compression test mode independent of redundancy
US5835431A (en) * 1997-09-05 1998-11-10 Integrated Device Technology, Inc. Method and apparatus for wafer test of redundant circuitry
US5970013A (en) * 1998-02-26 1999-10-19 Lucent Technologies Inc. Adaptive addressable circuit redundancy method and apparatus with broadcast write
US6011733A (en) * 1998-02-26 2000-01-04 Lucent Technologies Inc. Adaptive addressable circuit redundancy method and apparatus
JPH11317091A (ja) * 1998-04-30 1999-11-16 Nec Corp 半導体記憶装置
US6137735A (en) * 1998-10-30 2000-10-24 Mosaid Technologies Incorporated Column redundancy circuit with reduced signal path delay
DE10026993B4 (de) * 1999-06-03 2014-04-03 Samsung Electronics Co., Ltd. Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
US6438672B1 (en) 1999-06-03 2002-08-20 Agere Systems Guardian Corp. Memory aliasing method and apparatus
US6385071B1 (en) 2001-05-21 2002-05-07 International Business Machines Corporation Redundant scheme for CAMRAM memory array
US6584023B1 (en) * 2002-01-09 2003-06-24 International Business Machines Corporation System for implementing a column redundancy scheme for arrays with controls that span multiple data bits
US20040061990A1 (en) * 2002-09-26 2004-04-01 Dougherty T. Kirk Temperature-compensated ferroelectric capacitor device, and its fabrication
US20050027932A1 (en) * 2003-07-31 2005-02-03 Thayer Larry J. Content addressable memory with redundant stored data

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246087A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 半導体記憶装置ならびにその冗長方式及びレイアウト方式
KR910005601B1 (ko) * 1989-05-24 1991-07-31 삼성전자주식회사 리던던트 블럭을 가지는 반도체 메모리장치
JP3019869B2 (ja) * 1990-10-16 2000-03-13 富士通株式会社 半導体メモリ
JPH05166396A (ja) * 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置
US5377146A (en) * 1993-07-23 1994-12-27 Alliance Semiconductor Corporation Hierarchical redundancy scheme for high density monolithic memories

Also Published As

Publication number Publication date
EP0758112A1 (de) 1997-02-12
US5675543A (en) 1997-10-07
KR100409114B1 (ko) 2004-04-14
DE59510258D1 (de) 2002-08-08
TW364114B (en) 1999-07-11
ATE220228T1 (de) 2002-07-15
EP0758112B1 (de) 2002-07-03
JPH0955095A (ja) 1997-02-25

Similar Documents

Publication Publication Date Title
JP3623454B2 (ja) メモリ回路のワード線に対するシフト冗長スキーム回路
US4365319A (en) Semiconductor memory device
EP0031386B1 (en) Semiconductor memory device
US5295101A (en) Array block level redundancy with steering logic
US4881200A (en) Erasable programmable read only memory device
US6693833B2 (en) Device and method for repairing a semiconductor memory
KR960013025B1 (ko) 용장회로의 사용을 외부에서 용이하게 검출할 수 있는 반도체장치 및 반도체 메모리장치
KR970012708A (ko) 집적 반도체 메모리 장치
JP5033887B2 (ja) 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置
KR930006737A (ko) 랜덤 억세스 메모리 장치
ITMI922474A1 (it) Circuito di ridonanza di colonna per un dispositivo di memoria a semiconduttore.
KR940022845A (ko) 반도체 메모리 및 용장 어드레스 기입방법
KR950009742A (ko) 다수의 메모리 셀을 가진 메모리를 구비한 전자 회로
EP0553788B1 (en) Semiconductor memory device incorporating redundancy memory cells having parallel test function
KR960012032A (ko) 반도체 기억장치
US5570318A (en) Semiconductor memory device incorporating redundancy memory cells
KR980004966A (ko) 반도체 기억 장치
US5835419A (en) Semiconductor memory device with clamping circuit for preventing malfunction
US6809972B2 (en) Circuit technique for column redundancy fuse latches
JPH07282597A (ja) 半導体記憶装置
EP0529330A2 (en) System with laser link decoder for DRAM redundancy scheme
JP3606567B2 (ja) Ｓｒａｍ装置
KR100396967B1 (ko) 메모리 뱅크를 가진 반도체 메모리
US6484277B1 (en) Integrated memory having a redundancy function
GB2327287A (en) Semiconductor memory array having shared column redundancy

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131114

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 13

EXPY Expiration of term