JPH01276496A - 冗長回路 - Google Patents
冗長回路Info
- Publication number
- JPH01276496A JPH01276496A JP63105744A JP10574488A JPH01276496A JP H01276496 A JPH01276496 A JP H01276496A JP 63105744 A JP63105744 A JP 63105744A JP 10574488 A JP10574488 A JP 10574488A JP H01276496 A JPH01276496 A JP H01276496A
- Authority
- JP
- Japan
- Prior art keywords
- block
- memory cell
- selecting signal
- selection signal
- redundant memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002950 deficient Effects 0.000 claims abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数のメモリセルブロックを有するメモリ回
路の冗長回路に関するものであり、特に、あるブロック
の冗長メモリセルが他のブロックのための冗長メモリセ
ルを兼ねることができる回路に関するものである。
路の冗長回路に関するものであり、特に、あるブロック
の冗長メモリセルが他のブロックのための冗長メモリセ
ルを兼ねることができる回路に関するものである。
〈従来の技術〉
メモリ回路に於いては、さまざまな理由からメモリセル
を複数のブロックに分けて構成させることは、よく行な
われる。この様な場合に於いて、不良であるメモリセル
に対し、救済を行なうために、第８図に示すように、冗
長メモリセルｌ及び２と、それらの選択信号３及び４を
発生させるための冗長用デコーダ５及び６を持つ必要が
ある。
を複数のブロックに分けて構成させることは、よく行な
われる。この様な場合に於いて、不良であるメモリセル
に対し、救済を行なうために、第８図に示すように、冗
長メモリセルｌ及び２と、それらの選択信号３及び４を
発生させるための冗長用デコーダ５及び６を持つ必要が
ある。
なお、同図に於いて、７及び８は通常メモリセルブロッ
ク、９はデコーダ、１０はブロック選択信号１１を発生
するブロック選択省号発生回路であるＯ 〈発明が解決しようとする課題〉 上記従来方式の回路では、メモリセルブロック７及び８
に対して選択信号を発生するデコーダ９へのブロック選
択信号！１は、冗長メモリセル選択信号３及び４により
制御されていないため、各々のブロックに冗長メモリセ
ル１及び２をもつ必要があり、且つ、各々の冗長メモリ
セルに対する冗長用デコーダ５及び６が必要になり、回
路構成を複雑にしていた。
ク、９はデコーダ、１０はブロック選択信号１１を発生
するブロック選択省号発生回路であるＯ 〈発明が解決しようとする課題〉 上記従来方式の回路では、メモリセルブロック７及び８
に対して選択信号を発生するデコーダ９へのブロック選
択信号！１は、冗長メモリセル選択信号３及び４により
制御されていないため、各々のブロックに冗長メモリセ
ル１及び２をもつ必要があり、且つ、各々の冗長メモリ
セルに対する冗長用デコーダ５及び６が必要になり、回
路構成を複雑にしていた。
く課題を解決するための手段〉
第１図は本発明の冗長回路を用いた場合のブロック図で
あって、第１図に於いて、１２は各ブロックのメモリセ
ルに対する選択信号を発生するデコーダであり、各ブロ
ックに対する選択信号１３をブロック選択信号発生回路
１４よね得る。１５及び１６は通常メモリセルブロック
である。１７は左右のメモリセルブロック共有の冗長メ
モリセルであり、その選択信号１８を冗長用デコーダ１
９よジ得る。この冗長メモリセル選択信号１８はブロッ
ク選択信号発生回路１４にも入力されており、この信号
によりブロック選択信号発生回路１４が制御されて、冗
長メモリセル選択信号発生時は常に右ブロック選択信号
が出力される構成となっている。
あって、第１図に於いて、１２は各ブロックのメモリセ
ルに対する選択信号を発生するデコーダであり、各ブロ
ックに対する選択信号１３をブロック選択信号発生回路
１４よね得る。１５及び１６は通常メモリセルブロック
である。１７は左右のメモリセルブロック共有の冗長メ
モリセルであり、その選択信号１８を冗長用デコーダ１
９よジ得る。この冗長メモリセル選択信号１８はブロッ
ク選択信号発生回路１４にも入力されており、この信号
によりブロック選択信号発生回路１４が制御されて、冗
長メモリセル選択信号発生時は常に右ブロック選択信号
が出力される構成となっている。
〈実施例〉
第２図は本発明の実施例を示す回路図である。
但し、第２図は本発明の特許請求の範囲を制限するもの
ではない。冗長用デコーダ１９からの冗長メモリセル選
択信号１８により、ブロック選択信号を制御するために
、アンドゲート２１、オアゲート２２及びインパーク２
３を用いている○冗長メモリセル選択信号１８が選択状
態で高レベルこなれば、これらのゲート回路によジ左ブ
ロック選択信号２４が強制的に非選択となり、右ブロッ
ク選択信号２５が選択状態になる。これにより、冗長メ
モリセル１７が選択される。冗長用デコーダＩ９からの
冗長メモリセル選択信号１８が非選択（低レベル）のと
きは、ブロック選択信号発生回路２０の出力が、そのま
まデコーダ１２こ与えられ、右ブロック又は左ブロック
が選択される。
ではない。冗長用デコーダ１９からの冗長メモリセル選
択信号１８により、ブロック選択信号を制御するために
、アンドゲート２１、オアゲート２２及びインパーク２
３を用いている○冗長メモリセル選択信号１８が選択状
態で高レベルこなれば、これらのゲート回路によジ左ブ
ロック選択信号２４が強制的に非選択となり、右ブロッ
ク選択信号２５が選択状態になる。これにより、冗長メ
モリセル１７が選択される。冗長用デコーダＩ９からの
冗長メモリセル選択信号１８が非選択（低レベル）のと
きは、ブロック選択信号発生回路２０の出力が、そのま
まデコーダ１２こ与えられ、右ブロック又は左ブロック
が選択される。
〈発明の効果〉
以ト述べてきたように、本発明によれば、従来の方式よ
り極めて簡易な回路構成で、冗長回路を構成でき、実用
的にたいへん有用である。
り極めて簡易な回路構成で、冗長回路を構成でき、実用
的にたいへん有用である。
第１図は本発明の冗長回路を用いた場合のブロック図、
％２図は本発明の実施例を示す回路図、第３図は従来方
式の説明図である。 符号の説明 １２：デコーダ、 １３ニブロック選択信号、１４ニ
ブロック選択信号発生回路、１５，１６：通常メモリセ
ルブロック、１７：冗長メモリセル、１８：冗長メモリ
セル選択信号、１９：冗長用デコーダ、２０ニブロック
選択信号発生回路、２１：アンドゲート、２２ニオアゲ
ート、２３：インバータ、２４：左ブロック選択信号、
２５：右ブロック選択信号。 代理人弁理士 杉 山 毅 至（他１名）？３’ｊ：Ｊ
％２図は本発明の実施例を示す回路図、第３図は従来方
式の説明図である。 符号の説明 １２：デコーダ、 １３ニブロック選択信号、１４ニ
ブロック選択信号発生回路、１５，１６：通常メモリセ
ルブロック、１７：冗長メモリセル、１８：冗長メモリ
セル選択信号、１９：冗長用デコーダ、２０ニブロック
選択信号発生回路、２１：アンドゲート、２２ニオアゲ
ート、２３：インバータ、２４：左ブロック選択信号、
２５：右ブロック選択信号。 代理人弁理士 杉 山 毅 至（他１名）？３’ｊ：Ｊ
Claims (1)
- １、複数のメモリセルブロックを有するメモリ回路に於
いて、所定ブロックの冗長メモリセルに対する選択信号
によってブロック選択信号発生回路の出力を制御する構
成とすることにより、上記所定ブロックの冗長メモリセ
ルによって他のブロックの不良メモリセルも救済可能と
したことを特徴とする冗長回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105744A JPH01276496A (ja) | 1988-04-27 | 1988-04-27 | 冗長回路 |
| US08/091,732 US5426607A (en) | 1988-04-27 | 1993-07-14 | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105744A JPH01276496A (ja) | 1988-04-27 | 1988-04-27 | 冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276496A true JPH01276496A (ja) | 1989-11-07 |
Family
ID=14415770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105744A Pending JPH01276496A (ja) | 1988-04-27 | 1988-04-27 | 冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276496A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574191A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体記憶装置 |
| US5392247A (en) * | 1991-09-19 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundancy circuit |
| US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
| JP2008287862A (ja) * | 2007-05-17 | 2008-11-27 | Samsung Electronics Co Ltd | 再マッピングされた不良ブロックアドレスを含む不揮発性メモリ装置及びシステム、並びにその動作方法 |
-
1988
- 1988-04-27 JP JP63105744A patent/JPH01276496A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574191A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体記憶装置 |
| US5392247A (en) * | 1991-09-19 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundancy circuit |
| US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
| JP2008287862A (ja) * | 2007-05-17 | 2008-11-27 | Samsung Electronics Co Ltd | 再マッピングされた不良ブロックアドレスを含む不揮発性メモリ装置及びシステム、並びにその動作方法 |
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