JPH0574191A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0574191A
JPH0574191A JP3258404A JP25840491A JPH0574191A JP H0574191 A JPH0574191 A JP H0574191A JP 3258404 A JP3258404 A JP 3258404A JP 25840491 A JP25840491 A JP 25840491A JP H0574191 A JPH0574191 A JP H0574191A
Authority
JP
Japan
Prior art keywords
memory cell
column
circuit
defective
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3258404A
Other languages
English (en)
Other versions
JP2853406B2 (ja
Inventor
Kazuhiko Abe
和彦 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3258404A priority Critical patent/JP2853406B2/ja
Priority to KR1019920016077A priority patent/KR950003349B1/ko
Priority to US07/942,852 priority patent/US5293348A/en
Publication of JPH0574191A publication Critical patent/JPH0574191A/ja
Application granted granted Critical
Publication of JP2853406B2 publication Critical patent/JP2853406B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は冗長回路の占める面積を減少
させることである。 【構成】 複数に分割されたメモリセルアレイ１０７は
複数本の冗長メモリセル列１０３をそれぞれ備えてお
り、不良メモリセル列のアドレスは不良アドレスプログ
ラム回路１１０に保持される。不良メモリセル列がアク
セスされると、不良アドレスプログラム回路１１０はカ
ラムアドレスデコーダ回路１０８を不活性とし、冗長メ
モリセル列１０３を活性化する。ブロックデコーダ回路
１０９は相補信号ＡYj，ＡYj(オーハ゛ーライン)と禁止信号ＫＬ
と出力ＳＹ1〜ＳＹnに基づきブロック選択信号ＢＳmを
発生し、不良メモリセル列と置換された冗長メモリセル
列１０３からのデータを出力させる。したがって、冗長
メモリセル列毎に専用の行アドレスデコーダを設ける必
要がなく、冗長回路の占有面積を減少できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に不良メモリセルを救済する冗長回路を有する半導体
記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は絶え間なく大容量化、
微細化しており、かかる微細化に伴う不良メモリセルの
発生に対応すべく冗長回路技術を使うことにより、歩留
りの向上を計っている。
【０００３】冗長回路を用いた半導体記憶装置の従来例
について図面を参照して説明する。図７は従来例の回路
構成を示すブロック図である。ｍ個に分割されたメモリ
セルアレイ７０７はロウアドレスデコーダ回路７０６、
カラムスイッチ回路７０１、センスアンプ／ライトドラ
イバ回路７０３に各々伴われている。冗長メモリセルア
レイ７０８は、正規メモリアレイ７０７から独立して配
置されており、この冗長メモリセルアレイ７０８は、専
用のロウアドレスデコーダ回路７０６と、カラムスイッ
チ回路７０２とセンスアンプ／ライトドライバ回路７０
４に伴われている。
【０００４】次に、この半導体記憶装置の詳細構成を説
明する。ロウアドレス入力ＡXO〜ＡXiを受けてロウアド
レスバッファ回路７０５の出力ＡXi’，ＡXi’(オーハ゛ーライ
ン)がロウアドレスデコーダ回路７０６に入力し、後述す
るブロック選択信号ＢＳmとの論理で１本のワード線が
選択され、選択されたワード線に接続されたメモリセル
のデータがビット線に出力される。
【０００５】一方、カラムアドレス入力ＡyO〜Ａyjをう
けてカラムアドレスバッファ回路７１２から出力信号Ａ
yj’，Ａyj’(オーハ゛ーライン)が出力される。この出力信号Ａ
yj’，Ａyj’(オーハ゛ーライン)の下位アドレスはカラムアドレ
スデコーダ回路７０９に入力し、デコードされ、各メモ
リセルアレイ７０６に付随したカラムスイッチ回路７０
１内のスイッチを１つ選択状態にする。出力信号Ａy
j’，Ａyj’(オーハ゛ーライン)の上位アドレスはブロックデコ
ーダ回路７１０でデコードされ、１つのメモリセルアレ
イ７０６を活性化するブロック選択信号ＢＳmが出力さ
れる。その結果、１つのメモリセルアレイ７０６が選択
され、その中の１本のワード線１組のビット線により特
定されたメモリセル内のデータがカラムスイッチ７０１
を通り、ブロック選択信号ＢＳmにより活性化されたカ
ラムセンスアンプ／ライトドライバー回路７０３で増幅
された出力信号をリードバス線ＲＢで入出力バッファ回
路７１３に伝え、入出力端子７８０から出力して読み出
し動作が完了する。
【０００６】一方、書き込み動作は、入出力端子７８０
から入力したデータが入出力バッファ回路７１３、ライ
トバス線ＷＢを伝わり、前記読み出し動作と同様にカラ
ムアドレス入力ＡyO〜Ａyjで選択されたメモリセルアレ
イ７０７が活性化され、センスアンプ／ライトドライバ
回路７０３を活性化し、データはロウアドレス入力ＡXO
〜ＡXiとカラムアドレス入力ＡyO〜Ａyjで選択されたワ
ード線，ビット線で特定されるメモリセルに書き込まれ
る。
【０００７】次に不良アドレスプログラム回路７１１に
ついて説明する。図３は冗長プログラム回路４２１を表
しており、図において、Ｆはヒューズ、ＱN1，ＱN2、Ｑ
N3はＮチャネル型ＭＯＳトランジスタ、ＱP1，ＱP2はＰ
チャネル型ＭＯＳトランジスタ、３０１，３０２はイン
バータ、Ａyj’，Ａyj’(オーハ゛ーライン)はカラムアドレスバ
ッファ回路７１２の出力、ＯＵＴは出力ノードである。
【０００８】不良アドレス番地の構成ビットが“０”の
時はヒューズＦをそのままとし、“１”の時は、ヒュー
ズＦを切断し、複数の冗長プログラム回路４２１を組み
合わせて不良アドレスをプログラムする。ヒューズＦが
残っている場合はトランジスタＱP1，ＱN2がオンして出
力信号Ａyj(オーハ゛ーライン)が出力ノードＯＵＴに出力され
る。一方、ヒューズＦが切断されている場合はトランジ
スタＱN3，ＱP2がオンして出力信号Ａyj’が出力ノード
ＯＵＴに出力される。これでカラムアドレス入力ＡyO〜
Ａyjと不良メモリセル列アドレスの一致を判定してい
る。
【０００９】次に、図４において、４２１〜４２jは図
３の冗長プログラム回路であり、カラムアドレス入力Ａ
yO〜Ａyjにそれぞれ対応して設けられている。冗長プロ
グラム回路４２１〜４２jの出力はＮＡＮＤゲート４０
１に供給され、更にインバータ４０２の出力ＳＹ1〜Ｓ
Ｙnが冗長メモリセルアレイ７０８のカラムスイッチ回
路７０２と、センスアンプ／ライトドライバ回路７０４
と、ロウアドレスデコーダ回路７０６の選択信号とな
る。ＮＡＮＤゲート４０１の出力ＲＹnが１本でも低レ
ベル、つまり１本でも冗長メモリセル列との置換が行わ
れていればＮＡＮＤゲート４０３の出力ＫＬは高レベル
となり、正規メモリセルアレイ７０７のカラムスイッチ
回路７０１の選択信号Ｙjとブロック選択信号ＢＳmを禁
止して非選択状態とし、冗長メモリセルアレイ７０８の
みが活性化される。この動作により、正規メモリセルア
レイ７０７内にある任意アドレスの不良メモリセル列を
冗長メモリセルアレイ７０８にある冗長メモリセル列の
本数だけ置換できる。
【００１０】図８は他の従来例を示すブロック図であ
る。図７の従来例と同一構成には同一符号を付して説明
は省略する。この従来例では、冗長メモリセル列８０３
が分割された各メモリセルアレイ７０７内に分散して配
置されている。この方式では図３の冗長プログラム回路
４２１がカラムスイッチを選択する下位のカラムアドレ
ス入力Ａyjについてだけ設けられ、メモリセルアレイを
選択するカラムアドレス入力Ａyjには設けていない。こ
れにより、図４中の出力ＫＬは、ブロック選択を禁止す
る必要がなく、カラムスイッチ選択のみを禁止すればよ
い。すなわち、図７の従来例とは異なり、全メモリセル
アレイ７０７の任意の不良メモリセル列を置換すること
は不可能であり、冗長メモリセル列８０３が配置されて
いるメモリセルアレイ８０７内の不良メモリセルを置換
することのみできる。
【００１１】
【発明が解決しようとする課題】これらの従来の半導体
記憶装置では、以下に述べる問題点があった。
【００１２】まず、図７の従来例では、任意アドレスの
不良メモリセル列を冗長メモリセル列と置換することは
可能であるが、冗長メモリセル列専用のロウアドレスデ
コーダ回路７０６、センスアンプ／ライトドライバ回路
７０４などを設ける必要があり、冗長回路の占有面積が
大きくなり、半導体チップが大型化してしまうという問
題点があった。
【００１３】一方、図８の従来例では、図７の従来例の
ように、冗長メモリセル列専用のロウアドレスデコーダ
回路７０６、センスアンプ／ライトドライバ回路７０４
は必要ないが、冗長メモリセル列に置換可能なメモリセ
ル列は分散配置されたブロックの内の１つに限定され
る。すなわち、複数本の冗長メモリセル列を設けても、
各メモリセルアレイに均等に分割配置されているので、
１つのメモリセルアレイ内にある冗長メモリセル列の本
数分だけ、そのメモリセルアレイ内の不良メモリセルを
置換できるが、それ以上不良メモリセルがあっても他の
メモリセルアレイ内にある冗長メモリセル列を使用でき
なく、冗長メモリセル列の本数分全てを不良メモリセル
と置換できないという問題点があった。
【００１４】
【課題を解決するための手段】本発明の要旨は、複数の
メモリセルアレイと、該メモリセルアレイ中の不良メモ
リセル列と置換可能な予備メモリセル列群とを有する半
導体記憶装置において、上記予備メモリセル列群を複数
の予備メモリセル列に分割し該複数の予備メモリセル列
を上記複数のメモリセルアレイの選択されたアレイにそ
れぞれ配分し、不良メモリセル列のアドレスを記憶し、
不良メモリセル列のアドレスが指定されると不良メモリ
セル列からのデータの読み出しを禁止すると共に予備メ
モリセル列を活性化する不良アドレスプログラム回路
と、アドレス指定された不良メモリセル列に置換された
予備メモリセル列からのデータの読み出しを許容するブ
ロックデコーダ回路とを設けたことである。
【００１５】
【発明の作用】不良メモリセル列へのアクセスがある
と、不良アドレスプログラム回路は不良メモリセル列か
らのデータの読み出しを禁止すると共に、予備メモリセ
ル列を活性化し、読み出しデータを準備させる。次に、
ブロックデコーダはアクセスされた不良メモリセル列と
置換された予備メモリセル列からの読み出しを許容する
ので、不良メモリセル列はいずれのメモリセルアレイに
分配されている予備メモリセル列とも置換できる。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例の半導体記憶装置
の回路構成を示すブロック図である。Ｒ本のワード線と
ｌ本のビット線に接続されているメモリセルアレイ１０
７はｍ個存在しており、各メモリセルアレイ１０７に
は、ロウアドレスデコーダ回路１０６と、カラムスイッ
チ回路１０１と、センスアンプ／ライトドライバ回路１
０２が付随して設けられている。また、各メモリセルア
レイ１０７には１本の冗長メモリセル列１０３が各メモ
リセルアレイ１０７のワード線に接続されて配置されて
おり、各々の冗長メモリセル列１０３には専用のカラム
スイッチ１０４が設けられている。アドレス入力信号は
ロウアドレス入力ＡXO〜ＡXi（単にＡXiと述べるといず
れかのビットを示す）とカラムアドレス入力ＡyO〜Ａyj
（単にＡyjと述べたときはいずれかのビットを示す）が
あり、カラムアドレス入力ＡyO〜Ａyjはカラムアドレス
バッファ回路１１１で相補出力信号Ａyj’とＡyj’(オーハ
゛ーライン)が出力される。下位アドレスビットから得られる
相補出力信号Ａyj’とＡyj’(オーハ゛ーライン)がカラムアドレ
スデコーダ回路１０８に供給され、上位アドレスビット
から得られる相補出力信号Ａyj’とＡyj’(オーハ゛ーライン)は
ブロックデコーダ回路１０９に供給される。また全相補
出力信号が不良アドレスプログラム回路１１０に供給さ
れ、ブロックデコーダ回路１０９で１つのメモリセルア
レイ１０７に関してロウアドレスデコーダ回路１０６
と、センスアンプ／ライトドライバ回路１０２を活性化
するブロック選択信号ＢＳmを出力する。
【００１７】カラムアドレスデコーダ回路１０８は、各
メモリセルアレイ１０７のカラムスイッチを１つ選択す
る信号Ｙjを出力する。これらの動作により、１つのメ
モリセルアレイ１０７が活性化され１組のビット線が選
択される。
【００１８】一方、ロウアドレス入力ＡXO〜ＡXiはロウ
アドレスバッファ回路１０５で相補出力信号ＡXi’とＡ
Xi’(オーハ゛ーライン)となり、ロウアドレスデコーダ回路１０
６において、ブロック選択信号ＢＳmと論理をとって前
述のメモリセルアレイ１０７中の１本のワード線を選択
する。その結果、前述の選択されたワード線と選択され
たビット線とで１個のメモリセルが選択される。
【００１９】読み出し動作ではメモリセルから読み出さ
れたデータがセンスアンプ回路１０２で増幅され、リー
ドバス線ＲＢを伝わって入出力バッファ回路１１２から
入出力端子１８０に出力される。
【００２０】一方、書き込み動作では、入力データが入
出力バッファ回路１１２を通ってライトバス線ＷＢを伝
わり、選択されているライトドライバ回路１０２、カラ
ムスイッチ回路１０１を通って選択されているメモリセ
ルに書き込まれる。
【００２１】次に不良メモリセルを冗長ビット線列１０
３と置換する動作について説明する。不良アドレスプロ
グラム回路１１０は図３，図４に示された構成である。
冗長プログラム回路（図３）の動作は従来例で説明した
ので省略する。
【００２２】図４に示す不良アドレスプログラム回路１
１０において、相補出力信号Ａyj’，Ａyj’(オーハ゛ーライン)
を入力とする冗長プログラム回路群４２１〜４２jが不
良メモリセル列へのアクセスを検出した場合には、ＮＡ
ＮＤゲート４０１の入力はすべて高レベルとなり、その
出力ＲＹ1〜ＲＹnは低レベルとなる。したがって、イン
バータ４０２の出力ＳＹ1〜ＳＹnは高レベルとなる。つ
まり、４１１〜４１nがｎ本の冗長メモリセル列に対す
る冗長カラムプログラム回路となる。この例ではメモリ
セルアレイがｍ分割に対し、各メモリセルアレイに冗長
メモリセル列は１本なのでｍ＝ｎである。つまり、ｎ個
の不良メモリセル列までは冗長メモリセル列と置換可能
であり、各々冗長カラムプログラム回路４１１〜４１n
で不良アドレスがプログラムされることとなる。
【００２３】冗長メモリセル列と置換された場合は出力
ＲＹ1〜ＲＹnのいずれかが高レベル状態から低レベル状
態に変化し、ＮＡＮＤゲート４０３の出力ＫＬは高レベ
ル状態となる。この出力ＫＬは、不良メモリセル列を含
むメモリセルアレイの活性化を禁止する出力ＳＹ1〜Ｓ
Ｙnと出力ＫＬはブロックデコーダ回路１０９で不良の
メモリセル列を含むメモリセルアレイ１０７を禁止し、
冗長メモリセル列１０３のあるメモリセルアレイ１０７
を選択する。
【００２４】このブロックデコーダ回路１０９中のデコ
ーダを図５に示す。デコーダはメモリセルアレイ１０７
毎に設けられている。ＮＡＮＤゲート５０１にブロック
選択用の相補出力信号Ａyj’とＡyj’(オーハ゛ーライン)が入力
し、これらがすべて高レベルの場合、選択状態となり、
低レベルが出力される。ここで置換がない場合、出力Ｋ
Ｌは低レベル出力ＳY1〜ＳＹnは低レベルであるので、
ＮＯＲゲート５０２の出力は高レベル、ＮＯＲゲート５
０３の出力は低レベル、インバータ５０４の出力ブロッ
ク選択信号ＢＳmは高レベルとなり、メモリセルアレイ
１０７が１つ活性化される。
【００２５】一方、置換がなされた場合、出力ＫＬが高
レベルとなるのは、ＮＯＲゲート５０２の出力が低レベ
ルで、置換された冗長メモリセル列がこのアドレスのブ
ロックの配置されていれば、ＳＹnは高レベルであり、
ブロック選択信号ＢＳmは高レベルで出力される。
【００２６】一方、置換された冗長メモリセル列がこの
メモリセルアレイ１０２に付随して配置されていなけれ
ば、出力ＳＹnは低レベルであり、ブロック選択信号Ｂ
Ｓmは低レベルとなり、非選択状態となる。このよう
に、冗長メモリセル列と置換される場合、ブロックデコ
ーダ回路１０９の出力を出力ＫＬにより禁止し、出力Ｓ
Ｙnにより置換される冗長メモリセル列を含むメモリセ
ルアレイ１０７を選択状態にしている。更に、１つのメ
モリセルアレイ内に不良メモリセル列がｍ本とあったと
しても、他のメモリセルアレイに配属されている冗長メ
モリセル列と置換することができる。
【００２７】以上説明したように、本実施例では冗長メ
モリセル列専用のロウアドレスデコーダ回路やセンスア
ンプ回路を設ける必要がないので、半導体チップ面積を
増大させることがなく、不良メモリセル列をいずれのメ
モリセルアレイ１０７に付随している冗長メモリセル列
と置換することができる。
【００２８】次に本発明の第２実施例について図面を参
照して説明する。第２実施例の構成中、第１実施例と同
一部分には、同一符号のみ伏して説明は省略する。
【００２９】本実施例は、冗長メモリセル列の本数ｎが
メモリセルアレイの分割数ｍよりも少ない場合の例であ
る。本実施例の通常の読み出し及び書き込み動作は第１
実施例と同一である。
【００３０】冗長メモリセル列を含むメモリセルアレイ
１０７を選択するブロックデコーダ回路２０９は図５に
示されており、第１実施例と同一である。一方、冗長メ
モリセル列を含まないメモリセルアレイ１０７を選択す
るブロックデコーダ回路２０９は図６に示されており、
冗長メモリセル列を含むメモリセルアレイ１０７を選
択、非選択とするのは第１実施例で説明した通りであ
る。すなわち、禁止信号ＫＬによりＮＡＮＤゲート５０
１の出力を禁止し、出力ＳＹnが選択状態か、非選択状
態かによりブロック選択出力ＢＳmが選択状態か非選択
状態となる。この時、冗長メモリセル列を含まないメモ
リセルアレイ１０７のブロック選択は図６の回路で行わ
れる。ＮＡＮＤゲート６０１の入力（相補出力信号ＡY
j’(オーハ゛ーライン)とＡYj’）がすべて高レベルで選択状態
となると、インバータ６０２の出力は高レベルとなる。
不良アドレスプログラム回路１１０の禁止出力ＫＬが高
レベル、つまり、アクセスされたメモリセル列が冗長メ
モリセル列に置換されているときは、インバータ６０５
の出力は低レベルとなり、ＮＡＮＤゲート６０３の出力
は高レベルに、インバータ６０４の出力（すなわち、ブ
ロック選択信号ＢＳm）は低レベルとなり非選択とな
る。
【００３１】一方、禁止出力ＫＬが低レベル、すなわ
ち、冗長メモリセル列に置換されていないメモリセル列
が選択された場合は、インバータ６０５の出力は高レベ
ルとなり、ＮＡＮＤゲート６０３の出力は低レベルに、
インバータ６０４の出力ＢＳmは高レベルとなり、ブロ
ック選択状態となる。
【００３２】本実施例では、メモリセルアレイ分割数よ
り、冗長メモリセル列数が少ない場合、つまりチップ面
積の関係で冗長メモリセル列全てのメモリセルアレイ１
０７に設けることができない場合でも、図５，図６のデ
コーダを選択的に用いてブロックデコーダ回路２０９を
構成でき、不良メモリセル列を任意の冗長メモリセル列
と置換することができる。
【００３３】
【発明の効果】以上説明したように本発明は、分割され
たメモリセルアレイに複数本の冗長メモリセル列を分割
配置し、いずれのメモリセルアレイ中の不良メモリセル
列と置換可能にしたので、冗長メモリセル列専用のロウ
アドレスデコーダやセンスアンプ回路等を設ける必要が
なくなり、チップ面積を増大させることなく、多数の不
良メモリセルの含む半導体記憶装置を救済できるという
効果を有する。例えば、専用ロウアドレスデコーダが必
要ないことにより、ワード線方向のチップ長さが１００
μm〜２００μm程度短くすることができる。また、１０
２４ワード×５１２ビット構成で８分割されているＳＲ
ＡＭの場合、１ブロック内では６４ビットとなり、ブロ
ック内でのみ置換可能の場合、１本で置換可能なビット
線は６４本であるが、本発明では５１２本となり８倍の
自由度を有することとなる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】冗長プログラム回路の回路図である。
【図４】不良アドレスプログラム回路の回路図である。
【図５】ブロックデコーダ回路内のデコーダを示す回路
図である。
【図６】ブロックデコーダ回路内の他のデコーダを示す
回路図である。
【図７】従来例を示すブロック図である。
【図８】他の従来例を示すブロック図である。
【符号の説明】
１０１，７０１ カラムスイッチ回路 １０２，７０３ センスアンプ／ライトドライバ回路 １０３，８０３ 冗長メモリセル列 １０４，８０４ 冗長カラムスイッチ回路 Ｆ ヒューズ ＱN1，ＱN2，ＱN3 Ｎチャネル型ＭＯＳトランジスタ ＱP1，ＱP2 Ｐチャネル型ＭＯＳトランジスタ ３０１，３０２，４０２，５０４，６０２，６０５，６
０４ インバータ ４０１，４０３，５０１，６０１，６０３ ＮＡＮＤゲ
ート ５０２，５０３ ＮＯＲゲート ４１１〜４１n 冗長カラムプログラム回路 ４２１〜４２j 冗長プログラム回路 １０５，７０５ ロウアドレスバッファ回路 １０６，７０６ ロウアドレスデコーダ回路 １０７，７０７ メモリセルアレイ ７０８ 冗長メモリセルアレイ １０８，７０９ カラムアドレスデコーダ回路 １０９，２０９，７１０ ブロックデコーダ回路 １１０，７１１ 不良アドレスプログラム回路 １１１，７１２ カラムアドレスバッファ回路 １１２，７１３ 入出力バッファ回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルアレイと、該メモリセ
    ルアレイ中の不良メモリセル列と置換可能な予備メモリ
    セル列群とを有する半導体記憶装置において、上記予備
    メモリセル列群を複数の予備メモリセル列に分割し該複
    数の予備メモリセル列を上記複数のメモリセルアレイの
    選択されたアレイにそれぞれ配分し、不良メモリセル列
    のアドレスを記憶し、不良メモリセル列のアドレスが指
    定されると不良メモリセル列からのデータの読み出しを
    禁止すると共に予備メモリセル列を活性化する不良アド
    レスプログラム回路と、アドレス指定された不良メモリ
    セル列に置換された予備メモリセル列からのデータの読
    み出しを許容するブロックデコーダ回路とを設けたこと
    を特徴とする半導体記憶装置。
  2. 【請求項２】 上記複数のメモリセルアレイの全てに上
    記複数の予備メモリセル列を配分した請求項１記載の半
    導体記憶装置。
  3. 【請求項３】 上記複数のメモリセルアレイの一部に上
    記複数の予備メモリセル列を配分した請求項１記載の半
    導体記憶装置。
JP3258404A 1991-09-10 1991-09-10 半導体記憶装置 Expired - Fee Related JP2853406B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3258404A JP2853406B2 (ja) 1991-09-10 1991-09-10 半導体記憶装置
KR1019920016077A KR950003349B1 (ko) 1991-09-10 1992-09-04 랜덤 억세스 메모리 장치
US07/942,852 US5293348A (en) 1991-09-10 1992-09-10 Random access memory device with columns of redundant memory cells distributed to memory cell arrays and shared therebetween

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3258404A JP2853406B2 (ja) 1991-09-10 1991-09-10 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH0574191A true JPH0574191A (ja) 1993-03-26
JP2853406B2 JP2853406B2 (ja) 1999-02-03

Family

ID=17319764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3258404A Expired - Fee Related JP2853406B2 (ja) 1991-09-10 1991-09-10 半導体記憶装置

Country Status (3)

Country Link
US (1) US5293348A (ja)
JP (1) JP2853406B2 (ja)
KR (1) KR950003349B1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153399A (ja) * 1994-11-29 1996-06-11 Nec Corp 半導体記憶装置
JP2000011680A (ja) * 1998-04-23 2000-01-14 Toshiba Corp 半導体記憶装置
KR100295686B1 (ko) * 1999-05-14 2001-07-12 김영환 메모리의 어드레스핀 기능전환 테스트장치
KR20020019171A (ko) * 2000-09-05 2002-03-12 윤종용 반도체 메모리 장치의 컬럼 리던던시 회로
KR100325271B1 (ko) * 1993-09-16 2002-06-22 가나이 쓰도무 다른칩에구제기능을가진반도체메모리시스템
KR100463199B1 (ko) * 2002-03-04 2004-12-23 삼성전자주식회사 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
JP2006019016A (ja) * 1995-05-12 2006-01-19 Renesas Technology Corp 半導体記憶装置
US7394689B2 (en) 2005-01-14 2008-07-01 Samsung Electronics Co., Ltd. NAND flash memory device having security redundancy block and method for repairing the same
US7916540B2 (en) 2007-05-17 2011-03-29 Samsung Electronics Co., Ltd. Non-volatile memory devices and systems including bad blocks address re-mapped and methods of operating the same

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
JP2870320B2 (ja) * 1992-09-29 1999-03-17 日本電気株式会社 半導体メモリ回路
KR960008788B1 (en) * 1992-12-30 1996-07-03 Hyundai Electronics Ind Row redundancy circuit
DE69319886T2 (de) * 1993-03-31 1999-03-18 Sgs Thomson Microelectronics Halbleiterspeicher mit Speichermatrix, der mit einem einzigen Sektor assoziierte Redundantezellenspalte enthält
US5491664A (en) * 1993-09-27 1996-02-13 Cypress Semiconductor Corporation Flexibilitiy for column redundancy in a divided array architecture
US5519657A (en) * 1993-09-30 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a redundant memory array and a testing method thereof
JPH07122099A (ja) * 1993-10-29 1995-05-12 Nec Corp 半導体メモリ
KR950015768A (ko) * 1993-11-17 1995-06-17 김광호 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법
US5544113A (en) * 1994-11-30 1996-08-06 International Business Machines Corporation Random access memory having a flexible array redundancy scheme
KR0174338B1 (ko) * 1994-11-30 1999-04-01 윌리엄 티. 엘리스 간단하게 테스트할 수 있는 구성을 갖는 랜덤 액세스 메모리
JP3672954B2 (ja) * 1994-12-26 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
US5805512A (en) * 1995-02-09 1998-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device
US5502676A (en) * 1995-04-24 1996-03-26 Motorola, Inc. Integrated circuit memory with column redundancy having shared read global data lines
JP3169814B2 (ja) * 1995-10-13 2001-05-28 日本電気株式会社 半導体記憶装置
JPH09139071A (ja) * 1995-11-14 1997-05-27 Toshiba Corp 半導体記憶装置
JP3557019B2 (ja) * 1995-11-17 2004-08-25 株式会社東芝 半導体記憶装置
US5742556A (en) * 1996-12-26 1998-04-21 Micro Magic, Inc. Redundancy scheme for semiconductor RAMS
JPH11203890A (ja) * 1998-01-05 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
KR100281284B1 (ko) * 1998-06-29 2001-02-01 김영환 컬럼 리던던시 회로
US6144593A (en) 1999-09-01 2000-11-07 Micron Technology, Inc. Circuit and method for a multiplexed redundancy scheme in a memory device
US6249464B1 (en) 1999-12-15 2001-06-19 Cypress Semiconductor Corp. Block redundancy in ultra low power memory circuits
JP2002074981A (ja) * 2000-09-05 2002-03-15 Mitsubishi Electric Corp 半導体集積回路装置
KR100385956B1 (ko) * 2001-02-14 2003-06-02 삼성전자주식회사 효율적인 칼럼 리던던시 스킴을 갖는 반도체 메모리장치
US6542418B2 (en) 2001-06-26 2003-04-01 International Business Machines Corporation Redundant memory array having dual-use repair elements
JP3863410B2 (ja) * 2001-11-12 2006-12-27 富士通株式会社 半導体メモリ
FR2843208B1 (fr) * 2002-07-31 2005-03-04 Iroc Technologies Dispositif de reconfiguration d'un ensemble memoire presentant des defauts
JP2004071093A (ja) * 2002-08-08 2004-03-04 Fujitsu Ltd 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路
US7085180B2 (en) * 2004-02-12 2006-08-01 International Business Machines Corporation Method and structure for enabling a redundancy allocation during a multi-bank operation
JP4620480B2 (ja) * 2005-02-02 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4524636B2 (ja) * 2005-03-24 2010-08-18 エルピーダメモリ株式会社 半導体記憶装置
US7403417B2 (en) * 2005-11-23 2008-07-22 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile semiconductor memory device and method for operating a non-volatile memory device
JP2007265589A (ja) * 2006-03-30 2007-10-11 Fujitsu Ltd 不揮発性半導体メモリ
US20080291760A1 (en) * 2007-05-23 2008-11-27 Micron Technology, Inc. Sub-array architecture memory devices and related systems and methods
KR101391355B1 (ko) * 2007-07-23 2014-05-02 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 감지 방법
US8144534B2 (en) 2009-08-25 2012-03-27 Micron Technology, Inc. Methods and memory devices for repairing memory cells
KR20120122594A (ko) * 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 장치
US9007860B2 (en) 2013-02-28 2015-04-14 Micron Technology, Inc. Sub-block disabling in 3D memory
KR102638789B1 (ko) * 2016-09-05 2024-02-22 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체시스템
US10134486B2 (en) * 2016-09-13 2018-11-20 Samsung Electronics Co., Ltd. Memory device including a redundancy column and a redundancy peripheral logic circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01276496A (ja) * 1988-04-27 1989-11-07 Sharp Corp 冗長回路
JPH02208898A (ja) * 1989-02-08 1990-08-20 Seiko Epson Corp 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
JPH01184796A (ja) * 1988-01-19 1989-07-24 Nec Corp 半導体メモリ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01276496A (ja) * 1988-04-27 1989-11-07 Sharp Corp 冗長回路
JPH02208898A (ja) * 1989-02-08 1990-08-20 Seiko Epson Corp 半導体記憶装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325271B1 (ko) * 1993-09-16 2002-06-22 가나이 쓰도무 다른칩에구제기능을가진반도체메모리시스템
JPH08153399A (ja) * 1994-11-29 1996-06-11 Nec Corp 半導体記憶装置
JP2006019016A (ja) * 1995-05-12 2006-01-19 Renesas Technology Corp 半導体記憶装置
JP2000011680A (ja) * 1998-04-23 2000-01-14 Toshiba Corp 半導体記憶装置
JP4693197B2 (ja) * 1998-04-23 2011-06-01 株式会社東芝 半導体記憶装置
KR100295686B1 (ko) * 1999-05-14 2001-07-12 김영환 메모리의 어드레스핀 기능전환 테스트장치
KR20020019171A (ko) * 2000-09-05 2002-03-12 윤종용 반도체 메모리 장치의 컬럼 리던던시 회로
KR100463199B1 (ko) * 2002-03-04 2004-12-23 삼성전자주식회사 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
US7394689B2 (en) 2005-01-14 2008-07-01 Samsung Electronics Co., Ltd. NAND flash memory device having security redundancy block and method for repairing the same
US7916540B2 (en) 2007-05-17 2011-03-29 Samsung Electronics Co., Ltd. Non-volatile memory devices and systems including bad blocks address re-mapped and methods of operating the same

Also Published As

Publication number Publication date
KR950003349B1 (ko) 1995-04-10
JP2853406B2 (ja) 1999-02-03
KR930006737A (ko) 1993-04-21
US5293348A (en) 1994-03-08

Similar Documents

Publication Publication Date Title
JP2853406B2 (ja) 半導体記憶装置
EP0029322B1 (en) Semiconductor memory device with redundancy
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
US7710764B2 (en) Semiconductor memory cells with shared p-type well
US4648075A (en) Redundancy circuit for a semiconductor memory device
US7613056B2 (en) Semiconductor memory device
JPH0670880B2 (ja) 半導体記憶装置
JP2006147145A (ja) 半導体メモリ装置の配置方法
US7218558B2 (en) Semiconductor memory devices having column redundancy circuits therein that support multiple memory blocks
US5357470A (en) Semiconductor memory device having redundancy memory cells
KR100334143B1 (ko) 반도체 메모리 장치와 불량 메모리 셀 구제 방법
US6584022B2 (en) Semiconductor memory device with simultaneous data line selection and shift redundancy selection
US6937532B2 (en) Semiconductor memory
JPH04222998A (ja) 半導体メモリ装置
JP3735822B2 (ja) 半導体メモリ装置のデコーディング回路及びデコーディング方法
US6809972B2 (en) Circuit technique for column redundancy fuse latches
US6320814B1 (en) Semiconductor device
US7782706B2 (en) Semiconductor memory device having a word line activation circuit and/or a bit line activation circuit and a redundant word line activation circuit and/or a redundant bit line acitvation circuit
US6249466B1 (en) Row redundancy scheme
KR100246182B1 (ko) 메모리 셀 리페어 회로
KR0166496B1 (ko) 반도체 기억소자의 리던던시 장치
JP2900944B2 (ja) 半導体メモリ
JPH1027494A (ja) 半導体メモリ
JP3474474B2 (ja) 半導体メモリ装置
JP3437689B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071120

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081120

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081120

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091120

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees