KR910000365B1 - 기억회로 - Google Patents

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KR910000365B1
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도시히꼬 오구라
히로아끼 아오쓰
미쓰루 이께가미
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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

기억회로
제1도는 도형합성의 설명도.
제2도는 제1도의 도형합성을 종래 기술로 실시할 경우의 처리를 나타낸 순서도.
제3도는 다치화상 데이터처리의 설명도.
제4도는 메모리의 일반동작을 나타낸 타이밍도.
제5도는 논리기능부가 메모리의 구성의 설명도.
제6도는 제5도의 메모리의 동작모드의 설명도.
제7도는 논리기능을 실형하기 위한 회로도,
제8도, 제9도는 상세 진리치의 설명도.
제10도는 논리기능부가 메모리의 구성을 나타낸 블록도.
제11도는 제10도에 나타낸 메모리를 사용한 경우의 도형합성 처리를 나타낸 순서도.
제12도는 EOR논리기능을 사용한 경우의 도형합성의 설명도.
제13도, 제14도는 본원 발명이 대상으로 하는 도형합성의 설명도.
제15도는 본원 발명의 일실시예의 설명도.
제16도는 본원 발명의 상세한 동작논리의 설명도.
제17도는 본원 발명의 일실시예를 나타낸 회로도.
제18도는 컬러데이터를 사용할 경우의 일실시예의 설명도.
제19도는 본원 발명의 일실시예의 기억회로의 블록도.
제20도는 제어회로의 동작모드의 설명도.
제21도는 제어회로의 구성예를 나타낸 도면.
제22도는 4비트 연산메모리 구성예를 나타낸 도면.
제23도는 본 실시예의 응용예의 설명도.
제24도는 다치화상 데이터 삭제처리의 설명도.
본원 발명은 기억소자에 관한 것이며, 특히 고속화상처리용의 화상메모리에 적합한 기억회로에 관한 것이다.
제1도, 제2도에 나타낸 바와 같은 화상처리를 예로 들어 종래 기술을 설명한다.
제1도에 있어서, (M1)은 예를 들면 CRT(Cathode Rau Tube)화면과 1대1로 대응하는 화상에리어, (M2)는 합성하는 화상데이터가 격납되어 있는 격납에리어, (FC)는 화상에리어(M1)의 데이터와 격납에리어(M2)의 데이터를 합성하기 위한 모디파이(modify)부이다. 그리고, 제2도에 있어서 (S1)은 화상에리어(M1)로부터 데이터를 리드(read)하는 처리스텝, (S2)는 격납에리어(M2)로부터 데이터를 리드하는 처리스템, (S3)은 리드한 화상에리어(M1)와 격납에리어(M2)의 데이터를 합성하기 위한 처리스텝, (S4)는 스텝(S3)에서 얻어진 합성 데이터를 화상에리어(M1)에 라이트(write)하는 처리스텝이다.
제1도에서 나타낸 화상처리의 예에서는 단순한 화상에리어(M1)와 격납에리어(M2)의 데이터의 합성을 위해 제2도에서 나타낸 처리스텝(S3)은 논리화(論理和)를 실행한다.
한편, 대상이 되는 화상에리어(M1)의 데이터량은 통상 100K-수 M바이트로 대용량으로 된다. 따라서, 제2도에서 나타낸 일련의 화상처리는 데이터를 바이트단위로 처리한 경우라도 그 반복회수는 106이상의 차수가 되며, 메모리의 액세스사이클이 처리성능의 향상에 크게 영향을 미친다.
그리고, 에리어(M1),(M2)의 화상데이터가 1픽셀이 복수비트로 표현되는 컬러데이터와 같은 다치(多置)데이터일 경우의 화상처리에 대해서 함께 제2도, 제3도를 사용해서 설명한다.
제3도에 있어서, (M1)은 원래의 다치화상데이터가 격납된 메모리에리어, (M2)는 합성하는 다치화상데이터가 격납되어 있는 메모리에리어이다.
제3도에 나타낸 다치화상데이터의 처리는 통상적인 합성을 생각하면 연산으로서 가산하는 것으로 된다. 이 결과로 겹쳐져 있는 부분은 데이터의 값이 커져서 교차빗금으로 나타낸 바와 같이 진하게 된다.
이 경우도 메모리에리어의 데이터량은 대용량이며, 제2도에 나타낸 바와 같이(S1) 내지 (S4)의 데이터처리의 반복회수는 106이상의 차수가 된다. 이와 같이 반복회수가 많기 때문에 화상데이터 처리시간의 대부분은 제2도에 나타낸 루프내의 처리시간이 된다. 이 결과 화상데이터처리는 데이터연산처리보다 메모리 액세스에 많은 시간을 사용하게 된다. 제2도에 있어서, (S1) 내지 (S4)까지의 4스텝중, (S1),(S2),(S4)의 3스텝이 메모리액세스이다. 이상과 같이, 화상데이터처리등과 같은 대용량 메모리액세스를 필요로 하는 처리에서는 예를 들면 연산처리장치 그 자체의 연산속도 향상을 도모하더라도 메모리액세스의 시간이 넥크가 되어 처리시간이 규정되어 버리고, 연산처리장치의 실효연산속도가 향상되지 않는다. 이 때문에 상기 종래예에서는 다음과 같은 결점이 있다.
(1) 제2도의 순서도에서 나타낸 바와 같이 화상처리에서는 그 대부분이 메모리의 리드/라이트로 버스를 사용하는 스텝 (S1),(S2),(S4)으로 점유되기 때문에 버스의 점유율이 높아지고, 버스부하가 증대된다.
(2) 그리고, 사용되는 버스가 저속버스이거나 CRT에 표시하는 것과 메모리액세스로서 버스의 점유제어 등의 오버헤드에 의해서 더욱 화상처리시간이 커진다.
(3) 그리고, 제2도에서는 정적(靜的)인 처리스텝수는 4스텝으로 적으나, 상기와 같이 취급하는 데이터량이 매우 크고, 실질적인 처리시간이 되는 동적인 처리스텝이 매우 커져서 방대한 처리시간이 필요해진다.
따라서, 보다 적은 처리스텝으로와 화상처리의 실현이 요구된다.
통상의 메모리를 사용한 경우의 화상처리(제2도 참조)에서는 a) 메모리상의 연산데이터를 연산처리장치가 리드(메모리사이클 1회)하고, b) 다시 연산데이터와는 다른 메모리 위치상에 있는 피연산 데이터를 연산처리장치가 리드(메모리사이클 1회)하고, c) 연산처리장치가 이들의 연산데이터와 피연산데이터와의 연산 처리를 행하고, d) 이 연산결과를 피연산데이터가 격납되어 있던 메모리 위치에 연산처리장치가 다시 라이트(메모리사이클 1회)한다. 따라서, 종래기술에 있어서는 3회의 메모리사이클을 필요로 한다.
그리고, 이 종류의 처리를 행하는 기억회로로서 예를 들면 일본국 특개소 55-129387호 공보에 기재되어 있다.
본원 발명의 목적은 화상데이터의 2항 연산 및 산술연산을 고속으로 실행할수 있는 기억회로를 제공하는 데 있다.
본원 발명의 다른 목적은 화상처리의 소프트웨어부분의 동적스텝을 대표적으로 적게 하기 위해 1라이트 사이클로 리드·모디파이·라이트를 행하는 기억회로를 제공하는데 있다.
본원 발명의 다른 목적은 버스부하를 대폭적으로 저감하기 위해 2항연산 및 산술연산의 기능을 포함한 기억회로를 제공하는 데 있다.
본원 발명의 또 다른 목적은 화상이 겹쳐진 경우의 우선처리를 용이하게 실현할 수 있게 하기 위한 기억회로를 제공하는데 있다.
그리고, 본원 발명은 화상데이터의 합성처리의 고속화를 도모하기 위해 하기 기능을 가진 기억회로이다.
(1) 외부데이터의 기억소자에의 기입처리기능
(2)기억소자에 이미 기억되어 있는 데이터와 외부 데이터의 논리연산의 실행과 연산결과의 기억소자에의 기입처리기능
(3)기억소자에 이미 기억되어 있는 데이터와 외부데이터의 산술연산의 실행과 연산결과의 기억소자에의 기입처리기능
이들 기능을 포함하고, 연산의 일부를 자체에서 행하는 기억회로를 다음의 점에 착안해서 실행하고 있다.
상기 다치화상데이터 합성처리 이외의 많은 연산처리에서도 연산으로서 요구되는 것은 2항논리연산이며, 그리고 또한 2오페랜드연산이다. 즉,
Figure kpo00001
의 형식의 연산이 많으며,
Figure kpo00002
과 같은 다항연산, 다오페랜드연산은 사용빈도가 낮다. 여기서, D는 피연산데이터이며, S는 연산데이터이다. 이2항 그리고 2오페랜드 연산을 연산처리장치(CPU)의 데이터와 기억소자의 데이터간에 행할 경우 연산결과의 격납장소가 CPU의 레지스터이면(상기 D가 레지스터이고, S가 기억소자의 경우) 1회의 기억소자의 액세스로 끝나지만, 역의 경우(상기 D가 기억소자이고, S가 레지스터의 경우)에서는 2회의 액세스가 된다.
다치화상데이터처리를 비롯하여 많은 데이처리에서는 CPU의 레지스터의 수보다 많은 데이터를 취급하기 때문에 후자의 D를 기억소자로 한 연산이 많이 이용되고, 더욱이 2개의 오페랜드 양쪽이 기억소자로 되는 경우가 많다. 상기 S의 액세스는 데이터를 읽어넣기 위해서 필수적이나, D를 독출, 기입으로 2회 액세스하는 것은 동일 기억소자를 하나의 연산을 위해 2회 액세스하는 것으로 된다.
즉 동적 랜덤 액세스 메모리(DRAM : Dynamic Random Access Memory)로 사용되고 있는 리드·모디파이·라이트를 사용하고, 연산기능을 기억회로에 포함시켜서 기억회로 내부에서 독출과 연산을 실행해서, 동일의 기억소자를 하나의 연산을 위해서 1회의 액세스로 끝나도록 한다. 이와 같이해서 화상데이터의 모디파이를 행할 경우에 필요로 하는 CPU에의 화상데이터의 리드가 불필요해지고, 버스부하의 경감을 도모한다.
본원 발명에 의하면, 데이터의 독출, 기입 및 보존을 위해 입력, 출력 및 데이터를 위한 복수의 기억위치를 가진 DRAM(동적랜덤 액세스메모리)의 기억소자(2)와, 상기 기억소자(2)의 입력에 접속된 출력을 가진 제어수단(1,SEL0,SEL1,INV)으로 이루어지는 동일 LSI내에 형성된 기억회로에 있어서, 상기 제어수단(1,SEL0,SEL1,INV)은 상기 기억소자(2)에 액세스하는 외부로부터의 제1의 버스데이터(Di)를 입력하기 위한 제1의 데이터입력과, 상기 기억소자(2)의 출력을 통해 상기 기억위치중 독출되는 제2의 리드데이터(Do)를 입력하기 위한 제2의 데이터입력과, 상기 외부로부터의 제3의 입력선택신호(S0-S3)를 입력하기 위한 제3의 데이터입력과, 상기 제1의 데이터입력으로부터의 제1의 버스데이터(Di)와 상기 제2의 데이터입력으로부터의 제2의 리드데이터(Do)간에 연산을 행하는 연산수단을 포함하며, 상기 연산수단은 상기 외부로부터 상기 제1의 데이터(Di)를 입력하기 전에 상기 제3의 입력선택신호(S0-S3)에 의해 기능을 지정하기 위한 기능지정수단(P1)을 포함하며, 상기 제2의 리드데이터(Do)는 상기 기억위치중에서 독출되고, 상기 기능지정수단(P1)에 의해 지정된 기능헤 대응하는 연산은 상기 제1 및 제2의 데이터에 대하여 행하여지며, 이 연산결과가 상기 기억소자(2)의 1메모리사이클중에 상기 기억소자(2)의 입력을 통하여 상기 기억 위치내에 기입되는 것을 특징으로 하는 기억회로를 제공한다.
본원 발명의 연산기능을 갖는 메모리를 사용한 경우(제11도 참조)에는 a), 메모리상의 연산데이터를 연산처리장치내에 리드(메모리 사이클 1회)하고, b) 연산처리장치는 피연산데이터가 격납되어 있는 메모리위치에 연산데이터를 라이트(메모리사이클 1회)하는 것만으로, 상기 종래와 같은 처리를 실현할 수 있다. 따라서, 본원 발명에서는 2회의 메모리사이클로 처리를 실행할 수 있다.
다음에, 본원 발명의 일실시예를 도면에 따라 상세하게 설명한다.
제4도는 DRAM의 타이밍도이다.
먼저, 제4도를 사용해서 메모리액세스의 개요에 대해서 설명한다. 제4도에 있어서, (ADR)은 외부로부터의 어드레스, (WR)은 외부로부터의 라이트 리퀘스트(write repuset)이며, 이들 2개의 신호(ADR),(WR)는 예를 들면 마이크로프로세서로부터 부여된다. 그리고, (RAS)는 행(行) 어드레스스트로브, (CAS)는 열(列)어드레스스트로브, (A)는 열과 행어드레스가 시분할(時分割)로 발생되는 어드레스신호, (WE)는 라이트이네이블(write enable), (Do)는 리드데이터, (Z)는 외부(마이크로프로세서)로부터의 라이트데이터이며, 이들 신호는 Z를 제외하고 예를 들면 DRAM 콘트롤러 등에서 생성되는 콘트롤신호이다. 제4도에 나타낸 메모리액세스의 개요를 다음과 같이 정리한다.
(ⅰ) 제4도에 나타낸 바와 같이 일반적으로 리드·라이트 사이클에서는 1회의 메모리액세스는 리드사이클(
Figure kpo00003
)에서 개시하고, 라이트이네이블(WE)에 의한 라이트사이클(
Figure kpo00004
)에서 끝난다.
(ⅱ) 상기 리드사이클(
Figure kpo00005
)과 라이트사이클(
Figure kpo00006
)의 사이에는, 리드데이이터(Do)와 외부데이터(라이트하는 데이터)(Z)가 동시에 존재하는 구간(
Figure kpo00007
)이 나타난다.
(ⅲ) 이 구간(
Figure kpo00008
)을 연산가능 구간으로 한다.
상기와 같이 구간(
Figure kpo00009
)은 리드데이터(Do)와 외부로부터의 리아트데이터(Z)가 동시에 존재하는 구간이다.
따라서 이 구간(
Figure kpo00010
)을 기억소자(2)내의 리드데이터(Do)와 외부로부터의 라이트데이터(Z)와의 연산기능 구간으로 하는 것이며, 기억회로내에 연산기능을 부가한 1칩메모리로 하고, 외부로부터의 데이터 라이트의 1메모리 사이클중에 리드데이터(Do)와 외부로부터의 라이트데이터(Z)와의 연산처리를 행하고, 이 연산결과를 기억(라이트)하는 것이 가능하다.
제5도는 본원 발명의 일실시예를 나타낸 블록도, 제6도는 제5도에 나타낸 실시예의 동작원리의 설명도, 제7도는 제6도에 나타낸 동작원리를 실형한 회로예를 나타낸 도면, 제8도는 제7도의 상세의 설명도이다.
제5도에 있어서, (1)은 제어회로, (2)는 DRAM의 기억소자, (3)은 DRAM 콘트롤러, (X),(Y)는 외부로부터의 데이터, (Z)는 기억소자에의 라이트데이터, (Do)는 기억소자로부터의 리드데이터, (A,CAS,RAS,WE,ADR,WR)은 상기 제4도와 같은 신호이다. 또한, 제4도에 나타낸 외부데이터(Z)는 제5도에서는 제어회로(1)를 통해서 기억소자(2)에의 라이트데이터(Z)로 바꿔놓았다.
제5도에 나타낸 바와 같이, 본원 발명은 제어회로(1)에 있어서, 리드데이터(Do)를 외부데이터(X),(Y)로 제어, 수정해서 기옥소자(2)에 기입한다. 이 제어동작을 제6도에 나타낸다. 제6도에 있어서, 모드 Ⅰ는 외부데이터(Y)를 라이트데이터(Z)로 하는 모드, 모드 Ⅱ는 리드데이터(Do)를 라이트데이터(Z)로 하는 모드이다. 제6도에 나타낸 바와 같이, 외부데이터(X),(Y)에 의해서 즉 외부로부터의 제어로 기억소자(2)의 리드데이터(Do)를 변경, 기입(모드 Ⅱ)또는 외부데이터(Y)의 기입처리(모드 Ⅰ)의 2개의 모드를 제어할 수 있다. 이 2개의 모드의 제어는 (ⅰ) 모드 Ⅰ, 모드 Ⅱ의 지정을 외부데이터(X)로 행하고, (ⅱ) 모드 Ⅱ에 있어서의 리드데이터(Do)의 비반전(非反戰), 반전의 지정(수정)은 외부데이터로 행한다. 이상의 제어 및 수정은 상게 제4도의 구간(
Figure kpo00011
)에서 행한다.
상기 동작을 실현한 구체적인 회로예를 제7도에 나타낸다. 즉, AND게이트(10)와 EOR게이트(11)의 2개의 논리게이트로 제어회로(1)를 실현한다. 그리고, 이 제어회로(1)는 제8도에 나타낸 진리치(眞理値)표에 따라서 동작한다. 제8도는 2개의 외부데이터(X),(Y) 및 리드데이터(Do)와 제어회로(1)의 출력(Z)과의 관계를 나타낸다. 제8도에서 알 수 있는 바와 같이 제어회로(1)의 동작은 외부데이터(X)에 의해서 다음과 같이 2개의 동작모드로 대별할 수 있다.
(ⅰ) 외부데이터(X)=0일때, 외부데이터(Y)를 라이트데이터(Z)로 하는 동작모드 Ⅰ.
(ⅱ) 외부데이터(X)=1일 때, 외부데이터(Y)에 의해서 리드데이터(Do)를 수정한 데이터를 라이트데이터(Z)로 하는 동작모드(Ⅱ)
여기서, 상기 동작은 제4도에 나타낸 바와 같이 1메모리사이클 동안에 실행이 끝난다.
따라서, 본원 발명의 원리는 다음과 같다.
(ⅰ) 제4도에서 설명한 바와 같이 기억소자의 출력인 리드데이터(Do)를 제어회로의 입력으로서 피드백하고, (ⅱ) 외부데이터(X),(Y)(CPU로부터의 라이트데이터로 작성)에 의해서 제5도와 같이 기억소자(2)에의 라이트데이터를 콘트롤한다.
(ⅰ),(ⅱ)의 동작을 1메모리사이클중에서 실행한다.
즉, (ⅰ) 기억소자로부터의 피드백데이터, (ⅱ) 외부로부터의 입력데이터, (ⅲ) 외부로부터의 콘트롤데이터(외부 입력데이터의 일부도 콘트롤해서 사용)의 3개로 이루어지 데이터이며, 1메모리사이클중에 기억소자 데이터와 외부입력데이터의 모디파이(연산)을 행한다. 이들 동작은 외부장치(예를 들면 화상처리장치 또는 현재의 CPU등)로부터는 라이트동작만으로 논리연산 실행이 가능한 것을 시사하고 있다.
한편, 제7도에 나타낸 회로는 다음의 논리식(1)으로 나타낼 수 있다.
Figure kpo00012
그리고, 외부로부터 제어가능한 데이터(X),(Y)가 취할 수 있는 값으로 (1)식에 신호 "0", 신호 "1", 예를 들면 마이크로프로세서로부터의 버스데이터(Di), 그 반전데이터(
Figure kpo00013
)를 할당, 정리하면, 제9도에 나타낸 바와 같은 2항 논리연산 결과가 얻어진다. 이것을 실제의 회로로해서 제5도와 조합한 것을 제10도에 나타낸다. 제10도에 있어서, (SEL0.1)은 4입력의 셀렉터, (So),(S1)은 셀렉터(SEL0)의 입력선택신호, (S2),(S3)은 셀렉터(SEL1)의 입력선택신호, (INV)는 반전소자이다. 그리고, 제어회로(1), 셀렉터(SEL0.1) 및 반전소자(INV)는 기억소자(2)에 대한 제어수단을 구성한다.
다음에, 제1도, 제9도, 제10도, 제11도를 사용해서 구체적으로 논리연산의 동작예를 설명한다.
제9도에 나타낸 바와 같이 입력선택신호(So),(S1)은 셀렉터(SEL0)의 선택신호이며, 이 신호 (So),(S1)에 의해서 데이터(X)의 값을 결정한다. 마찬가지로 입력선택신호 (S2),(S3)에 의해서 데이터(Y)가 결정된다. 이들 데이터(X),(Y)가 취할 수 있는 값으로서는 상기와 같이 신호 "0", 신호 "1", 버스데이터(Di), 그 반전데이터(
Figure kpo00014
)로 하고, 제10도에 나타낸 바와 같이 입력선택신호(So),(S1),(S2),(S3)에 의해서 각 셀렉터(SEL0),(SEL1)는 각각 상기 4개의 신호중의 하나가 선택된다. 제9도는 입력선택신호,(So),(S1),(S2),(S3)와 셀렉터(SEL0),(SEL1)의 출력인 데이터(X),(Y)와의 관계를 나타냄과 동시에 다시 제어회로(1)의 출력인 라이트데이터(Z)와의 관계를 나타내고 있다. 예를 들면, 제1도에 나타낸 바와 같은 화상처리(OR 연산:케이스 1)로는, 입력선택신호 S0,S1=(11), S2,S3=(10)으로 함으로써 데이터(X,Y)는 각각 X=
Figure kpo00015
,Y=Di가 선택된다. 이들 데이터(X,Y)의 값을 상기 제어회로(1)의 동작을 나타내는 (1)식에 대입하면 Z=Di+Do의 OR연산이 실행될 수 있는 것을 알 수 있다. 따라서, 본원 발명에 의하면 제1도에 나타낸 화상처리는 제11도에 나타낸 바와 같이 최초의 스텝(Pl)에서 입력선택신호(S0,1,2,3)를 사용하여 사전에 기능(function)의 지정을 행하고, 그 후는 합성하고 싶은 화상데이터를 격납에리어(M2)로부터 리드(스텝 P2)하고, 연산대상이 되는 화상데이터가 존재하는 화상에리어(M1)에의 단순한 라이트동작(스텝 P3)만으로 화상처리를 실행할 수 있다. 또, 스텝(P1)에서의 기능의 지정은 기능의 변경이 없는 한은 다시 설정할 필요가 없고, 따라서 동일 기능에 의한 화상처리는 상기 스텝(P2),(P3)의 반복으로서 실행할 수 있다. 그리고, 기능 지정수단(P1)은 연산수단을 구성한다.
그리고, 본원 발명은 제9도에 나타낸 바와 같이(So,S1,S2,S3)의 값을 바꿈으로서 여러종류의 논리기능이 실행 가능하다. 따라서, 제12도에 나타낸 바와 같은 예를 들면 임의로 이동하는 마우스커서의 묘화(描畵)등도 용이하게 가능해진다. 제12도에 나타낸 바와 같은 마우스커서의 격납에리어(M2)는 화상에리어(M1)내의 화상과 겹쳐진 경우라도 그 커서를 표시해야 하므로 기능으로서는 EOR기능이 필요하게 된다.
즉, 이 커서 표시로는 입력선택신호 S0.1=(01),S2,3=(10)로서 상기 화상의 합성(제1도)의 경우와 마찬가지로 제11도와 같이 처리할 수 있다. 따라서, 입력선택신호(So,1,2,3)의 값을 바꿈으로서 제9도에 나타낸 바와 같은 여러종류의 논리기능이 용이하게 실행되며, 또한 단순한 기입동작만으로 기억소자(2)와의 리드·모디파이·라이트를 실행할 수 있다.
이와 같이 제10도와 같은 구성으로 함으로써 마이크로프로세서로부터의 제1의 버스데이터(Di)와 기억소자(2)의 제2의 리드데이터(Do)와의 모디파이로서 제9도에 나타낸 2항 논리연산을 행할 수 있다. 그리고, 2항 논리연산은 제3의 입력선택신호(S0-S3)에 의해서 지정한다.
상기와 같이 본원 발명을 이용함으로써 제1도, 제2도를 사용한 종래의 화상의 합성처리는 제11도의 순서도에 나타낸 바와 같이 처리를 간소화할 수 있다.
그리고, 상기 본원 발명의 실시예는 제10도에 나타낸 바와 같이 3개의 기능 즉 기억소자(2)로 구성되는 기억부, 제어회로(1)로 구성되는 제어부 및 셀렉터(SEL0),(SEL1)로 구성되는 셀레터부로 나눈다. 그러나, 상기 제어부와 셀렉터부의 조합에 의해서 실현하고 있는 기능을 제9도에 나타낸 2항 논리연산기능이며, 이기능은 다른 수단으로도 쉽게 달성할 수 있으나, 회로구성을 간단하게 하는 데는 본 실시예가 바람직하다.
한편, 화상처리에는 통상적으로 제13도, 제14도에서 나타낸 바와 같은 도형등이 겹쳐질 경우의 처리가 필요하게 된다. 즉, 제13도와 같이 격납에리어(M2)상의 도형이 화상에리어(M1)상의 도형보다 우선으로 표시될 경우와, 제14도와 같이 화상에리어(M1)상의 도형이 격납에리어(M2)상의 도형보다 우선으로 표시되는 경우가 있다.
이들 제13도, 제14도에서 나타난 우선처리는 상기 논리기능(제10도에서 타나낸 모디파이부)만으로는 달성할 수 없다.
그러나, 본원 발명의 거억회로를 적용하면 간단한 논리회로와 셀렉터회로의 추가로 쉽게 대처할 수 있다. 이 실시예를 제15도, 제16도, 제17도를 사용해서 설명한다. 그리고, 제15도에 있어서의 FC는 제10도에 나타낸 제어회로(1)와 셀렉터(SEL0),(SEL1)에 대응한다. 그리고, 본 실시예에서는 예를 들명 셀렉터(SEL0)와 셀렉터(SEL1)의 입력선택신호(So,S1,S2,S3)의 값을, (0,0,1,0)으로 설정되고, 패스(pass)모드로 모디파이부(PC)가 동작한다.
제15도에 있어서, (4)는 우선제어부, (SEL2)는 2입력셀렉터, (P)는 우선지정신호, (S4)는 셀렉터(SEL2)의 입력선택신호, (Di')는 격납에리어(M2)로부터의 화상데이터, (M1)은 화상에리어, (Di)는 셀렉터(SEL2)로부터의 선택신호, (Do)는 화상에리어(M1)으로부터의 화상데이터(제10도에 나타낸 기억소자(2)로 부터의 리드데이타와 같음), (Z)는 제4도에 나타낸 제어회로(1)의 출력신호와 같은 신호를 나타내고 있다. 설명을 간단히하기 위해 제15도에 나타낸 바와 같이 도형영역을 논리 "1", 바탕영역을 논리 "0"으로 한다. 여기서, 우선제어부(4)와 셀렉터(SEL2)는 제16도에 나타낸 진리치표에 따라서 동작한다. 제16도는 우선지정신호(P), 에리어(M2)의 데이터(Di'), 에리어(M1)의 데이터(Do)의 조합으로 입력선택신호(S4)를 결정하고, 다시 입력선택신호(S4)에 의해서 모디파이부(FC)에의 입력데이터가 되는 (Di)와의 관계를 나타내고 있다.
즉, 제16도에 나타낸 진리치표는 예를 들면 바탕이 되는 화상에리어를 (M1)으로 하면, 양쪽의 에리어(M1),(M2)의 데이터(D0),(Di')가 의미있는 데이터("1")로 되었을 경우에, 우선정지신호(P)에 의해서 화상에리어(M1)의 데이터(Do)를 우선하는 (P=1)것인가, 또는 다른쪽의 격납에리어(M2)의 데이터(Di')를 우선하는 (P=0)것인가를 결정하는 동작을 나타내고 있다.
즉, 제13도에 나타낸 바와 같이 격납에리어(M2)의 동형을 화상에러어(M1)의 도형위에 표시하고자 할 경우에는 우선지정신호 P="0"라고 지정할 것이고, 제17도에 나타낸 바와 같이 화상데이터(Di')와 (D0)가 함께 도형영역("1")의 데이터일 때는 격납에리어(M2)의 데이터(Di')가 우선적으로 셀렉터(SEL2)로 선택된다.
그리고, 우선지정신호 P="1"라고 지정하면, 마찬가지로 제16도의 진리치표에 따라 제14도와 같이 화상처리를 행한다.
제16도에 의하면 도형영역("1")이 겹쳐졌을 경우에는 우선지정신호(P)에 의해서 화상에리어(M1)의 도형영역 또는 격납에리어(M2)의 도형영역중의 하나를 선택하고, 또한 도형영역이 존재하지 않는 에리어는 화상에리어(M1)의 데이터를 바탕으로 해서 선택한다.
제17도에, 제15도에서 나타낸 우선제어부(4)의 구체적인 회로도를 나타낸다. 제17도에 있어서, (40)은 3입력 NAND회로, (41)은 2입력 NAND회로이다.
이 우선판정의 원리를 1픽셀 복수비트의 정보를 가진 컬러데이터에 적용하는데는 그 회로는 제18도와 같이 할 필요가 있다.
제18도에 있어서 (5)는 화상에리어(M1)의 도형영역(COL3)을 판정하는 비교판정부, (6)은 격납에리어(M2)의 도형영역(COL1)을 판정하는 비교판정부이다.
여기서, 제18도는 상기한 바와 같이 1픽셀 데이터가 복수비트로 구성되는 코드정보의 경우의 우선판정회로를 나타내고 있다. 제15도에 나타낸 1픽셀 1비트의 우선판정과의 차이는 화상데이터가 코드정보이기 때문에 의미있는 데이터끼리의 우선판정을 코드정보(CoL0,1,2,3)로 행할 수도 있다. 따라서,컬러데이터의 경우는 코드정보에 의해서 비교하는 비교판정부(5),(6)를 부가하므로서 쉽게 화상의 겹침이 처리된다. 상기 설명한 우선판정회로는 연산기능을 가진 기억회로의 실시예에의 적용을 설명하였으나, 이것을 단순한 기억회로, 또는 시프트레지스터를 내장해서 시리얼출력을 가진 구성의 기억회로에 본 실시예를 적용해도 되는 것도 분명하다.
본 실시예에 의하면, 다음과 같은 효과가 있다.
(1) 제1도에 나타낸 바와 같은 처리를 실행한 경우, 제11도와 같이 되고, 그 메모리사이클을 단축시킬수 있다.
(2) 그리고, 본원 발명을 사용하면 1의 라이트사이클로 리드·모디파이·라이트의 3가지 처리를 실행할 수 있기 때문에 처리의 고속화를 실현할 수 있다.
(3) 그리고, 화상이 겹쳐졌을 경우의 우선처리는 제16,17,18도에서 나타낸 바와 같이 간단한 몇 개의 논리 게이트로 대처할 수 있다.
(4) 그리고, 컬러데이터에 대해서도 외부에 도형영역(2비트 이상의 코드데이터)의 비교판정부를 부가하므로서 쉽게 실현할 수 있다.
(5) 또한, 기억소자군과 비교해서 본원 발명을 실현하기 위해서 필요한 회로구성의 규모는 그 점유하는 비율이 매우 적기 때문에 동일 메모리 칩내에서의 LSI화에 매우 유리하다.
한편, 제3도에 나타낸 다치데이터를 취하는 화상데이터의 합성처리를 실행할 경우의 실시예를 설명한다.
제19도는 다치데이터를 취급할 경우의 기억회로의 블록도이며, 앞에 설명(제5도)한 기억회로와의 차이는 제어회로(1')의 구성에 있다.
이것은 다치데이터의 경우에는 앞에 설명한 바와 같이 화상의 합성처리가 단순한 논리연산이 아니고, 산술연산이 필수로 되기 때문이며, 제19도와 같은 구성이 된다. 그러나, 제19도와 같이 기본동작은 제5도와 같아진다.
그리고, 다음 설명에서는 산술연산에 대해서 설명하나, 다치화상처리에서도 논리연산을 사용하기 때문에 회로구성으로서는 논리연산에 대해서도 포함시킨 도면을 사용하기로 한다. 제19도에 있어서 (I')는 제어회로, (2)는 기억소자, (3)은 DRAM 콘트룰러, (CNT), (Cr)은 외부제어신호, (Y)는 외부로부터의 데이터, (Z)는 기억소자에서의 라이트데이터, (Do)는 기억소자로부터의 리드데이터,(P),(G)는 연산결과 상태신호,(A,WE,CAS,RAS,ANR,WR)는 제5도와 같은 신호이다.
제19도에 나타낸 바와 같이 본 실시예에서는 리드데이터(Do)와 외부데이터(Y)를 외부제어신호(CNT),(CR)에 의한 지시로 제어회로(I')로 연산하고, 연산결과의 라이트데이터(Z)를 기억소자(2)에 기입한다. 제어회로(I')의 제어동작모드를 제20도에 나타낸다. 외부제어신호(CNT)와 (Cr)이 0일때에는, 외부데이터(Y)가 기억소자(2)의 리드데이터(Do)를 그대로 패스시키든가, 반전하든가의 제어신호가 되는 모드이며, 외부제어신호(CNT)가 1일때는 리드데이터(Do)와 외부데이터(Y)와 외부제어신호(Cr)의 산술가산하는 모드로 된다.
상기 제어동작모드를 실형할 구제적인 회로예를 제21도에 나타냈다.
제21도에 있어서, (C1),(C2)의 ENOR게이트에 의해서 산술가산을 실현하고, (G6),(G7),(G8)의 게이트로 외부제어신호(CNT)가 0또는 (Cr)이 1의 조건을 검출하고, (G3),(G4),(G5)의 게이트로 구성하는 셀렉터로 ENOR게이트(G2)의 출력이나 외부데이터(Y)를 선택한다.
(G9)는 자리수올림신호 캐리(carry)의 상위자리수로의 전달 즉 전반지연(傳搬遲延)을 경감하기 위한 캐리룩어해드(carry look ahead)의 신호 (G)를 생성하는 NAND게이트, (G10)은 같은 캐리룩어헤드의 프로파게이트(propagete)신호(P)를 생성하는 AND게이트이다. 제어회로(1')의 출력신호(Z),(P),(G)의 논리식은 제21도에 나타낸 바와 같이 되고, 캐리룩어헤드신호(P),(G)는 외부제어신호(CNT)가 O일 때 일정한 값
Figure kpo00016
을 취한다.
제22도는 본 실시예의 기억회로의 4회로를 사용한 4비트 연산메모리의 구성이다. 제22도에서는 설명을 간단히 하기 위해서 산술연산모드를 주체로 한 부분만을 나타내고 있다. (11),(12),(13),(14)는 제19도에 나타낸 기억회로, (G11) 내지 (G28)은 자리수올림처리를 하기 위한 캐리룩어헤드회로를 구성하고 있는 게이트, (F)는 연산후의 자리수올림결과를 격납하는 레지스터이다. 기억회로(11)는 최하위비트, 기억회로(14)는 최상위비트에 대응하고 있다. 레지스터(F)는 번잡을 막기 위해 도면에서는 생략하고 있으나, 외부로부터 0과 1에 설정하는 회로가 부가되어 있다. 자리수 올림결과 즉 게이트(G29)의 출력논리식은, G4+G3·P4+G2·P3·P4+G1·P2·P3·P4+Cr·P1·P2·P3·P4로 표시되고, 외부제어신호(CNT)가 0일 때 Pi=1,Gi=0(단 I는 1내지 4의 정수)로 되므로, 상기 논리식은 (Cr)만으로 되고, 레지스터(F)의 값은 라이트동작으로 변화하지 않는다. 도중 자리수 올림신호(Cr2),(Cr3),(Cr4)도 마찬가지로 (Cr)과 같은 값이 되기 때문에 외부제어신호(CNT)가 0일때의 3가지 동작상태는 라이트동작으로 변화하지 않는다. 외부제어신호(CNT)의 값이 1일때는 기억회로(11),(12),(13),(14)의 자리수올림 제어신호(
Figure kpo00017
는 캐리룩어헤드의 신호로서 동작하게 때문에 통상의 가산이 실현된다.
제20도에 나타낸 바와 같이 제어회로(1')의 동작모드는 적으나 외부제어신호(Cr)와 외부데이터(Y)의 입력으로서 논리 0, 논리 1, 마이크로프로세서 등의 기입데이터(D)와 그 반전데이터(
Figure kpo00018
를 선택함으로써 동작 기능은 증가한다.
제23도에 상기 회로를 조합한 예를 나타낸다. 제23a도는 구체적인 최하위비트의 회로이며, 제23b도는 그 동작기능이다. 다음에는 외부제어신호 CNT=1로 하는 산술연산모드에 한정해서 설명한다. (G29) 내지 (G33)의 게이트는 외부제어신호(Cr)에 대한 셀렉터를 구성하고 있으며, (G34) 내지 (G37)의 게이트는 외부데이터(Y)에 대한 셀렉터를 구성하고 있다. (S0),(S1)은 외부제어신호(Cr)의 셀렉터의 셀렉트제어신호, (S2),(S3)은 외부제어신호(Y)의 셀렉터의 셀렉트제어신호이다. 제23c도는 상위 비트에 대한 회로이다. 제23a도와의 차이는 외부제어신호(CNT)가 1일때에 외부제어신호(Cr)에 하위비트로부터의 자리수올림신호(Cr1-1)을 입력하기 위해서 (G38) 내지 (G44)의 게이트로 구성되어 있듯이 셀렉터가 변경되어 있는 것이다. 외부데이터(Y)의 에 대한 셀렉터는 제23a도와 같은 구성으로 되어 있다. 제23도에 나타낸 구성에서, 기억회로는 16종의 논리연산과 6종의 산술연산을 O,(S3) 1회의 메모리라이트액세스로 실행 가능해진다. 예를 들면 제3도에 나타낸 다치화상 데이터의 겹쳐짐은 셀렉트 제어신호(S0)를 0, (S1)을 0, (S2)을 1에 세트하고, 라이트데이터(Z)를 Do+1의 산술연산을 선정해서 다치화상데이터메모리 에리어(M2)를 읽고 피연산 다치화상 데이터메모리에리어(M1)에 기입하는 것으로 각각 데이터의 가산이 실행되고, 고속의 다치화상의 겹쳐짐의 처리가 가능해진다. 마찬가지로 셀렉트신호(S0)를 1(S1)를, (S2)를 1, (S3)를 1로 함으로써 라이트데이터(Z)를 Do-Di의 감산을 지정하고, 제24도에 나타낸 바와 같이 다치화상데이터의 불필요한 부분(노이즈등)의 삭제처리가 가능해진다. 이 처리에서는 겹쳐짐 처리와 같이 삭제용 데이터 메모리에리어(M3)의 독출과 피연산데이터 메모리에의 기입을 반복하는 것만으로 실현할 수 있기 때문에 고속처리가 가능하다.
본 실시예에 따르면, (1) 다치화상데이터 처리가 2회이 메모리액세스의 반복이 되고, 겹쳐짐, 삭제등의 처리의 고속화가 가능해진다.
(2) 메모리간의 데이터연산이 메모리측에서 실현하기 때문에 마이크로프로세서등의 연산기능을 가진 디바이스만이 아니고, DMA(Direct Memory Access)콘트롤러와 같은 연산기능이 없는 디바이스로도 다치화상 처리가 가능해진다.
(3) 제22도에 나타낸 바와 같은 회로구성을 취하므로서 메모리라이트액세스시에 자리수 올림처리도 행하기 때문에, 다배장(多倍長)산술연산을 메모리라이트만으로 실현할 수 있고, 고속 다배장 산술연산처리가 가능해진다.
이상 설명에서 분명한 바와 같이, 본원 발명에 의하면 화상데이터의 2항 연산과 산술연산을 고속으로 실행할 수 있는 효과가 얻어진다. 그리고, 화상이 겹쳐졌을 경우의 우선처리 및 컬러데이터에 대한 처리가 쉽게 실현될 수 있는 효과가 얻어진다.

Claims (5)

  1. 데이터의 독출, 기입 및 보존을 위해 입력, 출력 및 데이터를 위한 복수의 기억위치를 가진 DRAM(동적 랜덤 액세스메모리)의 기억소자(2)와, 상기 기억소자(2)의 입력에 접속된 출력을 가진 제어수단(1,SEL0,SEL1,INV)으로 이루어지는 동일 LSI내에 형성된 기억회로에 있어서, 상기 제어수단(1,SEL0,SEL1,INV)은 상기 기억소자(2)에 액세스하는 외부로부터의 제1의 버스데이터(Di)를 입력하기 위한 제1의 데이터입력과, 상기 기억소자(2)의 출력을 통해 상기 기억위치중 독출되는 제2의 리드데이터(Do)를 입력하기 위한 제2의 데이터입력과, 상기 외부로부터의 제3의 입력선택신호(S0-S3)를 입력하기 위한 제3의 데이터입력과, 상기 제1의 데이터입력으로부터의 제1의 버스데이터(Di)와 상기 제2의 데이터입력으로부터의 제2의 리드데이터(Do)간에 연산을 행하는 연산수단을 포함하며, 상기 연산수단은 상기 외부로부터 상기 제1의 데이터(Di)를 입력하기 전에 상기 제3의 입력선택신호(S0-S3)에 의해 기능을 지정하기 위한 기능지정수단(P1)을 포함하며, 상기 제2의 리드데이터(Do)는 상기 기억위치중에서 독출되고, 상기 기능지정수단(P1)에 의해 지정된 기능에 대응하는 연산은 상게 제1 및 제2의 데이터에 대하여 행하여지며, 이 연산결과가 상기 기억소자(2)의 1메모리사이클중에 상기 기억소자(2)의 입력을 통하여 상기 기억위치내에 기입되는 것을 특징으로 하는 기억회로.
  2. 제1항에 있어서, 상기 연산수단에 의한 연산은 상기 제1의 버스데이터(Di)와 상기 제2의 리드데이터(Do)간의 논리연산인 것을 특징으로 하는 기억회로.
  3. 제1항에 있어서, 상기 연산수단에 의한 연산은 상기 제1의 버스데이터(Di)와 상기 제2의 리드데이터(Do)간의 논리연산인 것을 특징으로 하는 기억회로.
  4. 제1항에 있어서, 상기 연산수단에 의한 연산은 상기 제1의 버스데이터(Di)와 상기 제2의 리드데이터(Do)간의 논리연산 및 산술연산인 것을 특징으로 하는 기억회로.
  5. 제2항에 있어서, 상기 논리연산중의 하나는 상기 결과로서의 상기 제1의 버스데이터(Di)를 상기 기억소자(2)의 입력에 패스시키는 연산인 것을 특징으로 하는 기억회로.
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