JPS58208845A - 重ね合せ表示方式 - Google Patents
重ね合せ表示方式Info
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- JPS58208845A JPS58208845A JP57092863A JP9286382A JPS58208845A JP S58208845 A JPS58208845 A JP S58208845A JP 57092863 A JP57092863 A JP 57092863A JP 9286382 A JP9286382 A JP 9286382A JP S58208845 A JPS58208845 A JP S58208845A
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- crtc
- crt
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- crt controller
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は仕様の異なるＣＲＴコントローラを同期化して
重ね合せ表示を行う重ね合せ表示方式に関する。
重ね合せ表示を行う重ね合せ表示方式に関する。
従来、ラスタスキャンタイプのＣＲＴディスプレイ装置
は１ｓのコントローラによ、９１種類の表示しか出来ず
、モニタを多＃接続出来ても同一内容しか表示できない
。
は１ｓのコントローラによ、９１種類の表示しか出来ず
、モニタを多＃接続出来ても同一内容しか表示できない
。
又、異なる表示内容の重ね合せは、複数の１ノフレツシ
ユメモリを用い、ビデオ信号を１合成する必要がある。
ユメモリを用い、ビデオ信号を１合成する必要がある。
即ち１個のＣＲＴコントローラニ複数のりフレツンユメ
モリの接続を実現することにより、複数のリフレッシユ
メモＩＪをコントロールするか、あるいは同一仕様のＣ
ＲＴコントローラを複数使用し、それぞれの１ノフレ′
ンシュメモリをコントロールすることで重ね合せ表示を
実現していたものである。
モリの接続を実現することにより、複数のリフレッシユ
メモＩＪをコントロールするか、あるいは同一仕様のＣ
ＲＴコントローラを複数使用し、それぞれの１ノフレ′
ンシュメモリをコントロールすることで重ね合せ表示を
実現していたものである。
例えば、キャラクタディスプレイ、グラフィックディス
プレイ装置においては、それぞれの用途にあった個有の
ＣＲＴコントローラにて制御され、これらを重ね合せ表
示するにあたフ、種々の方式が提案されているが、いず
れも一方の性能を犠牲にし、同一仕様のＣＲＴコントロ
ーラを用いてコントロールせざるを得す、融通性、拡張
性に乏しいものであった。
プレイ装置においては、それぞれの用途にあった個有の
ＣＲＴコントローラにて制御され、これらを重ね合せ表
示するにあたフ、種々の方式が提案されているが、いず
れも一方の性能を犠牲にし、同一仕様のＣＲＴコントロ
ーラを用いてコントロールせざるを得す、融通性、拡張
性に乏しいものであった。
本発明は上記事情に基づいてなされたものでアク、少食
のハードウェアの追加とファームウェアの拡張により、
仕様の異るＣＲＴコントローラを同期化し重ね合せ表示
を実現する重ね合せ表示方式を提供することを目的とす
る。
のハードウェアの追加とファームウェアの拡張により、
仕様の異るＣＲＴコントローラを同期化し重ね合せ表示
を実現する重ね合せ表示方式を提供することを目的とす
る。
本発明は、マスタとなるＣＲＴコントローラより出力さ
れる垂直同期信号を、遅延値が設定されるスイッチの内
容に基づき遅延させ、スレーブとなるＣＲＴコントロー
ラへ垂直同期信号として供給するハードウェアを設け、
且つファームウェアにより、両ＣＲＴコントローラに対
してパラメータを設定した後、マスクとなるＣＲＴコン
トローラをスタートさせ、同期回路を起動してスレーブ
となるＣＲＴコントローラに同期をかけ、マスクとなる
ＣＲＴコントロー ″うの第１フレームとスレーブ
となるＣＲＴコントローラの第１フレームが重なるまで
ＷＡＩＴ（待ち）させ、スレーブなＣＲＴコントローラ
をスタートさせる如くコントロールするものである。
れる垂直同期信号を、遅延値が設定されるスイッチの内
容に基づき遅延させ、スレーブとなるＣＲＴコントロー
ラへ垂直同期信号として供給するハードウェアを設け、
且つファームウェアにより、両ＣＲＴコントローラに対
してパラメータを設定した後、マスクとなるＣＲＴコン
トローラをスタートさせ、同期回路を起動してスレーブ
となるＣＲＴコントローラに同期をかけ、マスクとなる
ＣＲＴコントロー ″うの第１フレームとスレーブ
となるＣＲＴコントローラの第１フレームが重なるまで
ＷＡＩＴ（待ち）させ、スレーブなＣＲＴコントローラ
をスタートさせる如くコントロールするものである。
このことにより、仕様の異なるＣＲＴコントローラを同
期させ、それぞれ別個に持つリフレッシュメモリに格納
された内容の重ね合せ表示を行うことができる。従来と
比較して融通性・拡張性が増す。
期させ、それぞれ別個に持つリフレッシュメモリに格納
された内容の重ね合せ表示を行うことができる。従来と
比較して融通性・拡張性が増す。
以下、図ｆｆ１ｆｆｔ使用して本発明゛に関し詳細に説
明を行う。
明を行う。
第１図は本発明が実現されるディスプレイ制御装置の内
部構成を示すブロック図である。図において、１１はマ
イクロプロセッサであって、後述するＣＲＴコントロー
ラ１２．１３に初期設定（画面構成）を行う他、第５図
にフローチャートとして示すファームウェア制御を行う
。
部構成を示すブロック図である。図において、１１はマ
イクロプロセッサであって、後述するＣＲＴコントロー
ラ１２．１３に初期設定（画面構成）を行う他、第５図
にフローチャートとして示すファームウェア制御を行う
。
１２．１３は仕様の異るＣＲＴコントローラであって、
以降１２をマスタＣＲＴＣ，１３をスレーブＣＢＴＣと
略し説明を行う。マスクＣＲＴＣ１２はリフレッシュメ
モリ１４に格納さｎた表示データの、スレーブＣＲＴＣ
Ｚ Ｊは、リフレッシュメモリ１５に格納された表示デ
ータの表示制御をそれぞれ行う。具体的には上記マイク
ロプロセッサ１１によフ初期設定される表示画面構成に
基づきマスクタイミングの制御を行ない、リフレッシュ
メモリアドレス（ＨＭＡ）、スライスアドレス（ＳＡ）
、水平・垂直同期信号（）（ｓｙＮｃ、ＶｓｙＮｃ）
、 ａ示期間中テアルコトヲ示す信号（Ｖ’Ｈ−ＢＬＡ
ＮＫ ）等の信号を生成する。
以降１２をマスタＣＲＴＣ，１３をスレーブＣＢＴＣと
略し説明を行う。マスクＣＲＴＣ１２はリフレッシュメ
モリ１４に格納さｎた表示データの、スレーブＣＲＴＣ
Ｚ Ｊは、リフレッシュメモリ１５に格納された表示デ
ータの表示制御をそれぞれ行う。具体的には上記マイク
ロプロセッサ１１によフ初期設定される表示画面構成に
基づきマスクタイミングの制御を行ない、リフレッシュ
メモリアドレス（ＨＭＡ）、スライスアドレス（ＳＡ）
、水平・垂直同期信号（）（ｓｙＮｃ、ＶｓｙＮｃ）
、 ａ示期間中テアルコトヲ示す信号（Ｖ’Ｈ−ＢＬＡ
ＮＫ ）等の信号を生成する。
尚、本発明実施例ではリフレッシュメモリ１４にはキャ
ラクタコードイメージのデータが、リフレッシュメモリ
（プレーンメモリ１５）にはドツトパターンイメージの
グラフィックデータが格納されているものとする。
ラクタコードイメージのデータが、リフレッシュメモリ
（プレーンメモリ１５）にはドツトパターンイメージの
グラフィックデータが格納されているものとする。
上記マスタＣＲＴＣＺ ２− スＬ／−ブＣＲＴＣ１３
は、クロック発生器を内蔵したタイミング制御回路１６
を介して接続される。１０は同期回路である。同期回路
１０はマスタｃＲＴｃ１２とスレーブＣＲ’ｒＣＪｊと
の同期をとるために設けられるもので、上記タイミング
制御回路１６より出力される基本タロツク（＄ ＤＯＴ
ＣＬＫ ）ならびｌこマスタＣＲＴＣＪｊより出力さ
れる垂直同期信号（ｙｉ、 ＶＳＹＮＣ） ｆ：入力と
して得、こ−こで生成さ几る信号は、スレーブＣＲＴＣ
Ｉ ３の外部垂直同期信号供給端子（ＥＸ、 ＶＳＹＮ
Ｃ）に接続される。
は、クロック発生器を内蔵したタイミング制御回路１６
を介して接続される。１０は同期回路である。同期回路
１０はマスタｃＲＴｃ１２とスレーブＣＲ’ｒＣＪｊと
の同期をとるために設けられるもので、上記タイミング
制御回路１６より出力される基本タロツク（＄ ＤＯＴ
ＣＬＫ ）ならびｌこマスタＣＲＴＣＪｊより出力さ
れる垂直同期信号（ｙｉ、 ＶＳＹＮＣ） ｆ：入力と
して得、こ−こで生成さ几る信号は、スレーブＣＲＴＣ
Ｉ ３の外部垂直同期信号供給端子（ＥＸ、 ＶＳＹＮ
Ｃ）に接続される。
同期回路己の内部構成等詳細な構成は第２図番ごて述べ
る。
る。
一方、１７は上記マイクロプロセッサ１１がリフレッシ
ュメモリ１４に格納されるデータをＲＥＡＤ／ＷＲＩＴ
Ｅする際に用いる双方向のパスドライバ、１８はマイク
ロプロセッサ１１よりＲＥＡＤ／ＷＲＩＴＥのためにリ
フレッシュメモリアドレスが設定されるアドレスレジス
タでア＆該アドレスレジスタ１８出力ならびに上記マス
クＣＲＴＣＩ！より出力されるリフレッシュメモリアド
レス（ＨＭＡ）はアドレスセレクタ１９に供給さｎる。
ュメモリ１４に格納されるデータをＲＥＡＤ／ＷＲＩＴ
Ｅする際に用いる双方向のパスドライバ、１８はマイク
ロプロセッサ１１よりＲＥＡＤ／ＷＲＩＴＥのためにリ
フレッシュメモリアドレスが設定されるアドレスレジス
タでア＆該アドレスレジスタ１８出力ならびに上記マス
クＣＲＴＣＩ！より出力されるリフレッシュメモリアド
レス（ＨＭＡ）はアドレスセレクタ１９に供給さｎる。
アドレスセレクタＩ９は上記入力されたいずれか一方の
アドレス情報を選択しリフレッシュメモリ１４へ供給す
る。
アドレス情報を選択しリフレッシュメモリ１４へ供給す
る。
２０は上記リフレッシュメモリ１４出力がラッチされる
レジスタであって、該レジスタ２０にラッチされたコー
ドデータはキャラクタジェネレータ２１に供給さｎる。
レジスタであって、該レジスタ２０にラッチされたコー
ドデータはキャラクタジェネレータ２１に供給さｎる。
キャラクタジェネレータ２１には上記マスタＣＲＴＣ１
２より生成されるスライスアドレス（ＳＡ）が供給され
ており、ここでパターン変換された並列データはラッチ
２２へ一担保持され、ア）ＩＪ ｌｄ−ト制御回路２３
を経てブリンク（点滅）・リバース（反転）等の文字修
飾がなさ扛た後、シフトレジスタ２４ヘロードされる。
２より生成されるスライスアドレス（ＳＡ）が供給され
ており、ここでパターン変換された並列データはラッチ
２２へ一担保持され、ア）ＩＪ ｌｄ−ト制御回路２３
を経てブリンク（点滅）・リバース（反転）等の文字修
飾がなさ扛た後、シフトレジスタ２４ヘロードされる。
っ
他方、２５はグラフィク表示のために用いられるシフト
レジスタであり、ドツトパターンイメージで格納された
リフレッシュメモリ１５出力の所定単位のドットデータ
が、ここにロードされる。ここで並直列変換された後、
上記ソフ出力ジスタ２４出カと共にオアゲート２６に供
給され、ビデオインターフェース２７を介してＣＲＴ表
示器２８へビディオ信号として供給される。
レジスタであり、ドツトパターンイメージで格納された
リフレッシュメモリ１５出力の所定単位のドットデータ
が、ここにロードされる。ここで並直列変換された後、
上記ソフ出力ジスタ２４出カと共にオアゲート２６に供
給され、ビデオインターフェース２７を介してＣＲＴ表
示器２８へビディオ信号として供給される。
尚、２９はスレーブＣＲＴＣＪ ｓより ＩＪ ７ レ
ッ郊のために出力されるリフレッシュメモリアドレス（
ＨＭＡ、）をラッチするアドレスレジスタである。
ッ郊のために出力されるリフレッシュメモリアドレス（
ＨＭＡ、）をラッチするアドレスレジスタである。
第２図は第１図で示した同期回路工Ｊの実施例を示す回
路図である。
路図である。
図において、ｘｏｌはフリップフロップである。フリッ
プフロップ１０１のデータ入力端子にはマスタＣＲＴＣ
Ｊ２より垂直同期信号（Ｍ。
プフロップ１０１のデータ入力端子にはマスタＣＲＴＣ
Ｊ２より垂直同期信号（Ｍ。
ＶＳＹＮＣ）が供給されている。フリップフロップｘｏ
１のＱ出力はフリップフロップ１０２のデータ入力端子
に、１出力（Ｆ −ＶＳＹＮＣ）はナントゲート１０３
の一入力端子に接続される。上記フリップ７０ツブ１０
１，１０２のクロック端子にはタイミング制御回路１６
により生成される基本クロック（＄ ＤＯＴＣＬＫ ）
が共通に供給されている。上記フリップ７０ツブ１０１
、１０２はマスタＣＲＴＣＪ２から出力される垂直同
期信号（Ｍ、ＶＳＹＮＣ）の立下シにより微分波形を生
成し、信号Ｆ−Ｖ８ＹＮＣ２としてナントゲート１０３
の他方の入力端子に供給される。ナントゲートｌｏ３は
上記両入力の論理和条件をとって得られる出力（＄ＬＤ
）をカウンタ１０４のロード端子に供給する。
１のＱ出力はフリップフロップ１０２のデータ入力端子
に、１出力（Ｆ −ＶＳＹＮＣ）はナントゲート１０３
の一入力端子に接続される。上記フリップ７０ツブ１０
１，１０２のクロック端子にはタイミング制御回路１６
により生成される基本クロック（＄ ＤＯＴＣＬＫ ）
が共通に供給されている。上記フリップ７０ツブ１０１
、１０２はマスタＣＲＴＣＪ２から出力される垂直同
期信号（Ｍ、ＶＳＹＮＣ）の立下シにより微分波形を生
成し、信号Ｆ−Ｖ８ＹＮＣ２としてナントゲート１０３
の他方の入力端子に供給される。ナントゲートｌｏ３は
上記両入力の論理和条件をとって得られる出力（＄ＬＤ
）をカウンタ１０４のロード端子に供給する。
カウンタ１０４には、スイッチ１ ｏ ５ （Ｓ。
〜Ｓｔ）が接続さｎており、このスイッチノ０５の０Ｎ
１０ＦＦ状況に応じて計数値（遅延値）が設定される。
１０ＦＦ状況に応じて計数値（遅延値）が設定される。
核カウンタ１０４による計数出力（＄ ５ＴＣＬＫ ）
はフリップ７０ツブ１０６のクロック端子に供給さｎる
。フリップ７０ツブ１０６のデータ入力漏子にはマスタ
ＣＲＴＣＪ ２により垂直同期信号（Ｍ、ＶＳＹＮＣ）
が供給されており、ここでスレーブＣＲＴ１３へ供給す
る垂直同期信号（ＥＸ、 ＶＳＹＮＣ）が生成サレル。
はフリップ７０ツブ１０６のクロック端子に供給さｎる
。フリップ７０ツブ１０６のデータ入力漏子にはマスタ
ＣＲＴＣＪ ２により垂直同期信号（Ｍ、ＶＳＹＮＣ）
が供給されており、ここでスレーブＣＲＴ１３へ供給す
る垂直同期信号（ＥＸ、 ＶＳＹＮＣ）が生成サレル。
第３図は第２図に示した同期回路１０の動作タイミング
を示す図であり、図示した各信号は第２図のそれに該当
する。図中、ＤＥＬは遅延時間を示す。
を示す図であり、図示した各信号は第２図のそれに該当
する。図中、ＤＥＬは遅延時間を示す。
第４図はＣＲＴコントローラの動作タイミング金示す図
であり、（＆）はマスタＣＲＴＣＪ ２１ ｆｂｌはス
レーブＣＲＴ０７ ｇのそれぞれの動作タイミングを示
す。図では、マスク（スレーブ）トモ、上から順に表示
期間中であることを示す信号Ｍ（８１Ｖ、 Ｂ ＬＡＮ
Ｋ 、垂直同期信号Ｍ（８１，ＶＳＹＮＣ，表示期間中
であることを示す信号Ｍ（ＳＩＨ，ＢＬＡＮＫ。
であり、（＆）はマスタＣＲＴＣＪ ２１ ｆｂｌはス
レーブＣＲＴ０７ ｇのそれぞれの動作タイミングを示
す。図では、マスク（スレーブ）トモ、上から順に表示
期間中であることを示す信号Ｍ（８１Ｖ、 Ｂ ＬＡＮ
Ｋ 、垂直同期信号Ｍ（８１，ＶＳＹＮＣ，表示期間中
であることを示す信号Ｍ（ＳＩＨ，ＢＬＡＮＫ。
水平同期信号Ｍ（８１，Ｈ８ＹＮＣを示す。尚、ここで
は、マスタＣＲＴＣ７２はｌ水平有効画面を１０４キヤ
ラクタ（１キャラクタ；８ドツト）、スレーブＣＲＴＣ
１３は５２キヤラクタ（ｌキャラクタ；１６ドツト）と
して画面構成が設定されているものとする。
は、マスタＣＲＴＣ７２はｌ水平有効画面を１０４キヤ
ラクタ（１キャラクタ；８ドツト）、スレーブＣＲＴＣ
１３は５２キヤラクタ（ｌキャラクタ；１６ドツト）と
して画面構成が設定されているものとする。
第５図は本発明にて使用されるマイクロプロセッサの動
作を示すファームウェアフローチャートである。
作を示すファームウェアフローチャートである。
第６図ａ、ｂはそれぞれ、マスタＣＲＴＣ７２とスレー
ブＣＲＴＣ１３のアドレスの更新につき示した動作概念
図である。図中、数字はライン以下、第１図〜第６図を
使用して本発明の動作につき詳細に説明する。
ブＣＲＴＣ１３のアドレスの更新につき示した動作概念
図である。図中、数字はライン以下、第１図〜第６図を
使用して本発明の動作につき詳細に説明する。
まず、キャラクタディスプレイの表示原理から簡単に説
明する。マスクＣＲＴＣ１２はリフレッシュメモリ１４
から表示期間中にキャラクタコード全続出し、レジスタ
２０にセットする。
明する。マスクＣＲＴＣ１２はリフレッシュメモリ１４
から表示期間中にキャラクタコード全続出し、レジスタ
２０にセットする。
そしてキャラクタジェネレータ２．１１こ対し、スライ
スアドレス（ＳＡ）と共に与えることにより表示のため
のドツトパターンデータを得、それをラッチ２２にセッ
トする。次にアトリビュート制御回路２３でブリンク、
反転等の修飾制御を行ないこの内容をシフトレジスタ２
４にセラ）・する。
スアドレス（ＳＡ）と共に与えることにより表示のため
のドツトパターンデータを得、それをラッチ２２にセッ
トする。次にアトリビュート制御回路２３でブリンク、
反転等の修飾制御を行ないこの内容をシフトレジスタ２
４にセラ）・する。
ここでパラレルデータからシリアルデータに変換し、そ
のデータに関し、オアゲート２６、ビディオインターフ
ェース２７を介してＣＲＴ表示器２８へ供給し、所望と
するキャラクタデータが表示される。
のデータに関し、オアゲート２６、ビディオインターフ
ェース２７を介してＣＲＴ表示器２８へ供給し、所望と
するキャラクタデータが表示される。
次にグラフィックディスプレイの表示原理につき説明す
る。まず、マイクロプロセッサ１１、スレーブＣＲＴＣ
Ｚ ｊのコントロールの下、表示時間中Ｇこリフレッシ
ュメモリ（ブレーンメモリＺ５）から表示データ（フル
ドツト）を読出し、シフトレジスタ２５にセットする。
る。まず、マイクロプロセッサ１１、スレーブＣＲＴＣ
Ｚ ｊのコントロールの下、表示時間中Ｇこリフレッシ
ュメモリ（ブレーンメモリＺ５）から表示データ（フル
ドツト）を読出し、シフトレジスタ２５にセットする。
ここでパラレルドツトからシリアルドツトに変換され、
オアゲート２６によりシフトレジスタ２４の出力と論理
和条件がとられ（合成）、ビディオインターフェース２
７を介してＣＲＴ表示器２８に所望のグラフィックデー
タが表示さｎる。以上により、オアゲート２６、ビデイ
オインターフェース２７を介して、キャラクタデータと
グラフィックデータを重ね合せ表示することができる。
オアゲート２６によりシフトレジスタ２４の出力と論理
和条件がとられ（合成）、ビディオインターフェース２
７を介してＣＲＴ表示器２８に所望のグラフィックデー
タが表示さｎる。以上により、オアゲート２６、ビデイ
オインターフェース２７を介して、キャラクタデータと
グラフィックデータを重ね合せ表示することができる。
概略重ね合せ動作は上述の通９であるが、ここで注目す
べきことがある。それは、マスタＣＲＴＣＺ、？がキャ
ラクタディスプレイ専用に用いられ、１文字を構成する
横幅が８ドツトで構成されであるのに対し、スレーブＣ
ＲＴｃ１．？は横１６ドツトで動作することである。マ
スクＣＲＴＣＩ ２は第４図（ａｔに示したタイミング
で動作している。この様な動作をさせるため（ＨＦＰ；
１ｃ 、Ｈ３；１４ｃ）等のパラメータをマスクＣＲＴ
Ｃ１２にセットしている。そして、スレーブＣＲＴＣ１
３ではマスクＣＲＴＣＺ ２と同じ表示位置及び同じ同
波数で動作する様なパラメータをセットしなければなら
ない。
べきことがある。それは、マスタＣＲＴＣＺ、？がキャ
ラクタディスプレイ専用に用いられ、１文字を構成する
横幅が８ドツトで構成されであるのに対し、スレーブＣ
ＲＴｃ１．？は横１６ドツトで動作することである。マ
スクＣＲＴＣＩ ２は第４図（ａｔに示したタイミング
で動作している。この様な動作をさせるため（ＨＦＰ；
１ｃ 、Ｈ３；１４ｃ）等のパラメータをマスクＣＲＴ
Ｃ１２にセットしている。そして、スレーブＣＲＴＣ１
３ではマスクＣＲＴＣＺ ２と同じ表示位置及び同じ同
波数で動作する様なパラメータをセットしなければなら
ない。
第４図において、０で示した値がそのパラメータの一実
施例である。
施例である。
以下、第２図に示した同期回路１０を用いて詳細に説明
する。スレーブＣＲＴＣＩ ３はマスタＣＲＴＣＺ２よ
り出力されるＭ、ＶＳＹＮＣ信号の立下りで内部回路を
リセットしてから動作を開始するように構成される。
する。スレーブＣＲＴＣＩ ３はマスタＣＲＴＣＺ２よ
り出力されるＭ、ＶＳＹＮＣ信号の立下りで内部回路を
リセットしてから動作を開始するように構成される。
即ち、第３図に同期回路１０の動作タイミングを示す様
に、Ｍ、 ＶＳＹＮＣの立下りから＄ＬＤ信号を作り、
表示位置を合わせるため、スイッチ１０５で示す値の補
数だけ遅延させ、この遅延された信号をスレーブＣＲＴ
Ｃ１３の外部同期端子（ＥＸ、 ＶＳＹＮＣ）に送る様
にしている。
に、Ｍ、 ＶＳＹＮＣの立下りから＄ＬＤ信号を作り、
表示位置を合わせるため、スイッチ１０５で示す値の補
数だけ遅延させ、この遅延された信号をスレーブＣＲＴ
Ｃ１３の外部同期端子（ＥＸ、 ＶＳＹＮＣ）に送る様
にしている。
第４図（ａｌで、ＶＦＰ；１．”／Ｓ；３．ＶＢＰ；２
５に対し、（ｂｌでＶＦＰ；２．ＶＳ；３．ＶＢＰ；２
４に設定しであるのは、マスタＣＲＴＣＪ ２よりスレ
ーブＣＲＴＣＪ ３が１ラインだけ早くリフレッシュメ
モリ１５をアクセスし、同期回路１０でＭ−ＶＳＹＮＣ
より１ライン分だけ遅らせて同期をかけているためであ
る。
５に対し、（ｂｌでＶＦＰ；２．ＶＳ；３．ＶＢＰ；２
４に設定しであるのは、マスタＣＲＴＣＪ ２よりスレ
ーブＣＲＴＣＪ ３が１ラインだけ早くリフレッシュメ
モリ１５をアクセスし、同期回路１０でＭ−ＶＳＹＮＣ
より１ライン分だけ遅らせて同期をかけているためであ
る。
第６図ａ、ｂにそれぞれマスクＣＲＴＣ１２、スレーブ
ＣＲＴＣ１３ｆインタレースモードで動作させたときの
アドレスの進み方が示さルでいる。図示した例１こよれ
ば□、第１フイールドと第２フイールドが逆になってい
る場合でも後述するファームウェアの内容とスイッチ１
０５の値を調整することにより、スレーブＣＲＴＣｚ
ｓの第１フレームと第２フレームを反転させ同一位置に
表示させることができる。
ＣＲＴＣ１３ｆインタレースモードで動作させたときの
アドレスの進み方が示さルでいる。図示した例１こよれ
ば□、第１フイールドと第２フイールドが逆になってい
る場合でも後述するファームウェアの内容とスイッチ１
０５の値を調整することにより、スレーブＣＲＴＣｚ
ｓの第１フレームと第２フレームを反転させ同一位置に
表示させることができる。
最後に、？ ス４ＣＲＴＣＩ ２と’ＸＬ／−ブＣＲＴ
Ｃ１３をインタレースモードで使用するときの同期のと
り方について第５図に示したファームウェアフローチャ
ートを参照しながら説明を行う。
Ｃ１３をインタレースモードで使用するときの同期のと
り方について第５図に示したファームウェアフローチャ
ートを参照しながら説明を行う。
まず、マスタＣＲＴＣＩ ２にパラメータをセットして
初期化を行う。次にスレーブＣＲＴＣＩ ３にパラメー
タをセットして初期化を行う。そしてマスタＣＲＴＣＺ
２を動作させ、第１フレームのＭ−ＶＳＹＮＣ信号テ
スレーブＣＲＴＣ１ｊに同期をかけ、同期がとれたこと
を検出してからスレーブＣＲＴ（ｊ ３をスタートさせ
る。
初期化を行う。次にスレーブＣＲＴＣＩ ３にパラメー
タをセットして初期化を行う。そしてマスタＣＲＴＣＺ
２を動作させ、第１フレームのＭ−ＶＳＹＮＣ信号テ
スレーブＣＲＴＣ１ｊに同期をかけ、同期がとれたこと
を検出してからスレーブＣＲＴ（ｊ ３をスタートさせ
る。
ここで、マスクＣＲＴＣ７２の第１フレームとスレーブ
ＣＲＴＣＪ ３の第１フレームが第６図（ａ）。
ＣＲＴＣＪ ３の第１フレームが第６図（ａ）。
（ｂｌに示す様に逆になっているので、マスクＣＲＴＣ
１２の第１フレームとスレーブｃｌＲ’ｒｃｚ３の第２
フレームが重なるまでＷＡ Ｉ Ｔ （待ち状態）させ
、その後、スレーブＣＲＴＣ１３ｔ−スタートさせる。
１２の第１フレームとスレーブｃｌＲ’ｒｃｚ３の第２
フレームが重なるまでＷＡ Ｉ Ｔ （待ち状態）させ
、その後、スレーブＣＲＴＣ１３ｔ−スタートさせる。
以上の如く、第１フレームと第２フレームが逆になって
いる［ｒｊＣＲＴコントローラをファームウェアとハー
ドウェアの協動により同期をとることができ、このこと
により同じ表示位置に表示することができる。
いる［ｒｊＣＲＴコントローラをファームウェアとハー
ドウェアの協動により同期をとることができ、このこと
により同じ表示位置に表示することができる。
〔発明の効果］
以上説明の如く本発明によれば仕様の異なる２つのＣＲ
Ｔコントローラを同期させ重ね合せ表示を行うことがで
き、インタレースモードで第１フレームと第２フレーム
が逆になるようなＣＲＴコントローラの同期をとること
ができる。
Ｔコントローラを同期させ重ね合せ表示を行うことがで
き、インタレースモードで第１フレームと第２フレーム
が逆になるようなＣＲＴコントローラの同期をとること
ができる。
尚、このとき、一方の性能を犠牲にすることなく実現で
きるため種々のＣＲＴコントローラの組合せによる重ね
合せ表示が実現出来、融通性、拡張性に富んだディスプ
レイシステムを提供できる。
きるため種々のＣＲＴコントローラの組合せによる重ね
合せ表示が実現出来、融通性、拡張性に富んだディスプ
レイシステムを提供できる。
第１図は不発明が実現される子イスプレイ制御装置の内
部構成を示すブロック図、第２図は第１図に３ける同期
回路の実症例を示す回路図、第３図は第２図に示した同
期回路の動作タイミングを示す回路図、第４図（ａｌ
ｏ （ｂｌはマスタＣＲＴＣスレーブＣＲＴＣのそれぞ
れの動作タイミングを示す図、第５図は本発明にて使用
されるマイクロプロセッサの動作を示すファームウェア
フローチャート、第６図（ａｔ 、 ｆｂｌはそれぞれ
マスクＣＲＴＣとスレーブＣＲＴＣのアドレス更新につ
き示した動作概念図である。 、１０−・・・同期回路、１１・・・マイクロプロセッ
サ、１２．１３・・・ＣＲＴコントローラ、１４．１５
・・・リフレッシュメモリ、Ｉ６・・・タイミング制御
回路、７０１．１０２，１０６・・・フリップフロップ
、１０３・・・ナントゲート、１０４・・・カウンタ、
１０５・・・スイッチ。
部構成を示すブロック図、第２図は第１図に３ける同期
回路の実症例を示す回路図、第３図は第２図に示した同
期回路の動作タイミングを示す回路図、第４図（ａｌ
ｏ （ｂｌはマスタＣＲＴＣスレーブＣＲＴＣのそれぞ
れの動作タイミングを示す図、第５図は本発明にて使用
されるマイクロプロセッサの動作を示すファームウェア
フローチャート、第６図（ａｔ 、 ｆｂｌはそれぞれ
マスクＣＲＴＣとスレーブＣＲＴＣのアドレス更新につ
き示した動作概念図である。 、１０−・・・同期回路、１１・・・マイクロプロセッ
サ、１２．１３・・・ＣＲＴコントローラ、１４．１５
・・・リフレッシュメモリ、Ｉ６・・・タイミング制御
回路、７０１．１０２，１０６・・・フリップフロップ
、１０３・・・ナントゲート、１０４・・・カウンタ、
１０５・・・スイッチ。
Claims (1)
- プロセッサーこよりコントロールされ、仕様の異なるＣ
ＲＴコントローラを同期させることによシそれぞれで持
つリフレッシュメモリに格納された内容の重ね合せ表示
を行うディスプレイ制御装置であって、マスクとなるＣ
ＲＴコントローラより出力される垂直同期信号を遅延値
が設定されるスイッチの内容に基すき遅延させ、スレー
ブとなるＣＲＴコントローラへ垂直同期信号として供給
する同期回路を持ち、上記ブロセツテは両ＣＲＴコント
ローラｌこ対しパラメータを設定して初期化を行い、マ
スクとなるＣＲＴコントローラをスタートさせることで
上記同期回路に基ずき、スレーブとなるＣＲＴコントロ
ーラに同期をかけ、マスクとなるＣＲＴコントローラの
第１フレームとスレーブとなるＣＲＴコントローラの第
１フレームが重なるまでＷＡＩＴ（待ち）させ、スレー
ブとなるＣＲＴコントローラをスタートさせることを特
徴とする重ね合せ表示方式〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092863A JPS58208845A (ja) | 1982-05-31 | 1982-05-31 | 重ね合せ表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092863A JPS58208845A (ja) | 1982-05-31 | 1982-05-31 | 重ね合せ表示方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208845A true JPS58208845A (ja) | 1983-12-05 |
| JPH0373897B2 JPH0373897B2 (ja) | 1991-11-25 |
Family
ID=14066260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092863A Granted JPS58208845A (ja) | 1982-05-31 | 1982-05-31 | 重ね合せ表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208845A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60135985A (ja) * | 1983-12-26 | 1985-07-19 | 株式会社日立製作所 | 表示制御装置 |
| USRE33922E (en) * | 1984-10-05 | 1992-05-12 | Hitachi, Ltd. | Memory circuit for graphic images |
| US5175838A (en) * | 1984-10-05 | 1992-12-29 | Hitachi, Ltd. | Memory circuit formed on integrated circuit device and having programmable function |
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| US5424981A (en) * | 1984-10-05 | 1995-06-13 | Hitachi, Ltd. | Memory device |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5592649A (en) * | 1984-10-05 | 1997-01-07 | Hitachi, Ltd. | RAM control method and apparatus for presetting RAM access modes |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582362A (en) * | 1978-12-18 | 1980-06-21 | Hitachi Ltd | Operation processing unit |
-
1982
- 1982-05-31 JP JP57092863A patent/JPS58208845A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582362A (en) * | 1978-12-18 | 1980-06-21 | Hitachi Ltd | Operation processing unit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5838337A (en) * | 1984-10-05 | 1998-11-17 | Hitachi, Ltd. | Graphic system including a plurality of one chip semiconductor integrated circuit devices for displaying pixel data on a graphic display |
| US6359812B2 (en) | 1984-10-05 | 2002-03-19 | Hitachi, Ltd. | Memory device |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
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| JPH06161414A (ja) * | 1993-06-14 | 1994-06-07 | Hitachi Ltd | 表示制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373897B2 (ja) | 1991-11-25 |
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