CN85107929A

CN85107929A - 存贮器电路

Info

Publication number: CN85107929A
Application number: CN85107929.6A
Authority: CN
Inventors: 木村光一; 小仓敏彦; 青津広明; 池上充; 桑原祯司
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-05
Filing date: 1985-09-30
Publication date: 1986-06-10
Also published as: KR860003551A; KR910000365B1; US4868781A; CN1006586B; US5592649A

Abstract

一个在其所具有的存贮器元件上可任意进行数据的读出、写入和存贮运算的存贮器电路，存贮器元件具有双值/算术运算功能。在存贮周期中进行的读出/修改/写入状态下和在其中有来自存贮器元件的数据及来自外部器件的数据存在的间隔中，对外部数据和存贮器元件中的数据进行某种运算，并在写入周期将运算结果存入，从而实现一件高速操作。

Description

本发明是关于存贮器、特别是关于一种适合于高速图象处理所使用的图形存贮的存贮器电路。

现有技术可以参照在图1和图2中作为一个示例描述的图形处理过程来介绍。例如，图1中的***包括：一个与阴极射线管（CRT）屏幕具有点对点对应关系的图形存贮区M1，一个贮存被组合的图形数据的存贮区M2及一个用于将图形区M1中的数据与存贮区M2中的数据进行组合的修改区段FC。在图2中，处理流程图包括用于从图形区M1读取数据的处理步骤S2，用于从存贮区M2读取数据的处理步骤S2，用于组合从图形区M1读出的数据和从存贮区读出的数据的处理步骤S3及用于将步骤S3生成的组合数据写入图形存贮区M1的处理步骤S4。

在该图形处理例中，图2中的处理步骤S3仅仅执引一个逻辑“或”（OR）操作，把图形区M1的数据与存贮区M2的数据组合起来。

另一方面，有待于进行图形处理的图形该园形区M1在通常情况下必须具有大的存贮容量，其容量范围一般在100K字节（kbyte）到数百万字节（Mbyte）。因此，在如图2所示的串行图形处理中，即使按每次一个字节进行处理，所需完成的迭代处理量也在10⁶的数量极或更大。

同样参照图2和图3，描述一种在处理过程中存贮区M1和M2用来存贮如象彩色数据的多值数据的图形处理过程，为此要用多个位元（bit）来代表一个像素。

现参照图3，图形处理结构包括存贮原始多值图形数据的M1和被组合后的多值图形数据的存贮区M2。

对于图3所示的多值图形数据处理来说，通常采用加法运算作为生成组合图形数据的操作。其结果是重叠部分的数据量变得更大，因此显示出如交叉阴影线所表示的深色图象。在这种情况下，现在参照图3，一种图形处理结构包括一个存贮原始多值图形数据的存贮区M1和一个被组合的多值图形数据的存贮区M2。此显示出交叉阴影线表示的深色图象。在这种情况下，该存贮区必须具有大的存贮容量。如图2所示从步骤S1到步骤S4的迭代处理的数量变为10⁶的数量级或更大。由于大量的迭代计算，图形数据处理时间中的大部分被处理图2中的循环所用的处理时间占用。因此，在图形数据处理过程中，用于存贮器存取的时间大于数据处理所占用的时间。在图2的步骤S1-S4中，S1，S2和S4三个步骤与存贮器存取有关。如上所述，在这样一个作为图形处理的，其中要对大容量存贮器进行存取的处理中，即使改进操作速度，存贮器存取时间也会成为处理过程的梗塞，它限制了处理速度，也不允许改善图形数据处理***的有效处理速度。

在现有的技术实例中，有下列缺点：

（1）如图2中流程图所示的图形处理中，处理过程的主要部分被总线对存贮器进行读/写操作的步骤S1，S2和S3所占用，因此，提高了总线利用率，总线承担较重的负载。

（2）例如由于诸如对CRT显示操作和对存贮器存取的未用存贮区总线控制，使总线具有低的传送速度或者内务操作较多，所以使图形处理时间进一步增加。

（3）此外，虽然图2中流程图只包括四个固定的处理步骤，如前所述必须处理非常大量的数据。这就是说，消耗实际处理时间的动态处理步骤量变为非常大，并因此需要相当长的处理时间。

因此希望实现一种使用较少的处理步骤的图形处理。

一种执行上述处理过程的存贮器电路可在未经审查的日本专利公报NO.55-129387中找到。

本发明的目的是为了提供一种存贮图形数据的方法和利用这个方法能够对图形数据高速的执行二元运算和算术运算的电路。

本发明的另一个目的是为了提供一种存贮器电路，它能在一个写周期中执行读、修改和写操作，使得图形处理的软件部分中动态步骤的数目大大减少。

本发明的进一步目的是提供一种存贮器电路，当图形重叠时，该电路能够对要受其影响处理容易地执行一种优先处理。

按照本发明，提供一种存贮器，它具有如下三项可实现对生成/组合图形数据进行高速处理的功能。

（1）将外部数据写入存贮器元件的功能。

（2）对事先存入存贮器元件的数据和外部数据进行逻辑操作并将其结果数据写入该存贮器元件的功能。

（3）对事先存入存贮器元件的数据和外部数据进行算术运算并将其结果数据写入存贮器元件的功能。

以下列几点为重点的具有这些功能和实现部分操作的一种存贮器电路业已完成。

在许多非上述的产生组合多值图形数据操作处理的处理中，需要使用两个操作数作为一个操作的二元逻辑运算。即在多数情况下操作格式如下。

D←DOPS：其中OP代表运算符。在另一方面，如下所示的多项操作和多操作数的操作不常使用。

D←S，OP S₂OP……OPSn

当对中央处理单元（CPV）中的数据和存贮器元件中的数据进行二元和两个操作数操作时，如果运算结果存入CPV的寄存器（在D为寄存器和S是存贮器元件的单元的情况），为存贮器元件只需被存取一次。反之，如果D代表存贮器元件单元和S代表寄存器，存贮器元件单元必须被存取两次。大多数含有多值图形数据处理的数据处理的情况下，数据项的数目大于CPV中寄存器的数目：因此常使用D存贮元件单元的后一种操作：此外，在许多情况下，把两个操作数中的一个操作数存入一个存贮器元件单元。虽然为读数据S的存取操作是必不可少的，但对于读或写操作来说要对D进行两次存取，这就是，对于一个操作要对同一存贮器元件单元存取两次。

为避免这一缺点，应用了在对一个动态随机访问存贮器（DRAM）的存取操作中所采用读、修改、写的方法，以便经存贮器电路提供操作电路，因此，借助在一次操作中对同一存贮器元件单元只存取一次，就可以在存贮器电路中实现读操作和逻辑操作，修改图形数据采用这样一种方式，该方式不需要对将存入CPV的图形数据进行读操作。同时减轻了占用总线的负载。

根据本发明提供一种以含有一个控制电路为特点的，能够任意进行读，写和存贮操作的存贮器元件单元。该控制电路可以工作，在常规写入状态，逻辑操作状态和算术运算状态，该常规写状态用于根据外部器件提供的第一数据和在数据存贮器元件单元中的第二数据将该外部器作提供的第一数据存入该数据存贮器元件单元。该逻辑操作状态用于将第一和第二数据进行一个逻辑操作所得到的结果存入存贮器元件单元;该算术运算状态用于将第一和第二数据进行算术运算所得的结果数据存入存贮器元件单元。

图1是说明在图形数据处理***中产生组合图形图象的操作的示意图。

图2是现有技术中产生组合图形数据处理过程的流程图。

图3是说明多值图形数据处理过程的示意方框图。

图4是说明存贮器常规操作的定时波形图。

图5是具有逻辑功能的存贮器的说明图。

图6是说明图5的存贮器操作状态的图表。

图7是实现逻辑功能的示意电路图。

图8和图9是详细表示真值的图表。

图10是说明具有逻辑功能存贮器的结构的方框图。

图11是使用图10中存贮器产生组合图形数据的处理过程的流程图。

图12是使用“异”〔EOR〕逻辑功能产生组合图形数据的处理过程的说明图。

图13和图14是说明根据本发明产生组合图形数据的处理过程的示意图。

图15是本发明实施例的说明图。

图16是详细的说明本发明的操作逻辑的图表。

图17是本发明实施例的主要电路图。

图18是说明应用于彩色数据处理的实施例的电路方框图。

图19是说明本发明实施例的存贮器电路的方框图。

图20是说明控制电路的操作状态的图表。

图21是说明一个控制电路结构实例的示意图。

图22说明4位（4-bit）操作的存贮器结构的实例的电路方框图。

图23a至23c是说明实施方案的应用实例的电路图。

图24是说明删除多值图形数据处理过程的示意图。

参照各附图，下面各段落详细说明本发明的各实施例。

图4是动态随机存取存贮器DRAM的定时波形图。首先，结合图4详细说明存贮器的存取操作。在这个定时波形图中，ADR是外部设备所提供的地址信号，WR表示写入请求信号。例如这两个信号（ADR和WR）是从一个微处理器输入的。此外，RAS为行地选通信号，CAS为列地址选通信号，A指示一个以分时方式产生的代表列或行地址的地址信号，WE表示写入允许信号，Z是由外部设备（微处理器）提供的一个数据项。例如，除Z信号之外，其余信号均为由动态随机存取存贮器DRAM的控制器产生的控制信号。则图4以略图表示的存贮器存取可概述如下：

（ⅰ）如图4所示，由于写入允许信号WE的控制在读/写周期中存贮器的存取通常是以读周期（Ⅰ）开始，而以写周期（Ⅲ）结束。

（ⅱ）在读周期（Ⅰ）和写周期（Ⅲ）之间还有一个间隔（Ⅱ），在间隔中读出数据D O和外部数据（要被写入的）同时存在。

（ⅲ）这个间隔（Ⅱ）被称为操作允许间隔。

如上所述，在间隔（Ⅱ）中存入数据DO和外部写数据Z同时存在。因此，利用具有运算功能的存贮器电路，在存贮周期的这个间隔中的对存入数据DO和外部数据Z可进行某种操作，由此可将运算结果写入存贮器电路。

图5是说明本发明实施例的方框图，图6是图5中实施例的工作原理的说明图，图7是实现图6的工作原理的电路示例，图8是详细说明图7所示电路工作的图表。

图5的电路结构包括：控制逻辑电路1，存贮器元件单元2，动态随机存取存贮器（DRAM）控制器3，外部数据X和y，写入到存贮器元件单元2的数据Z，从存贮器元件单元2读出的数据DO，信号A，CAS，RAS，ADS，和WR均与图4中所述的相同，图4中的外部信号Z被图5中通过控制电路1送到存贮器元件单元的写入数据Z所取代。

根据图5所示本发明的目的，控制电路1利用外部数据信号X和Y以及写在存贮器元件单元2的修改过的读出数据控制读出数据DO。图6是说明所控制操作的图表。在图表中，状态Ⅰ用于设置外部数据为写入数据Z，而状态Ⅱ用于设置读出数据DO作为写入数据Z。如图6所示，是用外部数据信号X和Y，即外部控制来控制两个状态，即存贮器元件单元2的读出数据替换或写入（状态Ⅱ），或外部数据Y被写入（状态Ⅰ）。对于这两个状态的控制，（ⅰ）状态Ⅰ或Ⅱ由外部数据X所确定，（ⅱ）利用一个外部数据来确定读出数据DO反相或不反相的调整规范。

在结合图4所述的间隔（Ⅱ）中，控制状态和调整状态都受到影响。

图7所表示的是实现上述操作的具体电路示例。

控制电路包括“与”（AND）门10和“异”，（EOR）门11，并按照图8所示的真值表进行工作，真值表说明了两个外部数据信号X和Y，存贮数据DO及控制电路1的输出Z之间的关系。

由图8中可看出，控制电路1主要工作在取决于外部数据X的以下两种操作状态。

（ⅰ）当外部数据X为“O”时，控制电路工作在操作状态Ⅰ，将外部数据Y作为写入数据Z处理。

（ⅱ）当外部数据X为“1”时，控制电路工作在操作状态Ⅱ，将根据外部数据Y修改读出数据DO后所获得的数据作为写入数据Z。

正如已在图4中所表示的那样，以上操作是在一个存贮周期内完成的。

因而，对本发明的原理可描述如下：

（ⅰ）如结合图5所描述的，将来自存贮器元件单元的输出DO作为一个输入信号反馈到控制电路;和

（ⅱ）如图5所示，用输入数据信号X和Y（由来自CPV的写入信号所产生），来控制写入存贮器元件单元2的写入数据。

在两种操作状态（ⅰ）和（ⅱ）的这些操作要在一个存贮周期内完成，即利用包括（ⅰ）来自存贮单元的反馈数据（ⅱ）从一个外部设备输入的数据，和（ⅲ）来自一个外部设备的控制数据（一部分外部输入数据也用作控制数据）的三个数据项，在一个存贮周期内，用一个外部输入数据对在存贮器件中的一个数据项进行修改（即在两个数据项间进行操作）。这些操作意味着，使用写操作，一个外部设备（例如，图形处理***，目前可使用的CPV或类似设备）只能执行逻辑运算。

另一方面，图7所示电路的运算表示如下：

Z＝ X·DO·Y+X·DO· Y＝ DO·Y+ X·Y+X·DO· Y

＝（ X+X）· DO·Y+ X·Y+X·DO· Y＝ X·Y+X·（Y

+DO）……（1）

恰当的使用信号“O”信号“1”，从微处理器馈入的总线数据Di，以及反相数据 Di的适用值，可替换外部可控数据项X和Y，因此如图9所示取双值逻辑操作的运算结果，可以得到。图10是结合图9的双值运算和图5的处理***所实现的电路图。图10所示***包括四端输入选择器SEL和SEL1，到选择器SEL的输入选择信号SO和SL，到选择器SEL1的输入选择信号是S2和S3，和一个反相器INV。

现在参照图1和图9至11，具体的叙述逻辑运算的运算实例。

如图9所示，输入选择信号SO和SL作为选择器SELO的选择信号确定数据力的值。同样输入选择信号S2和S3作为SEL1的选择信号确定数据Y的值。数据项X和Y可被设置的值包括信号“O”信号“1”，和如前所述的总线数据Di和其反相数据 Di。选择器SELO和SEL1均可根据图10所示的输入选择信号SO至S3选择这四个信号值其中任意一个。图9的图表说明了输入选择信号SO到S3与选择器SELφ和SEL1输出的数据项X和Y之间的关系，同样也说明了输入选择信号SO到S3与控制电路1输出的写入数据Z之间的关系。如图1所示的图形处理过程中（“或”操作：情况1），例如，当输入选择信号被分别设置为：SO，S1＝（11）和S2，S3＝（10）时，数据项X和Y被选择为 Di和Di。取代控制电路1的运算的表示式（1）中X和Y的值，即，“或”（OR）操作执行Z＝Di+ DiDO＝Di·（1+DO）+ DiDO＝Di+（Di+ Di）DO＝Di+DO。

因此，根据本发明的目的，图1的图形处理可按照如图11所实现。在图11中的在第一个步骤（功能说明）中确定输入选择信号SO和S1，之后将被结合的图形数据项从存贮Fe M2读出，并只使用写入操作就可将所获得的数据项存入图形区。

根据图9的描述，变换SO到S3的值可产生不同的逻辑功能。因此，如图12所示使用可任意移动的指示光标进行画图操作可容易的/完成，如图12所示，尽管指示光标M2与图形区（M1）中图形图象相重叠，光标也一定会被显示，因此，必须有“异”（EOR）运算功能。在上述光标显示中，当输入选择信号设置SO，S1＝（10）和S2，S3＝（01）时，如图11描述的处理过程可以用如前述的产生组合图形数据的方式完成。图9的图表所列出的各种逻辑功能可容易的实现。此外，存贮器元件单元2中的读出，修改，写入操作在写入操作中就可以实现。

使用图10的电路结构，图9所示双值逻辑运算可用于对来自微处理器的数据Di与来自存贮器元件单元2的读出数据DO进行修改操作。顺便指出，输入选择信号也用于确定双值逻辑运算。

根据上述实例，由图11的流程图所表示的可自代现有技术中产生组合图形图象的处理过程。

上述本发明的实施例包括如图10所示的三个功能部分，即一个包括存贮器单元2的存贮器部分，一个含有控制电路1的控制部分，和一个包括选择器SELφ和SEL1选择器部分。而且，控制和选择器部分的结合所实现的功能等于结合图9所叙述的双值逻辑运算功能。虽然通过使用其它手段也可以容易的实现这个功能，但上述实施例为更可取的简化电路结构。

另一方面，也需要对在处理过程中如图13和图14中所示的图形图象和类似的图象的重叠现象进行图形处理。在前一种情况，在存贮区M2中的图形图象重叠于在图形图象区M1中的图形图象之上，在显示时，如图13所表示的那样，第二种情况，如图14所示，在图形图象区M1中的图形图象重叠于在存贮区M2中的图形图象之上。

确定图13和图14所示的图形数据的优先权的优先处理过程不能只由上述的逻辑功能（即由图10中逻辑运算功能（Fe）部分所完成的功能）所实现。

然而，使用本发明实施例中存贮器电路可以容易的实现这一功能，即只需简单的将逻辑和选择电路加到图形处理***中。实现这种功能的实施例将参照图15至17叙述如下。图15中FC部分相当于控制电路和选择器SELφ和SEL1的组合。在实施例中，例如逻辑运算功能（FC）部分工作在传递（PASS）状态，其选择器SEL①和SEL1的输入选择信号SO到S3被设置为（0，0，1，0）。

图15的电路方框图包括一个优先权控制部分4，一个双输入选择器SEL2，一个优先权确定信号P，一个到选择器SEL2的输入选择信号S4，一个来自存贮区M2的图形数据信号Di，一个图形图象区M1，一个来自选择器SEL2的选择信号Di，一个来自图形图象区M1的图形数据信号 DO（相当于图10中所示的来自存贮器元件2的读出数据信号），及一个自FC部分输出的输出信号Z（相当于图4中控制电路1的输出信号）。为了便于说明，如图15所示图形区置为逻辑值“1”，背景部分为逻辑值“0”。在这个处理过程中，优先权控制部分4和选择器SEL2根据图16的真值表的内容工作。输入选择信号S4与到逻辑运算功能（FC）部分的输入数据Di的关系由图16表示，其中信号S4由优先权确定信号P，区M2中的数据Di，来自区M1的数据DO的某种组合所确定，并且输入数据Di由信号S4设置。

换句话说，图16的真值表确定运算如下。假定，被用于做背景的图形区是M1。如果区域M1和M2中的数据项Do和Di分别置为有效数据（“1”），则优先权确定信号P用于确定背景区M1的数据DO在前（P＝1）还是区域M2的数据Di在前（P＝0）。

这就是说，如图17所示，如果能希望存贮区M2中的图形图象显示在图形区M1的图形图象Z之前，那么优先权确定信号是部置为“0”。如果图形数据项Di和DO如图17所示在图形区（“1”），则存贮区M2的数据由选择器SEL2优先选择。如果优先权确定信号P置为“1”，如图14所示，则根据图16的真值表将同样地执行图形处理。

在图16中，如果两个图形区（“1”）重叠，则根据优先权确定信号P选择图形区M1或存贮区M2的图形范围，并且选择图形区M1的数据做为不存在图形范围的区域的背景。

图17是图15中描绘的优先权控制部分4的具体的电路图。在电路图中，标号40和41分别表示三输入端“与非”（NAND）电路和两输入端“与非”电路。

为了把优先权判定原理应用到彩色数据，在彩色数据中每个象素包括多个位元电路必须按照图18所示作出改进。

图18的电路包括用于确定图形区M1的图形范围（COL3）的比较和确定部分5和用于确定存贮区M1的图形范围（COL1）的比较和确定部分6。如上所述，图18所构成的优先权确定电路是为了对包含多个位元的象素的代码信息进行处理。这与处理如图15所示的用来对一个象素只含有一个位元的信息进行处理的电路不同在于，在图18中，因为图形数据是由代码信息表示，所以使用该代码信息（COL①到COL3）来完成对各有效数据项间的优先权确定。

因此，在彩色数据的情况，应用比较代码信息确定优先权的比较和确定部分便可以容易的处理重叠的图形图象。

前面段落已叙述了应用于具有运算功能的存贮器电路的实施例的优先权确定电路，这个实施例也可应用于简单的存贮器电路或具有集成的移位寄存器和串行输出的存贮器电路。

按照上述实施例，可提供如下的效果。

（1）当进行如图1所示的处理过程时，可应用如图11所示的处理过程流程图，因此存贮周期缩短。

（2）只在写入周期期间就可执行包括读出操作，修改操作和写入操作的三种处理过程，这样就能增加处理速度。

（3）如图16至18所示，当图形图象相互重叠时，要进行的优先权处理过程可用多个简单的逻辑门来实现。

（4）由外部附加用于确定图形范围的比较和确定电路，同样可实现彩色数据的图形处理（代码数据包括在两个最低位上）。

（5）按照本发明所实现的存贮器电路所必须的电路结构的尺寸与存贮器元件组的存贮器电路相比是非常小的，这对于加工制造在同一存贮芯片上的大规模集成电路具有极大的优越性。

下面，将叙述另一个实施例，在实施例中执行对产生代表图3中多值数据的组合图形数据的处理过程。

图19是应用于处理多值数据情况的存贮器电路的电路方框图。这个电路在控制电路1′的结构上与图5的存贮器电路不同。

选用图19的电路结构是因为从多值数据产生组合图形数据的处理过程中算术运算是必不可少的，而不是简单的逻辑运算。然而，如图19中所示，基本运算仍与图5中所描绘的相同。

在下面的段落中，虽然只叙述了算术运算，电路结构仍包括与逻辑运算有关的部分，这是因为对多值图形数据的处理过程同样使用逻辑运算。图19的电路配置包括一个控制电路1，一个存贮器元件2，一个动态随机存取存贮器（DRAM）控制器3，外部控制信号CNT和Cr，外部设备提供的数据Y，写存贮器元件2的写入数据Z。来自存贮器元件2的读出数据DO，以及与图5中所示的相同的信号A，WE、CAS、RAS和WR。

图19所示的实施例中，根据外部控制信号CNT和Cr，控制电路1′对读数据DO和外部数据Y进行运算;运算结果即写入信号Z被写入存贮器元件2。图20是说明控制电路1′的控制运算状态的图表。当外部控制信号CNT和Cr置为φ时，控制电路1′以将外部数据Y作为控制信号来确定是否在读出数据DO输出前将其反相的方式操作;当信号CNT和Cr分别置为O和1时，控制电路1′以将外部信号Y不作任何变化输出的方式操作;当两信号均置1时，则控制电路1′将读出数据DO，外部数据Y，外部控制信号Cr的算术相加的方式操作。

图21是实现控制运算状态电路的实际电路图。在此电路配置中，使用“异”或“非”（ENOR）门G1和G2实现算术运算，条件是外部控制信号CNT和Cr为O和1，这两个信号分别被门G6到G8检测，并且使用由门G3到G5构成的选择器从“异”或“非”门或外部数据Y中选择输出。此电路结构还包括用于输出为减小进位传输延迟而提供的先行进位功能有关的生成信号的“与非”（NAND）门G6，和用于产生同样与先行进位功能有关的延迟信息的“与”门G10。控制电路1′的输出信号Z，P和G的逻辑表达方式在图21中给出，如果外部控制信CNT为φ，其中先引进位信号P和G分别置为固定值（ P＝0， G＝1）

图22是使用本实施例的四个存贮器电路的四位运算存贮器的电路结构。为了简化说明，只将主要与算术运算状态有关的部分绘在图22中。电路图包括如图19所示的存贮器电路11到14，门G11到G28构成完成进位操作的先引进位电路，寄存器F用于存贮由于算术运算产生一个进位的结果。存贮器电路11和14分别与最低有效位和最高有效位有关。

寄存器F与其内容设置为①或1的外部电路相连接，为了简化电路配置而设有表示在电路结构中。进位结果的逻辑表达式，即门G29的输出如下：

G4+G3·P4+G2·P3·P4+G1·P2·P3·P4+Cr·P1·P2·PS·P4当外部控制信号CNT为①时，Pi和Gi分别置1和①（有中，i表示从1到4的整数），因此，逻辑表示式只含有信号Gr，这就意味着在写入操作时寄存器F的值不改变。因为中间进位信号Gr2到Gr4都置为信号Gr的值，当外部控制信号CNT为φ时，在写入操作这三个操作状态均不改变。如果外部控制信号CNT为1，则进位控制信号 P1到 P4和存贮器电路11到14的 G1到 G4分别起先引进位信号的作用，所以可进行通常的加法运算。

如图20所示，虽然控制电路具有少数的操作状态，但是通过选择逻辑值φ，逻辑值1，到微处理器或其它类似器件的写入数据D，和写入数据D的反相信号 D（D为外部控制信号Cr和外部数据Y的输入）便可增加运算状态。

图23a到23c说明一个有上述各电路组合的实例。图23a是用于最低有效位的具体电路，而图23b是说明图23a电路的运算功能的图表。

在下面段落，只叙述在外部控制信号CNT置为1的算术运算状态中的电路操作。

门G29到G33构成对外部控制信号Cr的选择器（SEL3），而门G34到G37构成对外部数据Y的选择器（SEL4）。图23a的电路配置包括用于选择外部控制信号Cr的选择信号Sφ和S1，用于选择外部数据的选择控制信号S2和S3。图23C描绘了用于最高有效位的电路。这个电路与图23a的电路不同之处在于，其用于信号Cr的选择器是由G38到G44构成的，这样当外部控制信号CNT为1时，来自低位数位的进位信号Gri-1被输入到外部控制信号Cr。用于外部数据Y的选择器与图23a中电路结构相同。在图23c的电路结构中，存贮器电路的配置可在执行存贮器写入存取中完成16种逻辑操作和6种算术运算。例如，在处理如图3所示重叠多值图形数据时，按下述进行。首先将选择信号SO到S3分别置为0，0，0，1，并将写入数据Z确定为DO加1的算术运算。从多值图形数据存贮器M2读出一个数据项，并将得到的数据项写入指定的多值图形数据区M1，这使得每个数据相加，并使多值图形数据项以更高速度重叠，同样，如果选择信号Sφ到S3都置为1，并且写入数据Z确定为DO减1的减法运算，如图24中所绘出的多值图形数据中不需要部分（如噪声）可以被删除。如同重叠处理过程的情况，只要在含有从中要减去不需要数据部分的数据的存贮器M3上执行读操作，而后在目的数据存贮器M3′上重复进行写操作，就能完成这种处理过程，也能进行一种高速图形处理。

根据本发明：

（1）通过重复进行两次存贮器存取，可实现多值图形数据处理过程，并由此高速的完成诸如图形数据重叠处理和删除不需要数据处理过程;

（2）因为在两存贮器单元之间进行的数据运算是在存贮器一侧实现的，所以多值图形的处理过程不仅在如具有运算功能的微处理器那样的一种器件中可以实现，而且在如不具有运算功能的直接存取存贮器（DMA）控制器那样的一种器件中也可以实现。

（3）使用如图22所示电路结构，当执行存贮器写入存取时，进行进位处理过程，所以只使用存贮器写入操作，也可实现多倍精度的算术运算，由此可高速度地完成多倍精度的算术运算。

从前面的叙述可以了解到，本发明有以更高速度完成对图形数据的双值运算和算术运算的优点。

并且，根据本发明，很容易实现在图形图象重叠和对彩色数据的处理时所使用的优先权的处理过程。

Claims

1、一个在其所具有的存贮器元件上可任意进行读出，写入和存贮数据操作的存贮器电路，其特征为所包括的控制电路具备；

根据来自装在所述存贮器元件外部的一个器件的第一数据和所述存贮器元件中第二数据，将所述第一数据存入所述存贮器元件的第一状态；

将所述第二数据再次存入所述存贮器元件的第二状态；

将所述第二数据反相所得到的反相数据再次存入所述存贮器元件的第三状态。

2、根据权利要求1的存贮器电路，其中通过使用来自装在所述存贮器外部的器件的第三数据来选择所述控制电路装置的每个所述状态;

使用所述第三数据区别所述第一状态与所述第二和第三状态;

使用所述第一数据区别所述第二状态与所述第三状态，据此修改所述第二数据为所希望的值。

3、根据权利要求1的存贮器电路，其中用所述第一状态将所述第一数据存入所述存贮器元中所述第二数据先前存入的位置;

使用所述第二状态将所述第二数据再次存入所述存贮器元件中所述第二数据先前存入的位置;

使用所述第二状态将由所述第二数据反相得到的反相数据存入所述存贮器元件中所述第二数据先前存入的位置;

4、根据权利要求2的存贮器电路还包括根据预置条件分别从多个输入端选择作为所述第二选择器;

来自第一选择器的一个输出作为所述第一数据;

来自第二选择器的一个输出作为所述第三数据;

所述第一和第二选择器各自独立可控地进行选择操作。

5、根据权利要求4的存贮器电路，其中所述第一和第二选择器分别具有四个输入端;

所述四个输入端包括一个固定逻辑“O”，一个固定逻辑“1”，其值可以任意改变为逻辑“O”或逻辑“1”的第四输入端，和通过反相所述第四数据所得到的反相值;

所述第一和第二选择可分别独立控制用于选择所述四个输入数据项，以便组合所述选择器输出的所述第一和第三数据，据此实行双值逻辑运算。

6、根据权利要求1的存贮器电路还包括;

在一输入端选择来自输出端的所述第二数据或来自外部器件的所述第四数据的选择器装置;

一个优先权控制电路装置，来自它并用于控制所述选择器的一个控制信号使用来自输出端口的所述第二数据，来自外部器件的所述第四数据，及优先权确定信号来提取，而优先权确定信号用于选择经外部器件从输出端口所得到的所述第二数据，或来自外部器件的所述第四数据。

7、根据权利要求6的存贮器电路包括：

来自外部器件的所述第四数据和来自输出端口的所述第二数据被再分为包括一个实际要被存贮的部分和另一部分的子区。

当所述优先权确定信号确定对第四数据进行所述分区的处理过程时，来自外部设备的所述第四数据和来自输出端所述第二数据实际上将存贮在所述分区，所述优先权控制电路装置使所述选择器选择来自外部器件的所述第四数据，当所述优先权确定信号确定来自输出端所述第二数据进行所述处理时，所述优先权控制电路使选择器选择所述第二数据，亦使所述选择器装置选择所述第二数据进行区的处理过程，实际在这个区并不存贮所述第四数据和所述第二数据，使所述选择器装置选择所述第四数据进行部分处理，在这部分中实际上只存贮第四数据;并且使选择器装置选择来自输出端的第二数据进行部分处理，在这部分中实际上只存贮所述第二数据。

8、根据权利要求2的存贮器电路，其中所述存贮器元件和所述控制电路可任意地配置任意数据长度（位数）或任意数据容量。

9、根据权利要求8的存贮器电路其中各自任意配置的存贮器元件组和所述控制电路装置但都是加工在同一大规模集成（LSI）芯片上。

10、根据权利要求5的存贮器电路，其中所述存贮器元件，所述控制电路装置和所述两个选择器可任意地配置任意总的数据长度（位数）或任意数据容量。

11、根据权利要求10的存贮器电路，其中所述存贮器元件组，所述控制电路装置上，和所述两个选择器是加工在同一大规模集成芯片上。

12、根据权利要求4的存贮器电路，包括具有与所述控制电路装置和所述两个选择器装置组合而产生功能相同的装置。

13、根据权利要求12的存贮器电路，其中所述装置可任意地配置任意数据长度（位数）或任意数据容量。

14、根据权利要求13的存贮器电路，其中所述装置组是制造在同一大规模集成芯片上。

15、一个在其所具有的存贮器元件上可任意地进行写入，读出和存贮数据操作的存贮器电路其特征为所包括的控制电路装置具备：

根据来自装在所述存贮器元件外部器件的第一数据和所述存贮器元件中第二数据，将所述第一数据存入所述存贮器元件的第一状态;

将对所述第一数据和所述第二数据进行算术运算的运算结果数据存入所说的存贮器元件的第二状态;

16、根据权利要求15的存贮器电路，其中用来自外部器件的所述控制输入信号中的一个信号使所述的两种状态相互区别开来。

17、根据权利要求16的存贮器电路，其中所述的两种状态包括所述的第一状态和所述的第二状态。

18、根据权利要求17的存贮器电路其中来自外部器件的所述控制输入信号中的一个信号是进位输入信号。

19、根据权利要求15的存贮器电路，其中所述第一数据和所述第二数据是根据所述第二状态中算术运算的进位运算相加。

20、根据权利要求19的存贮器电路，其中按进位运算的所述相加结果被输出，并以一个进位操作影响所述第二数据。

21、根据权利要求15的存贮器电路还包括：

分别用于从多个输入数据项中选择一个数据项的两个选择器装置;

来自所述选择器装置的第一选择器的一个输出作为所述第一数据的输入;

来自第二选择器的一个输出作为来自外部器件的控制输入信号的一个输入;

所述两个选择器分别独立的执行输出选择。

22、根据权利要求21的存贮器电路，其中在所述第二状态中，到所述第一选择器的输入数据包括来自外部设备的第一数据和它的一个反相数据。

到所述第二选择器的输入数据包括，0和1。

23、一种在其所具有的存贮器元件上可任意地进行读出、写入和存贮数据操作的存贮器元件的存贮器电路其特征为所包括的控制电路装置具备;

根据来自外部设备的第一数据和所述存贮器元件中第二数据，将所述第一数据存入所述存贮器元件的常规写入状态。

对所述第一数据和存在所述存贮器元件中的所述第二数据进行逻辑运算并将其结果作为所得数据的逻辑运算状态;

对所述第一数据和存在所述存贮器元件中的所述第二数据进行算术运算并将其结果作为所得数据的算术运算状态。

24、根据权利要求23的存贮器电路，其中用来自外部器件的多个控制输入信号确定所述控制电路装置的所述三种状态。

25、根据权利要求23的存贮器电路，其中用来自外部设备的两个控制输入信号确定所述控制电路装置的所述三种状态。

26、根据权利要求25的存贮器电路，其中用来自外部设备的所述控制输入信号中的一个信号将所述种状态分为两种状态类型。

27、根据权利要求26的存贮器电路其中所述两种状态类型包括常规写入状态和所述逻辑运算状态为一种状态类型和所述算术运算状态。

28、根据权利26的存贮器电路，其中在算术运算状态来自外部设备的所述控制输入信号中的一个是进位输入信号。

29、根据权利要求27的存贮器电路，其中用控制输入信号区分所述常规写入状态和所述逻辑运算状态，控制输入信号不同于为区分所述两种状态类型的所指定外部控制输入信号。

30、根据权利要求23的存贮器电路，其中在所述的逻辑运算状态中，所述第一数据和第二数据进行逻辑运算中的“异”运算。

31、根据权利要求23的存贮器电路，其中所述算术运算状态中，所述第一数据和第二数据按进位运算相加。

32、根据权利要求31的存贮器电路，其中在算术运算状态中，按进位运算方式的所述算术加法的进位结果被输出。

33、根据权利要求24的存贮器电路还包括：

两个选择器装置分别从多个输入数据项中选择一个数据项，

来自所述选择器装置的第一选择器的一个输出作为所述第一数据的输入，

来自第二选择器的一个输出作为来自外部器件的所述控制输入信号的一个输入，

所述两个选择器的输出选择是相互独立确定的。

34、根据权利要求28的存贮器电路，其中所述进位输入信号与用于区分所述常规写入状态和所述逻辑运算状态的控制信号相同。