CN1006586B - 存贮器电路 - Google Patents

存贮器电路

Info

Publication number
CN1006586B
CN1006586B CN85107929A CN85107929A CN1006586B CN 1006586 B CN1006586 B CN 1006586B CN 85107929 A CN85107929 A CN 85107929A CN 85107929 A CN85107929 A CN 85107929A CN 1006586 B CN1006586 B CN 1006586B
Authority
CN
China
Prior art keywords
data
mentioned
selector
memory component
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
CN85107929A
Other languages
English (en)
Other versions
CN85107929A (zh
Inventor
木村光一
小仓敏彦
青津広明
池上充
桑原祯司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP59208266A external-priority patent/JPS6187194A/ja
Priority claimed from JP60105850A external-priority patent/JPS61264453A/ja
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN85107929A publication Critical patent/CN85107929A/zh
Publication of CN1006586B publication Critical patent/CN1006586B/zh
Expired legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/20Processor architectures; Processor configuration, e.g. pipelining
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/60Memory management
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39Control of the bit-mapped memory
    • G09G5/393Arrangements for updating the contents of the bit-mapped memory
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00Aspects of display data processing
    • G09G2340/10Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Image Processing (AREA)
  • Memory System (AREA)
  • Logic Circuits (AREA)

Abstract

一个在其所具有的存贮器元件上可任意进行数据的读出,写入和存贮运算的存贮器电路,存贮器元件具有双值/算术运算功能。在存贮周期中进行的读出/修改/写入状态下和在其中有来自存贮器元件的数据及来自外部器件的数据存在的间隔中,对外部数据和存贮器元件中的数据进行某种运算,并在写入周期将运算结果存入,从而实现一件高速操作。

Description

本发明是关于存储器、特别是关于一种适合于高速图象处理所使用的图形存贮的存储器电路。
现有技术可以参照在图1和图2中作为一个示例描述的图形处理过程来介绍。例如,图1中的***包括:一个与阴极射线管(CRT)屏幕具有点对点对应关系的图形存贮区M1,一个贮存待组合的图形数据的存贮区M2及一个用于将图形区M1中的数据与存贮区M2中的数据进行组合的修改区段FC。在图2中,处理流程图包括用于从图形区M1读取数据的处理步骤S1,用于从存贮区M2读取数据的处理步骤S2,用于组合从图形区M1读出的数据和从存贮区读出的数据的处理步骤S3及用于将步骤S3生成的组合数据写入图形存贮区M1的处理步骤S4。
在该图形处理例中,图2中的处理步骤S3仅仅执行一个逻辑“或”(OR)操作,把图形区M1的数据与存贮区M2的数据组合起来。
另一方面,有待于进行图形处理的图形区M1在通常情况下必须具有大的存贮容量,其容量范围一般在100K字节(kbyte)到数百万字节(Mbyte)。因此,在如图2所示的串行图形处理中,即使按每次一个字节进行处理,所需完成的迭代处理量也在106的数量级或更大。
同样参照图2和图3,描述一种在处理过程中存贮区M1和M2用来存贮如象彩色数据的多值数据的图形处理过程,为此要用多个位元(bit)来代表一个像素。
现参照图3,图形处理结构包括存贮原始多值图形数据的M1和要被组合的多值图形数据的存贮区M2。
对于图3所示的多值图形数据处理来说,通常采用加法运算作为生成组合图形数据的操作。其结果是重叠部分的数据量变得更大,因此显示出如交叉阴影线所表示的深色图象。在这种情况下,该存贮区必须具有大的存贮容量。如图2所示从步骤S1到步骤S4的迭代处理的数量变为106的数量级或更大。由于大量的迭代计算,图形数据处理时间中的大部分被处理图2中的循环所用的处理时间占用。因此,在图形数据处理过程中,用于存储器存取的时间大于数据处理所占用的时间。在图2的步骤S1-S4中,S1,S2和S4三个步骤与存储器存取有关。如上所述,在这样一个作为图形处理的,其中要对大容量存储器进行存取的处理中,即使改进操作速度,存储器存取时间也会成为处理过程的梗塞,它限制了处理速度,也不允许改善图形数据处理***的有效处理速度。
在现有的技术实例中,有下列缺点:
(1)如图2中流程图所示的图形处理中,处理过程的主要部分被总线对存储器进行读/写操作的步骤S1,S2和S4所占用,因此,提高了总线利用率,使总线承担较重的负载。
(2)例如因为总线具有低的传送速度或者由于诸如将总线专门分配给CRT显示操作和存储器存取的总线控制使内务操作较多,图形处理时间进一步增加。
(3)此外,虽然图2中流程图只包括四个固定的处理步骤,如前所述必须处理非常大量的数据。这就是说,消耗实际处理时间的动态处理步骤数变为非常大,并因此需要相当长的处理时间。
因此希望实现一种使用较少的处理步骤的图形处理。
一种执行上述处理过程的存储器电路可在未经审查的日本专利公开NO.55-129387中找到。
本发明的目的是为了提供一种存贮图形数据的方法和利用这个方法能够对图形数据高速的执行二元运算和算术运算的电路。
本发明的另一个目的是为了提供一种存储器电路,它能在一个写周期中执行读、修改和写操作,使得图形处理的软件部分中动态步骤的数目大大减少。
本发明的进一步目的是提供一种存储器电路,当图形重叠时,该电路能够对要受其影响处理容易地执行一种优先处理。
按照本发明,提供一种存储器电路,它具有如下三项功能以便高速进行生成组合图形数据的处理。
(1)将外部数据写入存储器元件的功能。
(2)对事先存入存储器元件的数据和外部数据进行逻辑操作并将其结果数据写入该存储器元件的功能。
(3)对事先存入存储器元件的数据和外部数据进行算术运算并将其结果数据写入存储器元件的功能。
以下列几点为重点的具有这些功能和实现部分操作的一种存储器电路业已完成。
在上述产生组合多值图形数据的处理不同的许多操作处理中,需要使用两个操作数作为一个操作的二元逻辑运算。即在多数情况下操作格式如下。
D←D    op    S:其中op代表运算符。在另一方面,如下所示的多项操作和多操作数的操作不常使用。
D←S1op S2op……op Sn
当对中央处理单元(CPU)中的数据和存储器元件中的数据进行二元和两个操作数的操作时,如果运算结果存入CPU的寄存器(在D为寄存器和S是存储器元的单元的情况),存储器元件只需被存取一次。反之,如果D代表存储器元件单元和S代表寄存器,则存储器元件单元必须被存取两次。大多数含有多值图形数据处理的数据处理的情况下,数据项的数目大于CPU中寄存器的数目;因此常使用D是存贮元件单元的后一 种情形的操作;此外,在许多情况下,把两个操作数中的每一个操作数存入一个存储器元件单元。虽然为读数据S,存取操作是必不可少的,但由于读和写操作,要对D进行两次存取,也就是说,对于一个操作要对同一存储器元件单元存取两次。
为避免这一缺点,应用了在对一个动态随机访问存储器(DRAM)的存取操作中所采用读、修改、写的方法,以便使该存储器电路具有一个操作电路,使得读操作和逻辑操作在该存储器电路中执行,从而在一次操作中对同一存储器元件单元只存取一次,修改图形数据采用这样一种方式,该方式不需要对将存入CPU中的图形数据进行读操作,因而减轻了加于总线的负载。
根据本发明提供一种以含有一个控制电路为特点的,能够任意进行读,写和存贮操作的存储器元件单元。该控制电路可以工作在常规写入状态,逻辑操作状态和算术运算状态,常规写入状态用于根据外部器件提供的第一数据和在该数据存储器元件单元中的第二数据将该第一数据存入该数据存储器元件单元。逻辑操作状态用于将第一和第二数据之间进行一个逻辑操作所得到的结果存入该存储器元件单元,算术运算状态用于将第一和第二数据之间进行算术运算所得的结果数据存入存储器元件单元。
图1    是说明在图形数据处理***中产生组合图形图象的操作的示意图。
图2    是现有技术中产生组合图形数据处理过程的流程图。
图3    是说明多值图形数据处理过程的示意方框图。
图4    是说明存储器常规操作的定时波形图。
图5    是具有逻辑功能的存储器的说明图。
图6    是说明图5的存储器操作状态的图表。
图7    是实现逻辑功能的示意电路图。
图8和图9是详细表示真值的图表。
图10是说明具有逻辑功能的存储器的结构的方框图。
图11是使用图10中存储器产生组合图形数据的处理过程的流程图。
图12是使用“异”〔EOR〕逻辑功能产生组合图形数据的处理过程的说明图。
图13和图14是说明本发明产生组合图形数据的处理过程的示意图。
图15是本发明实施例的说明图。
图16是详细的说明本发明的操作逻辑的图表。
图17是本发明实施例的一个示意电路图。
图18是说明应用于彩色数据处理的实施例的电路方框图。
图19是说明本发明实施例的存储器电路的方框图。
图20是说明控制电路的操作状态的图表。
图21是说明一个控制电路结构实例的示意图。
图22说明4位(4-bit)操作的存储器结构的实例的电路方框图。
图23a至23c是说明实施方案的应用实例的电路图。
图24是说明删除多值图形数据处理过程的示意图。
参照各附图,下面各段落详细说明本发明的各实施例。
图4是动态随机存取存储器DRAM的定时波形图。首先,结合图4简要地说明存储器的存取操作。在这个定时波形图中,ADR是外部设备所提供的地址信号,WR表示写入请求信号。例如这两个信号(ADR和WR)是从一个微处理器输入的。此外,RAS为行地选通信号,CAS为列地址选通信号,A表示一个以分时方式产生的代表列或行地址的地址信号,WE表示写入允许信号,Z是由外部设备(微处理器)提供的一个数据项。除Z信号之外,例如,其余信号均为由动态随机存取存储器(DRAM)的控制器产生的控制信号。由图4以略图表示的存储器存取可概述如下:
(ⅰ)如图4所示,由于写入允许信号WE的控制,读/写周期中存贮 器的存取通常是以读周期(Ⅰ)开始,而以写周期(Ⅲ)结束。
(ⅱ)在读周期(Ⅰ)和写周期(Ⅲ)之间还有一个间隔(Ⅱ),在间隔中读出数据 DO和外部数据(要被写入的)同时存在。
(ⅲ)这个间隔(Ⅱ)被称为操作允许间隔。
如上所述,在间隔(Ⅱ)中存入数据DO和外部写数据Z同时存在。因此,利用具有操作功能的存储器电路,在存贮周期的这个间隔中的对存入数据DO和外部数据Z可进行某种操作,由此可将运算结果写入该存贮器电路。
图5是说明本发明实施例的方框图,图6是图5中实施例的工作原理的说明图,图7是实现图6的工作原理的电路示例,图8是详细说明图7所示电路工作的图表。
图5的电路结构包括:控制逻辑电路1,存储器元件单元2,动态随机存取存储器(DRAM)控制器3,外部数据X和Y,写入到存储器元件单元2的数据Z,从存储器元件单元2读出的数据DO,以及信号A,CAS,RAS,ADS,和WR均与图4中所述的相同,图4中的外部信号Z被图5中通过控制电路1送到存储器元件单元的写入数据Z所取代。
根据图5所示本发明的一个方面,控制电路1利用外部数据信号X和Y控制读出数据DO,并将修改过的读出数据写在存储器元件单元2中。图6是说明该控制操作的图表。在图表中,状态Ⅰ用于设置外部数据Y作为写入数据Z,而状态Ⅱ用于设置读出数据DO作为写入数据Z。如图6所示,是用外部数据信号X和Y,即外部控制来控制两个状态,即存贮器元件单元2的读出数据被改变并写入(状态Ⅱ),或外部数据Y被写入(状态Ⅰ)。对于这两个状态的控制。(ⅰ)状态Ⅰ或Ⅱ由外部数据X所确定,(ⅱ)利用一个外部数据来确定读出数据DO反相或不反相的更改。
在结合图4所述的间隔(Ⅱ)中,实现这种控制和更改。
图7所表示的是实现上述操作的具体电路示例。
控制电路包括“与”(AND)门10和“异”,(EOR)门11,并按照图8所示的真值表进行工作,真值表说明了两个外部数据信号X和Y,存贮数据DO及控制电路1的输出Z之间的关系。
由图8中可看出,取决于外部数据X,控制电路1主要工作在以下两种操作状态。
(ⅰ)当外部数据X为“0”时,控制电路工作在操作状态Ⅰ,将外部数据Y作为写入数据Z处理。
(ⅱ)当外部数据X为“1”时,控制电路工作在操作状态Ⅱ,将根据外部数据Y修改读出数据DO后所获得的数据作为写入数据Z。
正如已在图4中所表示的那样,以上操作是在一个存贮周期内完成的。
因而,对本发明的原理可描述如下:
(ⅰ)如结合图5所描述的,将来自存储器元件单元的输出DO作为一个输入信号反馈到控制电路;和
(ⅱ)如图5所示,用输入数据信号X和Y(由来自CPU的写入信号所产生),来控制写入存储器元件单元2的写入数据。
这两种操作(ⅰ)和(ⅱ)在一个存贮周期内完成,即利用包括(ⅰ)和来自存贮单元的反馈数据,(ⅱ)从一个外部设备输入的数据,和(ⅲ)来自一个外部设备的控制数据(一部分外部输入数据也用作控制数据)的三个数据项,在一个存贮周期内,用一个外部输入数据对存储器件中的一个数据项进行修改(即在两个数据项间进行操作)。这些操作意味着,使用一个写操作,一个外部设备(例如,图形处理***,目前可使用的CPU或类似设备)只能执行一个逻辑运算。
另一方面,图7所示电路的运算表示如下:
Figure 85107929_IMG2
恰当的用信号“0”、信号“1”,从微处理器馈入的总线数据Di、以及反相数据Di的适用值代替外部可控数据项X和Y,可以得到如图9所示二元逻辑操作的运算结果,图10是结合图9的二元运算和图5的处理***所实现的电路图。图10所示***包括四端输入选择器SELψ和SEL1,到选择器SELψ的输入选择信号S0和S1,到选择器SEL1的输入选择信号S2和S3,和一个反相器INV。
现在参照图1和图9至11,具体的叙述逻辑运算的运算实例。
如图9所示,输入选择信号S0和S1作为选择器SELψ的选择信号以确定数据X的值。同样输入选择信号S2和S3作为SEL1的选择信号以确定数据Y的值。数据项X和Y可被设置的值包括信号“0”、信号“1”,和如前所述的总线数据Di和其反相数据 Di选择器SELψ和SEL1均可根据图10所示的输入选择信号S0至S3选择这四个信号值中的任意一个。图9的图表说明了输入选择信号S0到S3与选择器SELψ和SEL1输出的数据项X和Y之间的关系,同样也说明了输入选择信号S0到S3与控制电路1输出的写入数据Z之间的关系。如图1所示的图形处理过程中(“或”操作:情况1),例如,当输入选择信号被分别设置为:S0,S1=(11)和S2,S3=(10)时,数据项X和Y被选择为 Di和Di。将这些X,Y值代入代表了控制电路1的运算、或运算的表示式(1)中,即,执行Z=Di+ DiDO=Di·(1+DO)+ DiDO=Di+(Di+ Di)DO=Di+DO。
因此,根据本发明的一个方面,图1的图形处理可按照如图11所示实现。在图11中的在第一个步骤(功能说明)中确定输入选择信号S0和S1,之后将要被结合的图形数据项从存贮区M2读出,并使用写入操作只将所获得的数据项存入该图形区。
根据图9的描述,改变S0到S3的值可产生不同的逻辑功能。因此,如图12所示,例如使用可任意移动的指示光标进行画图的操作可容易地完成,甚至如图12所示,指示光标M2与图形区(M1)中图形图象相重叠时, 光标也一定要被显示,因此,必须有“异”(EOR)运算功能。在上述光标显示中,当输入选择信号被设置成S0,S1=(10)和S2,S3=(01)时,如图11描述的处理过程可以用如前所述的产生组合图形数据的同样方式完成。图9的图表所列出的各种逻辑功能可容易的实现。此外,存储器元件单元2中的读出,修改,写入操作仅用一个写入操作中就可以实现。
使用图10的电路结构,图9所示二元逻辑运算可用于对来自微处理器的数据Di与来自存储器元件单元2的读出数据DO进行修改操作。顺便指出,输入选择信号也用于确定一个二元逻辑运算。
根据上述实例,由图11的流程图所表示的那样,现有技术中产生组合图形图象的处理过程可被简化。
上述本发明的实施例如图10所示包括三个功能部分,即一个包括存贮器单元2的存储器部分,一个具有控制电路1的控制部分,和一个包括选择器SELψ和SEL1选择器部分。而且,控制和选择器部分的结合所实现的功能等于结合图9所叙述的二元逻辑运算功能。虽然通过使用其它手段也可以容易的实现这个功能,但为简化电路结构上述实施例更为可取。
另一方面,也需包括处理如图13和图14中所示的重叠图形图象等的图象处理。在前一种情况,如图13所表示的那样,在显示时存贮区M2中的图形图象重叠于在图形图象区M1中的图形图象之上,第二种情况,如图14所示,在图形图象区M1中的图形图象重叠于存贮区M2中的图形图象之上。
确定图13和图14所示的图形数据的优先权的优先处理过程不能只由上述的逻辑功能(即由图10中逻辑运算功能(FC)部分所完成的功能)所实现。
然而,使用本发明实施例中的存储器电路可以容易的实现这一功能,即只需将简单的逻辑和选择电路加到图形处理***中。实现这种功能的 实施例将参照图15至17叙述如下。图15中FC部分相当于控制电路和选择器SELψ和SEL1的组合。在该实施例中,例如要使逻辑运算功能(FC)部分工作在传送(PASS)状态,其选择器SELψ和SEL1的输入选择信号S0到S3被设置为(0,0,1,0)。
图15的电路方框图包括一个优先权控制部分4,一个双输入选择器SEL2,一个优先权确定信号P,一个到选择器SEL2的输入选择信号S4,一个来自存贮区M2的图形数据信号D′i,一个图形图象区M1,一个来自选择器SEL2的被选择信号Di,一个来自图形图象区M1的图形数据信号 DO(相当于图10中所示的来自存储器元件2的读出数据信号),及一个自FC部分输出的输出信号Z(相当于图4中控制电路1的输出信号)。为了便于说明,如图15所示,图形区置为逻辑值“1”,背景部分为逻辑值“0”。在这个处理过程中,优先权控制部分4和选择器SEL2根据图16的真值表的内容工作。输入选择信号S4与到逻辑运算功能(FC)部分的输入数据Di之间的关系由图16表示,其中信号S4由优先权确定信号P,区M2中的数据D′i,来自区M1的数据Do的某种组合所确定,并且输入数据Di由信号S4设置。
换句话说,图16的真值表确定运算如下。例如,假定被用于做背景的图形区是M1。如果区域M1和M2中的数据项Do和D′i分别置为有效数据(“1”),则优先权确定信号P用于确定背景区M1的数据DO在前(P=1)还是区域M2的数据D′i在前(P=0)。
这就是说,如图13所示,如果能希望存贮区M2中的图形图象显示在图形区M1的图形图象Z之前,那么优先权确定信号被设置为“0”。如果图形数据项D′i和DO如图17所示在图形区(“1”),则存贮区M2的数据由选择器SEL2优先选择。如果优先权确定信号P置为“1”,则如图14所示,根据图16的真值表将相似地执行图形处理。
在图16中,如果两个图形区(“1”)重叠,则选择图形区M1或存 贮区M2的图形区取决于优选权确定信号P,并且选择图形区M1的数据做为不存在图形区的区域的背景。
图17是图15中描绘的优先权控制部分4的具体的电路图。在该电路图中,标号40和41分别表示三输入端“与非”(NAND)电路和两输入端“与非”电路。
为了把优先权判定原理应用到每个象素包括多个位的彩色数据上,电路必须修改成图18所示。
图18的电路包括用于确定图形区M1的图形区(COL3)的比较和确定部分5和用于确定存贮区M2的图形区(COL1)的比较和确定部分6。如上所述,图18所构成的优先权确定电路为了对包含多个位元的象素的代码信息进行处理。这与处理如图15所示的用来对一个象素只含有一个位的信息进行处理的电路不同在于,在图18中,因为图形数据是由代码信息表示,所以使用该代码信息(COL1到COL3)来完成对各有效数据项间的优先权确定。
因此,在彩色数据的情况,应用通过比较代码信息确定优先权的比较和确定部分便可以容易的处理重叠的图形图象。
前面段落已叙述了应用于具有运算功能的存储器电路的实施例的优先权确定电路,这个实施例也可应用于简单的存储器电路或具有集成的移位寄存器和串行输出的存储器电路。
按照上述实施例,可提供如下的效果。
(1)当进行如图1所示的处理过程时,可应用如图11所示的处理过程流程图,因此存贮周期缩短。
(2)只在一个写入周期期间就可执行包括读出操作,修改操作和写入操作的三种处理过程,这样就能增加处理速度。
(3)如图16至18所示,当图形图象相互重叠时,要进行优先权处理过程可用多个简单的逻辑门来实现。
(4)由外部附加用于确定图形区的比较和确定电路,同样可容易地实现彩色数据的图形处理(代码数据包括至少两位)。
(5)实现本发明的存储器电路所必须的电路结构的尺寸与存储器元件组的尺寸相比是非常小的,这对于加工制造在同一存贮芯片上的大规模集成电路具有极大的优越性。
下面,将叙述另一个实施例,在该实施例中,执行对产生代表图3中多值数据的组合图形数据的处理过程。
图19是应用于处理多值数据情况的存储器电路的电路方框图。这个电路在控制电路1′的结构上与图5的存储器电路不同。
选用图19的电路结构是因为从多值数据产生组合图形数据的处理过程中,算术运算是必不可少的,而不是简单的逻辑运算。然而,如图19中所示,基本运算仍与图5中所描绘的相同。
在下面的段落中,虽然只叙述了算术运算,电路结构仍包括与逻辑运算有关的部分,这是因为多值图形数据的处理过程同样使用逻辑运算。图19的电路配置包括一个控制电路1′,一个存储器元件2,一个动态随机存取存储器(DRAM)控制器3,外部控制信号CNT和Cr,外部设备提供的数据Y,存储器元件2的写入数据Z,来自存储器元件2的读出数据Do,以及与图5中所示的相同的信号A,WE、CAS、RAS、ADR和WR。
图19所示的实施例中,根据外部控制信号CNT和Cr,控制电路1′对读数据DO和外部数据Y进行运算;运算结果,即写入信号Z被写入存贮器元件2。图20是说明控制电路1′的控制运算状态的图表。当外部控制信号CNT和Cr置为ψ时,控制电路1′以将外部数据Y作为控制信号来确定在读出数据DO输出前是否将其反相的方式操作;当信号CNT和Cr分别置为0和1时,控制电路1′以将外部信号Y不作任何变化输出的方式操作;当两信号均置1时,则控制电路1′以将读出数据DO,外部数据Y,和外部控制信号Cr算术相加的方式操作。
图21是实现该控制运算状态电路的实际电路图。在此电路配置中,使用“异”或“非”(ENOR)门G1和G2实现算术运算,外部控制信号CNT和Cr分别为0和1的条件,分别被门G6到G8检测,并且使用由门G3到G5构成的选择器从“异”或“非”门的输出或外部数据Y中选择输出。此电路结构还包括用于输出一个为减小进位传输延迟而提供的与先行进位功能有关的生成信号的“与非”(NAND)门G9,和用于产生类似与先行进位功能有关的延迟信号的“与”门G10。控制电路1′的输出信号Z,P和G的逻辑表达式在图21中给出,其中,如果外部控制信CNT为ψ,先行进位信号P和G分别置为固定值( P=0, G=1)。
图22是使用本实施例的四个存储器电路的四位运算存储器的电路结构。为了简化说明,只将主要与算术运算状态有关的部分绘在图22中。电路图包括如图19所示的存储器电路11到14,门G11到G28构成完成进位操作的先行进位电路,以及用于存贮由于算术运算产生的一个进位的结果的寄存器F。存储器电路11和14分别与最低有效位和最高有效位有关。
寄存器F与其内容设置为ψ或1的一个外部电路相连接,但为了简化电路配置而设有表示在电路结构中。进位结果的逻辑表达式,即门G29的输出如下:
G4+G3·P4+G2·P3·P4+G1·P2·P3·P4+Cr·P1·P2·PS·P4当外部控制信号CNT为ψ时,Pi和Gi分别置1和ψ(有中,i表示从1到4的整数),因此,该逻辑表示式只含有信号Cr,这就意味着写入操作不改变寄存器F的值。因为中间进位信号Gr2到Gr4都置为信号Cr的值,当外部控制信号CNT为ψ时,写入操作不改变这三个操作状态。如果外部控制信号CNT为1,则进位控制信号 P1到 P4和存储器电路11到14的 G1到 G4分别起先行进位信号的作用,所以可进行通常的加法运算。
如图20所示,虽然控制电路具有少数的操作状态,但是通过选择逻 辑值ψ,逻辑值1,到微处理器或其它类似器件的写入数据D,和写入数据D的反相信号 D(作为外部控制信Cr和外部数据Y的输入)便可增加运算状态。
图23a到23c说明一个组合了上述各电路的实例。图23a是用于最低有效位的具体电路,而图23b是说明图23a电路的运算功能的图表。
在下面段落,只叙述在外部控制信号CNT置为1时的算术运算状态中的电路操作。
门G29到G33构成对外部控制信号Cr的选择器(SEL3),而门G34
Figure 85107929_IMG3
G37构成对外部数据Y的选择器(SEL4)。图23a的电路配置包括用于选择外部控制信号Cr的选择信号Sψ和S1,用于选择外部数据的选择控制信号S2和S3。图23C描绘了用于最高有效位的电路。这个电路与图23a的电路不同之处在于,其用于信号Cr的选择器是由G38到G44构成的,这样当外部控制信号CNT为1时,来自低位数位的进位信号Gri-1被输入到外部控制信号Cr。用于外部数据Y的选择器与图23a中电路结构相同。在图23c的电路结构中,存储器电路的配置可在执行存储器写入存取中完成16种逻辑操作和6种算术运算。例如,在处理如图3所示重叠多值图形数据时,按下述进行。首先将选择信号S0到S3分别置为0,0,0,1,并将写入数据Z确定为D0加1的算术运算。从多值图形数据存储器M2读出一个数据项,并将得到的数据项写入目的多值图形数据区M1,这使得每个数据相加,并使多值图形数据项以更高速度重叠,同样,如果选择信号Sψ到S3都置为1,并且写入数据Z确定为DO减1的减法运算,如图24中所绘出的多值图形数据中的不需要部分(如噪声)可以被删除。如同重叠处理过程的情况,只要在含有从中要减去不需要数据部分的数据的存储器M3上执行读操作,而后在目的数据存储器M3′上重复进行一个写操作,就能完成这种处理过程,这就能进行一个更高速图形处理。
根据本发明:
(1)通过重复进行两次存储器存取,可实现多值图形数据处理过程,并由此高速的完成诸如图形数据重叠处理和删除不需要数据处理过程;
(2)因为在两存储器单元之间进行的数据运算是在存储器一侧实现的,所以多值图形的处理过程不仅在如具有运算功能的微处理器那样的一种器件中可以实现,而且在如不具有运算功能的直接存取存储器(DMA)控制器那样的一种器件中也可以实现。
(3)使用如图22所示电路结构,当执行存储器写入存取时,进行进位处理过程,所以只使用存储器写入操作,也可实现多倍精度的算术运算,由此可高速度地完成多倍精度的算术运算。
从前面的叙述可以了解到,本发明有以更高速度完成对图形数据的二元运算和算术运算的优点。
并且,根据本发明,很容易实现在图形图象重叠时所使用的优先权的处理过程和对彩色数据的处理。

Claims (29)

1、一个存储器电路,该电路包括
(a)在其上可任意进行读出,写入和存储数据操作的存储器元件
其特征在于:在一大规模集成电路器件上还包括和上述存储器元件一起的
(b)控制电路装置,用于对上述存储器元件外部的器件提供的第一数据,上述存储器元件提供的第二数据和上述存储器外部的器件提供的第三数据作出响应;
上述控制电路装置对上述第一,第二和第三数据作出响应以三种状态中选择的一种状态形式向上述存储器提供数据;上述三种状态中,第一种状态响应上述第三数据用于在上述存储器元件中存储所述第一数据;第二种状态响应上述第三数据和第一数据用于再次在上述存储器元件中存储上述第二数据;第三状态响应上述第一和第三数据用于在上述存储器元件中将上述第二数据反相来存储一数据状态。
2、根据权利要求1的存储器电路,其特征在于通过用来自装在所述存贮器外部的器件的第三数据对所说的状态与所说的第二,第三状态进行区分。
3、根据权利要求1的存储器电路,其中用所述第一状态将所述第一数据存入所述存储器元件中所述第二数据先前存入的位置;
使用所述第二状态将所述第二数据再次存入所述存储器元件中所述第二数据先前存入的位置;
使用所述第三状态将由所述第二数据反相得到的反相数据存入所述存储器元件中所述第二数据先前存入的位置。
4、根据权利要求2的存储器电路还包括一个第一选择器和第二选择器,用于根据预置条件分别从多个输入中选择作为所述第三数据和所述第一数据的数据项;
第一选择器的输出作为所述第一数据;
第二选择器的输出作为所述第三数据;
所述第一和第二选择器各自独立可控地进行选择操作。
5、根据权利要求4的存储器电路,其中所述第一和第二选择器分别具有四个输入端;
所述四个输入端包括一个固定逻辑“0”,一个固定逻辑“1”,其输入的值可以任意改变为逻辑“0”或逻辑“1”的第四数据,和通过反相所述第四数据所得到的反相值;
所述第一和第二选择器可分别独立控制用于选择所述四个输入数据项,以便组合所述选择器输出的所述第一和第三数据,据此实行二元逻辑运算。
6、根据权利要求1的存储器电路还包括:
在上述存储器元件的一输入端选择来自该存储器元件的输出端的所述第二数据或来自外部器件的其输入值可为逻辑“0”或为逻辑“1”的第四数据的选择器;
一个优先权控制电路装置,来自它并用于控制所述选择器的一个控制信号是通过利用来自输出端口的所述第二数据,来自外部器件的所述第四数据,及优先权确定信号来提取的,而优先权确定信号用于选择经外部器件从输出端口所得到的所述第二数据,或来自外部器件的所述第四数据。
7、根据权利要求6的存储器电路包括:
来自该外部器件的所述第四数据和来自该输出端口的所述第二数据被再分为包括一个实际要被存贮的图形区域部分和另一部分的二个区域;
在处理即是来自外部器件的第四数据又是来自该输出端的所述第二数据的实际要被存贮的图形区时,当所说优先权确定信号确定所说第四数据时,所说优先权控制电路装置使所说选择器装置选择来自该外部器件的所说第四数据,当在所说处理中,所说优先权确定信号确定来自该输出端的所说第二数据时,使该选择器装置选择所说第二数据;而在处理即不是所说第四数据也不是所说第二数据的实际要被存贮的图形区域时,使所说选择器装置选择所说第二数据;在处理只有所说第四数据要被实际存入的部分时,使所说选择器装置选择所说第四数据;以及在处理只有所说第二数据要被实际存入的部分时,使所说选择器装置选择所说第二数据。
8、根据权利要求2的存储器电路,其中所述存储器元件和所述控制电路可任意地配置任意数据长度(位数)或任意数据容量。
9、根据权利要求8的存储器电路其中各自任意配置的存储器元件组和所述控制电路装置被加工在同一大规模集成(LSI)芯片上。
10、根据权利要求5的存储器电路,其中所述存储器元件,所述控制电路装置和所述两个选择器可任意地配置任意总的数据长度(位数)或任意数据容量。
11、根据权利要求10的存储器电路,其中所述存储器元件组,所述控制电路装置上,和所述两个选择器是加工在同一大规模集成芯片上。
12、一个在其所具有的存储器元件上可任意地进行写入,读出和存贮数据操作的存储器电路其特征在于包括:
在和上述存储器元件一起的大规模集成电路(LSI)器件上包括:算术操作电路,用以在控制输入信号的控制下对第一和第二数据进行算术操作;
上述第一数据是由上述存储器元件外部的器件提供的,
上述第二数据是由上述存储器元件提供的;
上述控制输入信号是由上述存储器之外提供的且与上述第一数据不同;
还包括有控制电路;该控制电路包括:
第一状态,在该状态中,所述第一数据根据所述控制输入信号存入上述存储器元件;
第二状态,在该状态中,在第一数据和第二数据上进行的算术操作而得出的操作结果根据上述控制输入信号被存入上述存储器元件中。
13、根据权利要求12的存储器电路,其中用来自外部器件的所述控制输入信号中的一个信号使所述的两种状态相互区别开来。
14、根据权利要求13的存储器电路,其特征在于来自外部器件的所述控制输入信号中的一个信号是进位输入信号。
15、根据权利要求12的存储器电路,其特征是在所述第二状态中所述第一数据和所述第二数据是进行带进位运算的相加。
16、根据权利要求15的存储器电路,其中带进位运算的所述相加结果被输出,该进位运算影响所述第二数据。
17、根据权利要求12的存储器电路还包括:
从多个输入数据项中选择一个数据项的两个选择器装置;
来自所述选择器装置的第一选择器的一个输出作为所述第一数据的输入;
来自第二选择器的一个输出作为来自外部器件的控制输入信号的一个输入;
所述两个选择器分别独立的执行输出选择。
18、根据权利要求17的存储器电路,其中在所述第二状态中,到所述第一选择器的输入数据包括来自外部设备的第一数据和它的一个反相数据;
到所述第二选择器的输入数据包括,0和1。
19、一种在其所具有的存储器元件上可任意地进行读出、写入和存贮数据操作的存储器元件的存储器电路其特征在于:在和上述存储器元件一起的大规模集成电路(LSI)器件上包括:算术操作电路,用以在控制输入信号的控制下对第一和第二数据进行技术操作;
上述第一数据是由上述存储器元件外部的器件提供的,
上述第二数据是由上述存储器元件提供的,上述控制输入信号是由上述存储器之外元件提供的且与上述第一数据不同;
还包括有控制电路;该控制电路包括:第一状态,在该状态中,所述第一数据根据上述控制输入信号存入上述存储器元件;第二状态,在该状态中,所述在第一数据和第二数之间执行的逻辑操作结果根据所述控制输入信号存入所述存储器元件中;第三状态,在该状态中,在第一、第二数据之间进行的算术操作的结果根据上述控制输入信号存入所述存储器元件中。
20、根据权利要求19的存储器电路,其中用来自外部设备的两个控制输入信号确定所述控制电路装置的所述三种状态。
21、根据权利要求20的存储器电路,其中用来自外部设备的所述控制输入信号中的一个信号将所述三种状态分为两种状态类型。
22、根据权利要求21的存储器电路其中所述两种状态类型包括常规写入状态和所述逻辑运算状态为一种状态类型和所述算术运算状态。
23、根据权利要求21的存储器电路,其中在算术运算状态来自外部设备的所述控制输入信号中的一个是进位输入信号。
24、根据权利要求22的存储器电路,其中用控制输入信号区分所述常规写入状态和所述逻辑运算状态,控制输入信号不同于用于区分所述两种状态类型的所述外部控制输入信号。
25、根据权利要求19的存储器电路,其中在所述的逻辑运算状态中,所述第一数据和第二数据进行“异”运算作为逻辑运算。
26、根据权利要求19的存储器电路,其中所述算术运算状态中,所述第一数据和第二数据进行带进位运算的相加。
27、根据权利要求26的存储器电路,其中在算术运算状态中,由带进位运算方式的所述算术加法得到的进位结果被输出。
28、根据权利要求19的存储器电路还包括:
两个选择器装置分别从多个输入数据项中选择一个数据项,
来自所述选择器装置的第一选择器的一个输出作为所述第一数据的输入,
来自第二选择器的一个输出作为来自外部器件的所述控制输入信号的一个输入,
所述两个选择器的输出选择是相互独立确定的。
29、根据权利要求23的存储器电路,其中所述进位输入信号与用于区分所述常规写入状态和所述逻辑运算状态的控制信号相同。
CN85107929A 1984-10-05 1985-09-30 存贮器电路 Expired CN1006586B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP59208266A JPS6187194A (ja) 1984-10-05 1984-10-05 記憶回路
JP208266/84 1984-10-05
JP105850/85 1985-05-20
JP60105850A JPS61264453A (ja) 1985-05-20 1985-05-20 記憶回路

Publications (2)

Publication Number Publication Date
CN85107929A CN85107929A (zh) 1986-06-10
CN1006586B true CN1006586B (zh) 1990-01-24

Family

ID=26446079

Family Applications (1)

Application Number Title Priority Date Filing Date
CN85107929A Expired CN1006586B (zh) 1984-10-05 1985-09-30 存贮器电路

Country Status (3)

Country Link
US (2) US4868781A (zh)
KR (1) KR910000365B1 (zh)
CN (1) CN1006586B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448519A (en) * 1984-10-05 1995-09-05 Hitachi, Ltd. Memory device
US6028795A (en) 1985-09-24 2000-02-22 Hitachi, Ltd. One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation
US5923591A (en) * 1985-09-24 1999-07-13 Hitachi, Ltd. Memory circuit
US5450342A (en) * 1984-10-05 1995-09-12 Hitachi, Ltd. Memory device
US5631980A (en) * 1985-03-20 1997-05-20 Canon Kabushiki Kaisha Image processing apparatus for processing image data representative of an image in accordance with the type of processing designated by a designating means
US5265234A (en) * 1985-05-20 1993-11-23 Hitachi, Ltd. Integrated memory circuit and function unit with selective storage of logic functions
JPH01163803A (ja) * 1987-12-21 1989-06-28 Fanuc Ltd 組合せ形状定義方式
US5274364A (en) * 1989-01-09 1993-12-28 Industrial Technology Research Institute Window clipping method and device
US5276781A (en) * 1989-07-12 1994-01-04 Ricoh Company, Ltd. Laser printer controller flexible frame buffer architecture which allows hardware assisted memory erase
GB2266037B (en) * 1992-03-13 1996-02-14 Quantel Ltd An electronic video processing system
CA2093448C (en) * 1992-07-17 1999-03-09 Albert D. Edgar Expert system for image enhancement
JPH06130937A (ja) * 1992-10-21 1994-05-13 Mitsubishi Electric Corp 画面表示装置
JPH06282643A (ja) * 1993-03-29 1994-10-07 Matsushita Electric Ind Co Ltd 画像合成効果装置
JP3496100B2 (ja) * 1994-12-09 2004-02-09 株式会社ルネサステクノロジ 画面表示回路
US8850137B2 (en) * 2010-10-11 2014-09-30 Cisco Technology, Inc. Memory subsystem for counter-based and other applications

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3546680A (en) * 1968-05-01 1970-12-08 Massachusetts Inst Technology Parallel storage control system
US3665419A (en) * 1969-02-18 1972-05-23 North American Rockwell Apparatus for determining shape
US3984670A (en) * 1975-03-26 1976-10-05 Fairchild Camera And Instrument Corporation Expandable digital arithmetic logic register stack
JPS5220735A (en) * 1975-08-08 1977-02-16 Hitachi Ltd Microprogram controlled computer system
US4099231A (en) * 1975-10-01 1978-07-04 Digital Equipment Corporation Memory control system for transferring selected words in a multiple memory word exchange during one memory cycle
JPS5339A (en) * 1976-06-24 1978-01-05 Mitsubishi Electric Corp Trouble detector for calculator structure
US4080651A (en) * 1977-02-17 1978-03-21 Xerox Corporation Memory control processor
US4164787A (en) * 1977-11-09 1979-08-14 Bell Telephone Laboratories, Incorporated Multiple microprocessor intercommunication arrangement
US4302809A (en) * 1978-06-29 1981-11-24 Burroughs Corporation External data store memory device
JPS56140390A (en) * 1980-04-04 1981-11-02 Nippon Electric Co Picture memory
US4317114A (en) * 1980-05-12 1982-02-23 Cromemco Inc. Composite display device for combining image data and method
JPS6020755B2 (ja) * 1980-12-26 1985-05-23 松下電器産業株式会社 画面表示装置
US4439829A (en) * 1981-01-07 1984-03-27 Wang Laboratories, Inc. Data processing machine with improved cache memory management
US4438493A (en) * 1981-07-06 1984-03-20 Honeywell Information Systems Inc. Multiwork memory data storage and addressing technique and apparatus
JPS58139241A (ja) * 1982-02-10 1983-08-18 Toshiba Corp 画像メモリアクセス方式
US4485461A (en) * 1982-04-12 1984-11-27 Nippon Electric Co., Ltd. Memory circuit
JPS58196671A (ja) * 1982-05-10 1983-11-16 Hitachi Ltd 半導体記憶素子
JPS58208845A (ja) * 1982-05-31 1983-12-05 Toshiba Corp 重ね合せ表示方式
US4484187A (en) * 1982-06-25 1984-11-20 At&T Bell Laboratories Video overlay system having interactive color addressing
US4435792A (en) * 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
JPS5960658A (ja) * 1982-09-30 1984-04-06 Fujitsu Ltd 論理機能を備えた半導体記憶装置
US4531120A (en) * 1983-01-20 1985-07-23 International Business Machines Corporation Superposing graphic patterns
US4631700A (en) * 1983-01-21 1986-12-23 The Laitram Corporation Magnetically coded software for multi-purpose computer
US4616336A (en) * 1983-05-11 1986-10-07 International Business Machines Corp. Independent image and annotation overlay with highlighting of overlay conflicts
US4578773A (en) * 1983-09-27 1986-03-25 Four-Phase Systems, Inc. Circuit board status detection system
JPS6076881A (ja) * 1983-10-03 1985-05-01 Sharp Corp ス−パ−インポ−ズ装置
US4653020A (en) * 1983-10-17 1987-03-24 International Business Machines Corporation Display of multiple data windows in a multi-tasking system
DE3437896A1 (de) * 1983-10-17 1985-04-25 Canon K.K., Tokio/Tokyo Sichtgeraetsystem
US4559533A (en) * 1983-11-03 1985-12-17 Burroughs Corporation Method of electronically moving portions of several different images on a CRT screen
US4550315A (en) * 1983-11-03 1985-10-29 Burroughs Corporation System for electronically displaying multiple images on a CRT screen such that some images are more prominent than others
JPS60200287A (ja) * 1984-03-24 1985-10-09 株式会社東芝 記憶装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
JPS615339A (ja) * 1984-06-18 1986-01-11 Toyo Commun Equip Co Ltd 画像の重ね合せ表示方式
US4742474A (en) * 1985-04-05 1988-05-03 Tektronix, Inc. Variable access frame buffer memory

Also Published As

Publication number Publication date
KR860003551A (ko) 1986-05-26
CN85107929A (zh) 1986-06-10
KR910000365B1 (ko) 1991-01-24
US4868781A (en) 1989-09-19
US5592649A (en) 1997-01-07

Similar Documents

Publication Publication Date Title
CN1006586B (zh) 存贮器电路
US5408670A (en) Performing arithmetic in parallel on composite operands with packed multi-bit components
US5450342A (en) Memory device
JP3599352B2 (ja) フレキシブルなn−ウェイ・メモリ・インターリーブ方式
US3299261A (en) Multiple-input memory accessing apparatus
US4377846A (en) Arithmetic unit for generating constants in an electronic computer of the microprogram-controlled type
US7610454B2 (en) Address decoding method and related apparatus by comparing mutually exclusive bit-patterns of addresses
US4992969A (en) Integer division circuit provided with a overflow detector circuit
JP2000148730A (ja) 内積ベクトル演算装置
JPS5837883A (ja) メモリ・アドレシング装置
US5617360A (en) Memory device
US6359812B2 (en) Memory device
JP3413344B2 (ja) 画像演算処理装置およびその動作方法
JP3433588B2 (ja) マスクデータ生成回路及びビットフィールド操作回路
US5175838A (en) Memory circuit formed on integrated circuit device and having programmable function
CN1719421A (zh) 基于mcs-51架构的16m字节数据存储器寻址空间扩充方法
EP0189524B1 (en) Memory unit having arithmetic and logic functions, in particular for graphic processing
USRE33922E (en) Memory circuit for graphic images
EP0513851A2 (en) Memory device having arithmetic and logic functions, in particular for graphic processing
SU1283746A1 (ru) Вычислительное устройство
JPS61131137A (ja) 複数アドレスの連続生成方式
JP2569330B2 (ja) 乗算回路
JPS5844551A (ja) デ−タ書込み制御方式
JPH07203453A (ja) コンテクスト生成装置及びこれを用いた符号化装置
JPH04242425A (ja) 10進乗算器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C13 Decision
GR02 Examined patent application
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term