JPS61264453A - 記憶回路 - Google Patents
記憶回路Info
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- JPS61264453A JPS61264453A JP60105850A JP10585085A JPS61264453A JP S61264453 A JPS61264453 A JP S61264453A JP 60105850 A JP60105850 A JP 60105850A JP 10585085 A JP10585085 A JP 10585085A JP S61264453 A JPS61264453 A JP S61264453A
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- Japan
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- data
- memory
- operation mode
- memory circuit
- arithmetic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶素子に係り、特に高速多値画像データの
処理用画像メモリに好適な記憶回路に関する。
処理用画像メモリに好適な記憶回路に関する。
第２図，第３図に示す様な画像処理を例に取り、従来技
術を説明する。
術を説明する。
第２図において、Ｍｌは元の多値画像データが格納され
たメモリエリア、Ｍ２は合成する多値画像データが格納
されているメモリエリア，Ｍ１′は演算後の多値画像デ
ータ格納エリアである。
たメモリエリア、Ｍ２は合成する多値画像データが格納
されているメモリエリア，Ｍ１′は演算後の多値画像デ
ータ格納エリアである。
また、第３図において８１はメモリエリアＭ１からデー
タをＦｉ，ｅａｄする処理ステ，プ，８２はメモリエリ
アＭ２からデータを３ｅａｄする処理ステ，プ，８５は
ＲｅａｄシたメモリエリアＭ１とメモリエリアＭ２のデ
ータを合成する処理ステップ， ８４はＳ６で得られた
合成データをメモリエリアＭ１へＷｒｉｔｅする処理ス
テ，プである。
タをＦｉ，ｅａｄする処理ステ，プ，８２はメモリエリ
アＭ２からデータを３ｅａｄする処理ステ，プ，８５は
ＲｅａｄシたメモリエリアＭ１とメモリエリアＭ２のデ
ータを合成する処理ステップ， ８４はＳ６で得られた
合成データをメモリエリアＭ１へＷｒｉｔｅする処理ス
テ，プである。
第２図に示した多値画像データ処理は、通常の合成であ
るため、演算として加算をすることになる。この結果、
重なっている部分は、データの値が大きくなりクロスハ
ツチで示すように濃くなる。一般に、メモリエリアのデ
ータ量は数百Ｋから数十Ｍバイトと大容量であり、演算
処理装置で扱うデータ単位は、８ビ，トから５２ビツト
の範囲にあるものが殆んどである。この結果、データ処
理のステップは、第５図に示す様に８１から８４のデー
タ処理の繰返し回数は５２ビツトを１＠算単位としても
１０〜１０ のオーダーとなる。このように繰返し回数
が多いため、画像データ処理時間の大部分は、第Ｓ図に
示すループ内の処理時間となる。この結果、画像データ
処理は、データ演算処理よりもメモリアクセスに多くの
時間を使うことになる。（Ｓｌから８４の４ステツプ中
、Ｓｌ，Ｓｌ，Ｓ４の３ステ，グがメモリアクセスであ
る）。以上のように、画像データ処理等のような大容量
メモリアクセスを必要とする処理では、演算処理装置の
演算スピードの向上を図ってもメモリアクセスの時間で
処理時間が規定され、演算処理装置の実効演算スピード
が向上しないという欠点がある。
るため、演算として加算をすることになる。この結果、
重なっている部分は、データの値が大きくなりクロスハ
ツチで示すように濃くなる。一般に、メモリエリアのデ
ータ量は数百Ｋから数十Ｍバイトと大容量であり、演算
処理装置で扱うデータ単位は、８ビ，トから５２ビツト
の範囲にあるものが殆んどである。この結果、データ処
理のステップは、第５図に示す様に８１から８４のデー
タ処理の繰返し回数は５２ビツトを１＠算単位としても
１０〜１０ のオーダーとなる。このように繰返し回数
が多いため、画像データ処理時間の大部分は、第Ｓ図に
示すループ内の処理時間となる。この結果、画像データ
処理は、データ演算処理よりもメモリアクセスに多くの
時間を使うことになる。（Ｓｌから８４の４ステツプ中
、Ｓｌ，Ｓｌ，Ｓ４の３ステ，グがメモリアクセスであ
る）。以上のように、画像データ処理等のような大容量
メモリアクセスを必要とする処理では、演算処理装置の
演算スピードの向上を図ってもメモリアクセスの時間で
処理時間が規定され、演算処理装置の実効演算スピード
が向上しないという欠点がある。
なお、この種の処理を行う記憶回路として、例えば、特
開昭５５−１２９３８７号公報に示される。
開昭５５−１２９３８７号公報に示される。
本発明の目的は、上記欠点に対処するため多値画像デー
タの画像処理及び多倍長演算処理等を高速に実行する記
憶回路を提供することにある。
タの画像処理及び多倍長演算処理等を高速に実行する記
憶回路を提供することにある。
本発明は、例えば前述の多値画像データの合成処理（画
像データ間の加算処理）の高速化を図るために、下記の
５つの機能を合せ持つ記憶回路である。
像データ間の加算処理）の高速化を図るために、下記の
５つの機能を合せ持つ記憶回路である。
（１）外部データの記憶素子への書込み処理機能。
（２）記憶素子に既に記憶されているデータと外部デー
タの論理演算の実行及び演算結果の記憶素子への書き込
み処理機能。
タの論理演算の実行及び演算結果の記憶素子への書き込
み処理機能。
（３）記憶素子に既に記憶されているデータと外部デー
タの算術演算の実行及び演算結果の記憶素子への書き込
み処理機能。
タの算術演算の実行及び演算結果の記憶素子への書き込
み処理機能。
これらの３つの機能を持つ記憶回路を、次の点に着眼し
て実現している。
て実現している。
前述した多値画像データ合成処理以外の多くの演算処理
に２いても、演算として要求されるものは、２項演算で
あり、なおかつ２オペランド演算である。すなわち、 Ｄ−ＤｏｐＳ（ＯＰは演算子） の形式の演算が多く、 Ｄ ４−８１ ｏｐ ８．ｏｐ−・−・−ｏｐ３ｎのよ
５な多項演算、多オペランド演算は使用頻度が低い。こ
の２項かつ２オペランド演算を演算処理装置（ＣＰＵ）
のデータと記憶素子のデータの間で行う場合、演算結果
の格納先がＣＰＵのレジスタであれば（前記のＤがレジ
スタで、Ｓが記憶素子）１回の記憶素子のアクセスで済
むが、逆の場合（前記りが記憶素子で、Ｓがレジスタ）
では、２回のアクセスとなる。多値画像データ処理を始
め、多くのデータ処理では、ＣＰＵのレジスタの数より
も多くのデータを取扱うた゛め、後者のＤを記憶素子と
した演算が多用され、さらに２つのオペランド両方が記
憶素子となる場合が多い。前記Ｓのアクセスは、データ
を読み込むために必須であるが、Ｄを読み出し、書き込
みで２回アクセスすることは、同一の記憶素子を１つの
演算のために２回アクセスすることになる。
に２いても、演算として要求されるものは、２項演算で
あり、なおかつ２オペランド演算である。すなわち、 Ｄ−ＤｏｐＳ（ＯＰは演算子） の形式の演算が多く、 Ｄ ４−８１ ｏｐ ８．ｏｐ−・−・−ｏｐ３ｎのよ
５な多項演算、多オペランド演算は使用頻度が低い。こ
の２項かつ２オペランド演算を演算処理装置（ＣＰＵ）
のデータと記憶素子のデータの間で行う場合、演算結果
の格納先がＣＰＵのレジスタであれば（前記のＤがレジ
スタで、Ｓが記憶素子）１回の記憶素子のアクセスで済
むが、逆の場合（前記りが記憶素子で、Ｓがレジスタ）
では、２回のアクセスとなる。多値画像データ処理を始
め、多くのデータ処理では、ＣＰＵのレジスタの数より
も多くのデータを取扱うた゛め、後者のＤを記憶素子と
した演算が多用され、さらに２つのオペランド両方が記
憶素子となる場合が多い。前記Ｓのアクセスは、データ
を読み込むために必須であるが、Ｄを読み出し、書き込
みで２回アクセスすることは、同一の記憶素子を１つの
演算のために２回アクセスすることになる。
即ち、ＤＲＡＭ（Ｄｙｎａｒｎｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓＭｅｍｏｒｙ）で用いられているＲｅａｄ
Ｍｏｄｉｆｙ Ｗｒｉｔｅを使い、演算機能を記憶回路
に持たせ、記憶回路内部で読み出しと演算を実行して、
同一の記憶素子を１つの演算のために１回のアクセスで
すむようにする。
ｃｃｅｓｓＭｅｍｏｒｙ）で用いられているＲｅａｄ
Ｍｏｄｉｆｙ Ｗｒｉｔｅを使い、演算機能を記憶回路
に持たせ、記憶回路内部で読み出しと演算を実行して、
同一の記憶素子を１つの演算のために１回のアクセスで
すむようにする。
即ち、データの読み出し、書ぎ込み及び保存が任意に行
なえる記憶素子において、外部からの第１のデータと記
憶素子内の第２のデータから第１のデータを記憶素子に
記憶する通常書き込みモードと第１のデータと第２のデ
ータの論理演算結果のデータを記憶素子に記憶する論理
演算モードと、第１のデータと第２のデータの算術演算
結果のデータを記憶素子に記憶する算術演算モードを取
り得る制御回路を設けたことを特徴とする。
なえる記憶素子において、外部からの第１のデータと記
憶素子内の第２のデータから第１のデータを記憶素子に
記憶する通常書き込みモードと第１のデータと第２のデ
ータの論理演算結果のデータを記憶素子に記憶する論理
演算モードと、第１のデータと第２のデータの算術演算
結果のデータを記憶素子に記憶する算術演算モードを取
り得る制御回路を設けたことを特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
まず、本発明の詳細な説明する。＄４図に、Ｒｅａｄ
Ｍｏｄｉｆｙ Ｗｒｉｔｅ （ｎ場合ツメモリサイクル
ツタイミングチヤードの一例を示す。第４図において、
入ＤＲはＣＰＵからのアドレス、ＷＲはＣＰＵからのラ
イドリクエスト信号、ＲＡＳは行アドレスストローブ、
ＣＡ８は列アドレスストローブ。
Ｍｏｄｉｆｙ Ｗｒｉｔｅ （ｎ場合ツメモリサイクル
ツタイミングチヤードの一例を示す。第４図において、
入ＤＲはＣＰＵからのアドレス、ＷＲはＣＰＵからのラ
イドリクエスト信号、ＲＡＳは行アドレスストローブ、
ＣＡ８は列アドレスストローブ。
Ａは行及び列の時分割アドレス信号、ＷＥはライトイネ
ーフ゛ル、ＤＯはＤＲＡＭのリードデータ。
ーフ゛ル、ＤＯはＤＲＡＭのリードデータ。
ＺはＤＯとＣＰＵからのデータを演算した結果データで
ある。第４図の■で示した区間はメモリのセットアツプ
区間であり、■が演算（Ｍｏｄ ｉ ｆ ｙ ）区間、
■がライト区間である。通常のメモリライトでは■の区
間が無くなり、１メモリサイクｙは短くなるが、半分よ
りは多いため、ＲｅａｄとＷｒｉｔｅノ２回ノアクセス
より、Ｒｅａｄ Ｍｏｄｉ ｆｙ Ｗｒｉ ｔｅの１回
のアクセスの方が時間が短くなり、処理の高速化が図れ
る。本発明による第５図と対応する処理を示す７０−チ
ヤトは第５図に示すようになる。
ある。第４図の■で示した区間はメモリのセットアツプ
区間であり、■が演算（Ｍｏｄ ｉ ｆ ｙ ）区間、
■がライト区間である。通常のメモリライトでは■の区
間が無くなり、１メモリサイクｙは短くなるが、半分よ
りは多いため、ＲｅａｄとＷｒｉｔｅノ２回ノアクセス
より、Ｒｅａｄ Ｍｏｄｉ ｆｙ Ｗｒｉ ｔｅの１回
のアクセスの方が時間が短くなり、処理の高速化が図れ
る。本発明による第５図と対応する処理を示す７０−チ
ヤトは第５図に示すようになる。
次に、本発明の一実施例を説明する。
第１図は本実施例の記憶回路である。第１図において、
１は制御回路、２は記憶素子、３はＤＲＡＭニア ン）
ａ −ラ、ＣＮＴ 、Ｃｒは外部制御信号、ＤＩは外
部からのデータ、Ｚは記憶素子へのライトデータ、ＤＯ
は記憶素子からのリードデータ、Ｐ、Ｇは演算結果状態
イｇ号、Ａ 、ＷＥ 、 ＣＡＢ。
１は制御回路、２は記憶素子、３はＤＲＡＭニア ン）
ａ −ラ、ＣＮＴ 、Ｃｒは外部制御信号、ＤＩは外
部からのデータ、Ｚは記憶素子へのライトデータ、ＤＯ
は記憶素子からのリードデータ、Ｐ、Ｇは演算結果状態
イｇ号、Ａ 、ＷＥ 、 ＣＡＢ。
ＲＡＳ、ＡＤＲ，ＷＲは第４図と同様の信号である。
第４図に示すように、本実施例では、リードデータ美と
外部データＤＩを外部制御信号ＣＮＴ。
外部データＤＩを外部制御信号ＣＮＴ。
Ｃｒによる指示で制御回路１で演算し、演算結果のライ
トデータ２を記憶素子２に書き込む。制御回路１の制御
動作モードを第６図に示す。外部制御信号ＣＮＴ及びＣ
ｒが０の時は、外部データＤＩが記憶素子２のリードデ
ータＤｏをそのまま通すか、反転するかの制御信号とな
るモードであり、外部制御信号ＣＮＴが０でＣｒが１の
時は、外部データＤＩをそのまま通すモードであり、外
部制御信号ＣＮＴが１の時は、リードデータＤＯと外部
データＤＩと外部制御信号Ｃｒの算術加算をするモード
となる。
トデータ２を記憶素子２に書き込む。制御回路１の制御
動作モードを第６図に示す。外部制御信号ＣＮＴ及びＣ
ｒが０の時は、外部データＤＩが記憶素子２のリードデ
ータＤｏをそのまま通すか、反転するかの制御信号とな
るモードであり、外部制御信号ＣＮＴが０でＣｒが１の
時は、外部データＤＩをそのまま通すモードであり、外
部制御信号ＣＮＴが１の時は、リードデータＤＯと外部
データＤＩと外部制御信号Ｃｒの算術加算をするモード
となる。
上記制御動作モードを実現した具体的な回路例を第７図
に示す。第７因において、Ｇ１．Ｇ２のＥＮＯＲゲート
により、算術加算を実現し、Ｇ６゜Ｇ７．ｏａのゲート
で外部制御信号ＣＮＴが０かつＣｒが１の条件を検出し
、Ｇ５ 、Ｇ４．Ｇ５のゲートで構成するセレクタでＥ
ＮＯＲゲートＧ２の出力か外部データＤＩの選択をする
。Ｇ９ ハＣａｒｒｙ Ｌｏｏｋ ａｈｅａｄ（Ｄ Ｇ
ｅｎｅｒａｔｅ信号Ｇを生成するＮＡＮＤゲート、Ｇ１
０は同じ（Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ ｃｒ）
Ｐｒｏｐａｇａｔｅ信号Ｐを生成するＡＮＤゲートであ
る。制御回路１の出力信号Ｚ 、Ｐ 、Ｇの論理式は第
７図に示すようになり、Ｃａｒｒｙ Ｌｏｏｋａｈｅａ
ｄ信号Ｐ、Ｇは、外部制御信号ＣＮでが０の時一定の値
（Ｐ＝Ｏ。
に示す。第７因において、Ｇ１．Ｇ２のＥＮＯＲゲート
により、算術加算を実現し、Ｇ６゜Ｇ７．ｏａのゲート
で外部制御信号ＣＮＴが０かつＣｒが１の条件を検出し
、Ｇ５ 、Ｇ４．Ｇ５のゲートで構成するセレクタでＥ
ＮＯＲゲートＧ２の出力か外部データＤＩの選択をする
。Ｇ９ ハＣａｒｒｙ Ｌｏｏｋ ａｈｅａｄ（Ｄ Ｇ
ｅｎｅｒａｔｅ信号Ｇを生成するＮＡＮＤゲート、Ｇ１
０は同じ（Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ ｃｒ）
Ｐｒｏｐａｇａｔｅ信号Ｐを生成するＡＮＤゲートであ
る。制御回路１の出力信号Ｚ 、Ｐ 、Ｇの論理式は第
７図に示すようになり、Ｃａｒｒｙ Ｌｏｏｋａｈｅａ
ｄ信号Ｐ、Ｇは、外部制御信号ＣＮでが０の時一定の値
（Ｐ＝Ｏ。
Ｇ＝１）を取る。
第８図は本実施例の記憶回路を４回路用いた４ビツト演
算メモリの構成である。第８図で＆気説明を簡単にする
ため、算術演算モードを主体とした部分のみ示しである
。１１．１２，１３．ｉ４は第１＠に示した記憶回路、
Ｇ１１から０２８は桁上げ処理を行うたメ＋７） Ｃａ
ｒｒｙ Ｌｏｏｋａｈｅａｄ回路を構成しているゲート
、Ｆは演算後の桁上げ結果を格納するレジスタである。
算メモリの構成である。第８図で＆気説明を簡単にする
ため、算術演算モードを主体とした部分のみ示しである
。１１．１２，１３．ｉ４は第１＠に示した記憶回路、
Ｇ１１から０２８は桁上げ処理を行うたメ＋７） Ｃａ
ｒｒｙ Ｌｏｏｋａｈｅａｄ回路を構成しているゲート
、Ｆは演算後の桁上げ結果を格納するレジスタである。
記憶回路１１は最下位ビット、記憶回路１４は最上位と
、トに対応している。レジスタＦは繁雑さを防ぐため図
では省略しているが、外部から、０及び１にセットする
回路が付加しである。桁上げ結果すなわちグー）Ｇ２９
の出力論理式は、 Ｇ、＋ＧＳ ・Ｐ、＋Ｇ、 −Ｐ３−Ｐ４＋Ｇ、 −Ｐ
、 −Ｐ３−Ｐ、−）−Ｃｒ−ＰｌｅＰ、・Ｐ、・Ｐ４
と表わされ、外部制御信号ＣＮＴが０の時、Ｐｉ ＝１
、 Ｇｉ ＝０ （ただしｉは１から４までの整数）
となるので、上記論理式は、Ｃ「だけとなり、レジスタ
Ｆの値はライト動作で変化しない。途中桁上げ信号Ｃｒ
２．Ｃｒ、 、Ｃｒ、も同様にＣｒと同じ値となるため
、外部制御信号ＣＮＴが００時の５つの動作状態はライ
ト動作で変化しない。外部制御信号ＣＮＴの値が１の時
は、記憶回路１１，１２，１３．１４の桁上げ制御信号
ｐ、 、ｐｔ、ｐ、。
、トに対応している。レジスタＦは繁雑さを防ぐため図
では省略しているが、外部から、０及び１にセットする
回路が付加しである。桁上げ結果すなわちグー）Ｇ２９
の出力論理式は、 Ｇ、＋ＧＳ ・Ｐ、＋Ｇ、 −Ｐ３−Ｐ４＋Ｇ、 −Ｐ
、 −Ｐ３−Ｐ、−）−Ｃｒ−ＰｌｅＰ、・Ｐ、・Ｐ４
と表わされ、外部制御信号ＣＮＴが０の時、Ｐｉ ＝１
、 Ｇｉ ＝０ （ただしｉは１から４までの整数）
となるので、上記論理式は、Ｃ「だけとなり、レジスタ
Ｆの値はライト動作で変化しない。途中桁上げ信号Ｃｒ
２．Ｃｒ、 、Ｃｒ、も同様にＣｒと同じ値となるため
、外部制御信号ＣＮＴが００時の５つの動作状態はライ
ト動作で変化しない。外部制御信号ＣＮＴの値が１の時
は、記憶回路１１，１２，１３．１４の桁上げ制御信号
ｐ、 、ｐｔ、ｐ、。
Ｐ４ 、Ｇ１．Ｃ％ 、（）Ｓ 、Ｇ４ ）ｊ Ｃａｒ
ｒｙ Ｊ、ｏｏｋａｈｅａｄ ｅｒ）信号として動作す
るため、通常の加算が実現できる。
ｒｙ Ｊ、ｏｏｋａｈｅａｄ ｅｒ）信号として動作す
るため、通常の加算が実現できる。
第６図に示すように、制御回路１の動作モードは少ない
が、外部制御信号Ｃｒと外部データＤＩの入力として、
論理Ｏ２論理１．マイクロプロセッサ等の書き込みデー
タＤ及びその反転データＤを選択することで動作ファン
クシ璽ンは増加する。
が、外部制御信号Ｃｒと外部データＤＩの入力として、
論理Ｏ２論理１．マイクロプロセッサ等の書き込みデー
タＤ及びその反転データＤを選択することで動作ファン
クシ璽ンは増加する。
第９図に上記の回路を組合せた例を示す。第９図（ａ）
は具体的な最下位ビットの回路であり、第９図（ｂ）は
その動作ファンクシ曹ンである。
は具体的な最下位ビットの回路であり、第９図（ｂ）は
その動作ファンクシ曹ンである。
０２９〜Ｇ５５のゲートは外部制御信号Ｏｒに対するセ
レクタを構成しており、０３４〜Ｇ５７のゲートは外部
データＤＩに対するセレクタを構成している。ＳＯ，Ｓ
ｌは外部制御信号Ｃｒのセレクタのセレクト制御信号、
８２．８３は外部データＤＩのセレクタのセレクト制御
信号である。第９図（Ｃ）は上位ビットに対する回路で
ある。第９図（ａ）との違いは、外部制御信号ＣＮＴが
１の時に、外部制御信号Ｃｒに下位ビットからの桁上げ
信号（：ｒｉ−１を入力するために、０３８〜Ｇ４４の
ゲートで構成しであるようにセレクタを変更しであるこ
とである。外部データＤＩに対するセレクタは第９図（
ａ）と同一構成となっている。第９図に示す構成で、記
憶回路は、１６種の論理演算と６種の算術演算を１回の
メモリライトアクセスで実行可能となる。例えば第２図
に示した多値画像データの重ね合わせは、セレクト信号
ＳＯをＯ８１を０．Ｓ２を０．８５を１にセットし、多
値画像データメモリ鳩を読み被演算多値画像データメモ
ＩＪ Ｍｌに書くことで、各々のデータの加算が興行さ
れ、演算結果データＭ１’となり、高速な多値画像の重
ね合わせの処理が可能となる。同様に、セレクト信号Ｓ
Ｏを１．Ｓｌを１８２を１．Ｓ５を１とすることで減算
を指定し、第１０図に示すように、多値画像データの不
要部分（ノイズ等）の削除処理が可能となる。
レクタを構成しており、０３４〜Ｇ５７のゲートは外部
データＤＩに対するセレクタを構成している。ＳＯ，Ｓ
ｌは外部制御信号Ｃｒのセレクタのセレクト制御信号、
８２．８３は外部データＤＩのセレクタのセレクト制御
信号である。第９図（Ｃ）は上位ビットに対する回路で
ある。第９図（ａ）との違いは、外部制御信号ＣＮＴが
１の時に、外部制御信号Ｃｒに下位ビットからの桁上げ
信号（：ｒｉ−１を入力するために、０３８〜Ｇ４４の
ゲートで構成しであるようにセレクタを変更しであるこ
とである。外部データＤＩに対するセレクタは第９図（
ａ）と同一構成となっている。第９図に示す構成で、記
憶回路は、１６種の論理演算と６種の算術演算を１回の
メモリライトアクセスで実行可能となる。例えば第２図
に示した多値画像データの重ね合わせは、セレクト信号
ＳＯをＯ８１を０．Ｓ２を０．８５を１にセットし、多
値画像データメモリ鳩を読み被演算多値画像データメモ
ＩＪ Ｍｌに書くことで、各々のデータの加算が興行さ
れ、演算結果データＭ１’となり、高速な多値画像の重
ね合わせの処理が可能となる。同様に、セレクト信号Ｓ
Ｏを１．Ｓｌを１８２を１．Ｓ５を１とすることで減算
を指定し、第１０図に示すように、多値画像データの不
要部分（ノイズ等）の削除処理が可能となる。
この処理においても重ね合わせ処理と同様、削除用デー
タメモＩＪＭ３の読み出しと被演算データメモリへの書
き込みをくり返すだけで実現できるため、高速処理が可
能である。
タメモＩＪＭ３の読み出しと被演算データメモリへの書
き込みをくり返すだけで実現できるため、高速処理が可
能である。
本実施例によれば、
（１）多値画像データ処理が６回のメモリアクセスノク
り返しから２回のメモリアクセスのくり返しとなり、重
ね合わせ、削除等の処理の高速化が可能となる。
り返しから２回のメモリアクセスのくり返しとなり、重
ね合わせ、削除等の処理の高速化が可能となる。
（２）メモリ間のデータ演算が、メモリ側で実現するた
め、マイクロプロセッサ等の演算機能を待ったデバイス
だけでなく、ＤＡＭ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ 、
Ａｃｃｅｓｓ） ＝ｙ ｙＦローラのような演Ｘ機能が
ないデバイスでも多値画像処理が可能となる。
め、マイクロプロセッサ等の演算機能を待ったデバイス
だけでなく、ＤＡＭ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ 、
Ａｃｃｅｓｓ） ＝ｙ ｙＦローラのような演Ｘ機能が
ないデバイスでも多値画像処理が可能となる。
（５）第８図に示すような回路構成を取ることで、メモ
リライトアクセス時に桁上げ処理も行うため、多倍長算
術演算が、メモリライトのみで実現でき、高速な多倍長
算術演算処理が可能となる。
リライトアクセス時に桁上げ処理も行うため、多倍長算
術演算が、メモリライトのみで実現でき、高速な多倍長
算術演算処理が可能となる。
以上説明したように本発明によれば、多値画像データ合
成処理や多値Ｉ＃偉データ削除処理が高速に実行できる
という効果が得られる。
成処理や多値Ｉ＃偉データ削除処理が高速に実行できる
という効果が得られる。
第１図は本発明の一実施例の記憶回路のブロック図、畠
２図は多値画像データ処理を説明するための図、第５図
は多値画像データ処理を示すフローチャート、第４図は
メモリアクセスを示すタイミングチャート、ｔｇｓ図は
本発明の一実施例である多値画像データを示すフローチ
ャート、第６図は制御回路の動作モードを説明するため
の図、第７図は制御回路の構成例を示す図、第８図は４
ビツト演算メモリ構成例を示す図、第９図は本実施例の
応用例を説明するだめの図、第１０図は多値画像データ
削除処理を説明するための図である。 °１・・・・・・制御回路、 ２・・・・・・記
憶素子、５・・・・・・Ｄｉ（、ＡＭコントローラ、１
１．１２，１３．１４・・曲記憶回路、ＤＩ・・・・・
・外部入力データ、 ＤＯ・・・・・・メモリリードデータ、Ｃｒ・・・・・
・外部制御信号（桁上げ他）、ＣＮＴ・・・・・・外部
制御信号（演算モード）、Ｚ・・・・・・演算ライトデ
ータ。 躬 Ｉ 乙 も ２ 口 第３０ も５０ ご 的 の Ｑごくで ＜Ｃ”；ｃ＜ リ ＼ （Ｑ Ｎ 第 ６ 図 第１Ｏ口 ｒ１３′ 第 ７ 口 Ｚ＝（Ｃ＃７’ Ｃｙ−）□Ｉ 十（０下ｃｒ）−（ｏ
ｒ■Ｄ ００Ｃｒ ）第 ８ 口 ト。−い Ｑ
２図は多値画像データ処理を説明するための図、第５図
は多値画像データ処理を示すフローチャート、第４図は
メモリアクセスを示すタイミングチャート、ｔｇｓ図は
本発明の一実施例である多値画像データを示すフローチ
ャート、第６図は制御回路の動作モードを説明するため
の図、第７図は制御回路の構成例を示す図、第８図は４
ビツト演算メモリ構成例を示す図、第９図は本実施例の
応用例を説明するだめの図、第１０図は多値画像データ
削除処理を説明するための図である。 °１・・・・・・制御回路、 ２・・・・・・記
憶素子、５・・・・・・Ｄｉ（、ＡＭコントローラ、１
１．１２，１３．１４・・曲記憶回路、ＤＩ・・・・・
・外部入力データ、 ＤＯ・・・・・・メモリリードデータ、Ｃｒ・・・・・
・外部制御信号（桁上げ他）、ＣＮＴ・・・・・・外部
制御信号（演算モード）、Ｚ・・・・・・演算ライトデ
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Claims (1)
- 【特許請求の範囲】 １、データの読み出し、書き込み及び保存が任意に行な
える記憶素子において、外部からの第１のデータと該記
憶素子内の第２のデータから該第１のデータを該記憶素
子に記憶する通常書き込みモードと、該第１のデータと
該第２のデータの論理演算結果のデータを該記憶素子に
記憶する論理演算モードと、該第１のデータと該第２の
データの算術演算結果のデータを該記憶素子に記憶する
算術演算モードを取り得る制御回路を設けたことを特徴
とする記憶回路。 ２、前記制御回路における前記３つのモードを複数の外
部からの制御入力信号で指定することを特徴とした特許
請求の範囲第１項記載の記憶回路。 ３、前記制御回路における前記３つのモードを２つの外
部からの制御入力信号で指定することを特徴とする特許
請求の範囲第１項記載の記憶回路。 ４、前記外部からの制御入力信号の１つで、前記３つの
モードを２種類に区別することを特徴とする特許請求の
範囲第２項または第３項記載の記憶回路。 ５、前記３つのモードの２種類の区別を通常書き込みモ
ード及び論理演算モードと算術演算モードとすることを
特徴とする特許請求の範囲第４項記載の記憶回路。 ６、算術演算モード指定時に、前記の外部からの制御入
力信号の１つを桁上げ入力信号とすることを特徴とする
特許請求の範囲第２項、第３項、第４項または第５項記
載の記憶回路。 ７、前記３つのモードの２種類の区別を指定する外部か
らの制御入力信号と異なる制御入力信号で、通常書き込
みモードと論理演算モードの区別をすることを特徴とす
る特許請求の範囲第５項記載の記憶回路。 ８、論理演算モード時の論理演算として、前記第１のデ
ータと前記第２のデータの排他的論理和を取ることを特
徴とする特許請求の範囲第１項記載の記憶回路。 ９、算術演算モード時の算術演算として、前記第１のデ
ータと前記第２のデータの桁上げ加算を取ることを特徴
とする特許請求の範囲第１項記載の記憶回路。 １０、算術演算モード時の算術加算の桁上げ結果を出力
することを特徴とする特許請求の範囲第９項記載の記憶
回路。 １１、複数の入力データから１つのデータを選択するセ
レクタを２つ設け、該２つのセレクタのうち第１のセレ
クタの出力を前記第１のデータの入力とし、第２のセレ
クタの出力を前記外部からの制御入力信号の１つの入力
とし、該２つのセレクタの出力選択は、互いに独立に指
定することを特徴とする特許請求の範囲第１項、第２項
、第３項または第４項記載の記憶回路。 １２、前記桁上げ入力信号と、前記通常書き込みモード
と論理演算モードの区別をする制御入力信号を同一の信
号とすることを特徴とする特許請求の範囲第６項または
第７項記載の記憶回路。 １３、算術演算モード時の前記第１のセレクタの入力デ
ータを前記外部からの第１のデータとその反転データの
２つとし、前記第２のセレクタの入力データを０と１と
することを特徴とする特許請求の範囲第９項または第１
１項記載の記憶回路。
Priority Applications (24)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105850A JPS61264453A (ja) | 1985-05-20 | 1985-05-20 | 記憶回路 |
| KR1019850007172A KR910000365B1 (ko) | 1984-10-05 | 1985-09-28 | 기억회로 |
| CN85107929A CN1006586B (zh) | 1984-10-05 | 1985-09-30 | 存贮器电路 |
| EP19920112252 EP0513851A3 (en) | 1984-10-05 | 1985-10-02 | Memory device having arithmetic and logic functions, in particular for graphic processing |
| US07/240,380 US4868781A (en) | 1984-10-05 | 1988-08-29 | Memory circuit for graphic images |
| US07/349,403 US5175838A (en) | 1984-10-05 | 1989-05-08 | Memory circuit formed on integrated circuit device and having programmable function |
| US07/542,028 USRE33922E (en) | 1984-10-05 | 1990-06-21 | Memory circuit for graphic images |
| US07/855,843 US5450342A (en) | 1984-10-05 | 1992-03-20 | Memory device |
| US08/279,843 US5592649A (en) | 1984-10-05 | 1994-07-26 | RAM control method and apparatus for presetting RAM access modes |
| US08/294,405 US5767864A (en) | 1984-10-05 | 1994-08-23 | One chip semiconductor integrated circuit device for displaying pixel data on a graphic display |
| US08/294,407 US5448519A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/294,406 US5838337A (en) | 1984-10-05 | 1994-08-23 | Graphic system including a plurality of one chip semiconductor integrated circuit devices for displaying pixel data on a graphic display |
| US08/294,403 US5424981A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/294,404 US5475636A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/408,283 US5477486A (en) | 1984-10-05 | 1995-03-22 | Memory device |
| US08/435,959 US5493528A (en) | 1984-10-05 | 1995-05-05 | Memory device |
| US08/435,962 US5499222A (en) | 1984-10-05 | 1995-05-05 | Memory device |
| US08/458,480 US5523973A (en) | 1984-10-05 | 1995-06-02 | Memory device |
| US08/582,906 US5615155A (en) | 1984-10-05 | 1996-01-04 | Memory device |
| US08/588,232 US5617360A (en) | 1984-10-05 | 1996-01-18 | Memory device |
| US08/694,599 US5719809A (en) | 1984-10-05 | 1996-08-09 | Memory device |
| US08/853,713 US5781479A (en) | 1984-10-05 | 1997-05-09 | Memory device |
| US09/750,040 US6359812B2 (en) | 1984-10-05 | 2000-12-29 | Memory device |
| US10/059,328 US6643189B2 (en) | 1984-10-05 | 2002-01-31 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105850A JPS61264453A (ja) | 1985-05-20 | 1985-05-20 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264453A true JPS61264453A (ja) | 1986-11-22 |
Family
ID=14418475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105850A Pending JPS61264453A (ja) | 1984-10-05 | 1985-05-20 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264453A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
-
1985
- 1985-05-20 JP JP60105850A patent/JPS61264453A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
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