JPS6382530A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば画像処理用に使用される半導体記憶
装置に関する。

（従来の技術） 従来において、例えば直線等の画像データをフレームメ
モリに書込む場合には、メモリ外部でアドレス演算が実
行され、そのアドレス値に対応する記憶位置にデータが
書込まれるようになっていた。このようなアドレス値の
演算には、例えばＤＤＡ（ディジタル微分解析機）等が
使用されるもので、このＯＤＡは、メモリに書込むべき
直線等の画像データを解析して、次にアクセスすべきメ
モリのアドレス方向（上下左右）を信号として出力する
ものである。すなわち、このＯＤＡからの出力信号に基
づいて、次にアクセスすべき実際のアドレス値の計算が
外部の演算回路で実行され、そのアドレス値に対応する
記憶位置がメモリアクセスされるようになっている。

このため、実際にアクセスするアドレス値を計算するた
めの演算回路をメモリ外部に設けなければならず、ハー
ドウェアが多くなると共に、動作速度の高速化を実現す
ることが困難となっていた。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の半導体記憶装置において例えば画像データの特に書込
み動作速度を高速化することが困難であった点を改善し
、外部にアドレス演算用の回路を備えることなしに効果
的にアドレス指定を行なうことができるようにして、充
分に動作速度の速い半導体記憶装置を提供しようとする
ものである。

［発明の構成］ （問題点を解決するための手段）・ すなわち、この発明による半導体記憶装置にあっては、
データを記憶するデータ記憶部と同一チップ上にアドレ
ス演算回路を備えるようにして、外部のハードウェアを
減少させるようにしたものである。

（作用） すなわち、このように同一チップ上にデータ記憶部とア
ドレス演算回路とを備えるようにした半導体記憶装置に
あっては、外部のハードウェアが減少するこによって、
データの特に書込み動作を高速に行なうことが可能とな
る。

（実施例） 以下、図面を参照してこの発明の一実施例に係る半導体
記憶装置を説明する。この半導体記憶装置１１には、デ
ータ記憶部となるＲ　Ａ　Ｍ　１２と、データ記憶位置
を指定するためのアドレス演算回路部１３が同一チップ
上に形成されるようになっている。

この演算回路部１３には、１次元のアドレス空間を２次
元のアドレスに対応させる場合のメモリ幅Ｍが記憶され
ているＡレジスタ１４と、定数１が記憶されているＢレ
ジスタ１５が設けられている。このＡレジスタ１４に設
定されるメモリ幅Ｍは書き替え可能なもので、例えばＲ
Ａ　Ｍ　１２の最大行アドレス値に対応した値となって
いる。すなわち、第１列のアドレス値が１．２、・・・
、Ｍであり、第２列のアドレス値がＭ＋１、Ｍ＋２、・
・・２Ｍとなっている。そして、これらのレジスタ１４
．１５のいずれか一方がマルチプレクサ１６によって選
択されて、この選択されたレジスタに記憶されている値
Ｍあるいは１が加減算器１７の第１の入力に供給される
。

上記マルチプレクサ１６の選択動作は、ＯＤＡからの制
御信号によって実行されるもので、この制御信号は、次
にアクセスすべきアドレス方向く上下左右）を指定する
ものである。すなわち、ＤＤＡによって指定されるアド
レス方向が“上゛または“下”である場合には、Ａレジ
スタ１４が選択されて、メモリ幅Ｍが加減算器１７に入
力される。

また、指定されたアドレス方向が“右″または“左”で
ある場合には、Ｂレジスタ１５が選択されて、定数１が
加減算器１１に入力される。

上記加減算器１７の第２の入力には、外部からのアドレ
ス信号（ＡＤＲ）または上記加減算器１７からの出力を
保持しているアドレスレジスタ１８の第１の出力が供給
されるもので、このアドレスレジスタ１８の第１の出力
と、マルチプレクサ１６によって選択されたメモリ幅Ｍ
または定数１との演算が加減算器１７によって実行され
るようになっている。

この演算は、ＤＤＡからの制御信号によって制御される
もので、例えば、ＯＤＡによって指定されるアドレス方
向が“上”または“左”の場合には減算が実行され、′
下”または゛右゛の場合には加算が実行される。この演
算結果は、実際にアクセスすべき記憶場所のアドレス値
として第２のマルチプレクサ１９の一方の入力に供給さ
れる。

この第２のマルチプレクサ１９のもう一方の入力には、
アドレスレジスタ１８を介して外部からのアドレス信号
が入力されるもので、この外部からのアドレスと、加減
算器１７から出力されたアドレスのいずれか一方が第２
のマルチプレクサ１９によって選択される。

すなわち、第２のマルチプレクサ１９は、まずアドレス
レジスタ１８を介して入力される外部からのアドレスを
選択して、ＲＡＭ１２に書込むべき画像データの始点と
なるアドレスを指定し、その後は加減算器１７から出力
されるアドレスを選択するようになっている。このよう
にして、マルチプレクサ１９によって選択されたアドレ
スが、ＲＡＭ１２をアクセスする実際のアドレスとなる
。

レジスタ制御ブロック２０には、レジスタ選択信号Ｒ８
，およびレジスタの読出し／書込み制御信号ＲＲＷが入
力されるもので、このレジスタ制御ブロック２０は、上
記Ａレジスタ１４、Ｂレジスタ１５、アドレスレジスタ
１８の選択と、その選択したレジスタの読出し／書込み
制御を行なうようになっている。

すなわち、このように構成される半導体記憶装置１１の
ＲＡＭ１２に直線等の画像データを書込む場合には、ま
ずレジスタ制御ブロック２０によってアドレスレジスタ
１８が制御され、外部から供給されるアドレス信号ＡＤ
Ｒがこのアドレスレジスタ１８に書込まれる。そして、
このアドレスレジスタ１８に書込まれたアドレス値に対
応するＲＡＭ１２の記憶位置に画像データの始点が書込
まれる。次に、ＯＤＡからの制御信号によって指定され
るアドレス方向に基づき、マルチプレクサ１６がＡレジ
スタ１４またはＢレジスタ１５の内容のいずれかを選択
し、その選択した内容を加減算器１７に出力する。この
加減算器１７では、ＤＤＡからの制御信号に基づいて、
アドレスレジスタ１８に保持されているアドレス値と、
マルチプレクサ１６によって選択された内容（定数１ま
たはメモリ幅Ｍ）との加算、またはアドレスレジスタ１
８に保持されているアドレス値から定数１またはメモリ
幅Ｍを減算する演算が実行される。この演算結果は、ア
ドレスレジスタ１８に保持されると共に、マルチプレク
サ１９に送られる。

このマルチプレクサ１９において、外部から供給される
アドレスが選択される時は画像データの始点を指定する
時で、その後は、加減算器１７の出力が選択されるよう
になっている。但し、１つのアドレス値に対応するＲ　
Ａ　Ｍ　１２の記憶位置が複数ビットから成る場合には
、そのビット数に対応する数だけ同一アドレスが選択さ
れる。つまりこのような場合には、マルチプレクサ１９
は、描画中において加減算器１７の出力を選択した後に
、残りのビット数に対応する数だけアドレスレジスタ１
８を選択するようになる。以上のような動作が繰返され
ることによって、直線等の画像データがＲＡＭ１２に書
込まれる。

このＲＡＭ１２の書込みおよび読出し動作は、外部から
供給される書込み／読出し制御信号Ｒ／Ｗによって制御
されるもので、画像データはデータバスを介して転送さ
れるようになっている。

尚、上記実施例では、Ａレジスタ１４にメモリ幅Ｍ１Ｂ
レジスタ１５に定数１を記憶するようにしたが、Ａレジ
スタ１４の格納容量を大きくしてこのＡレジスタにメモ
リ幅Ｍと−Ｍとを記憶し、Ｂレジスタに定数−１を記憶
するようにして、これらの値Ｍ、−Ｍ、−１をＤＤＡか
らの制御信号によって選択できるようにすれば、加減算
器１７の動作は加算だけで済むようになる。この場合、
定数１を加算する演算は、ＯＤＡからの信号をキャリー
として使用するようにして実行することができる。

またＡレジスタに２つの値を設定する代わりに、Ａレジ
スタ１４とマルチプレクサ１６との間に反転用のインバ
ータを設け、Ａレジスタから直接出力される値Ｍと上記
インバータを介して出力される値−ＭとをＤＤＡからの
制御信号に基づいて選択できるようにしても良い。

したがって、加減算器１７を加算器に置換えることが可
能になり、アドレス演算回路１３のハードウエアを減少
させることができるようになる。

またさらに、Ａレジスタ１４の内容と８レジスタ１５の
内容を加算する加算器を設けるか、あるいはＡレジスタ
１４とＢレジスタ１５の内容を同時に読出して、これら
２つの値とアドレスレジスタ１８に保持されているアド
レス値との演算を行なうようにすれば、上下左右のアド
レス方向だけでなく、゛石組め上方″、゛右斜め上方”
、“右斜め下方パ、ざらに゛右斜め下方″へのアクセス
も可能となる。

［発明の効果］ 以上のようにこの発明によれば、次にアクセスすべきア
ドレス値の計算がデータを記憶するＲＡＭと同一チップ
上で行なうことができるようになるので、外部にアドレ
ス計算をする回路を備える必要がなくなる。したがって
、ハードウェアが少なくて済み、製造価格を低く押える
ことが可能となると共に、動作速度の速い半導体記憶装
置を提供することができるようになる。

【図面の簡単な説明】 図はこの発明の一実施例に係る半導体記憶装置を説明す
る構成図である。 １１・・・半導体記憶装置、１２・・・ＲＡＭ、１３・
・・アドレス演算回路部、１４．１５・・・レジスタ、
１６．１９・・・マルチプレクサ、１７・・・加減算器
、１８・・・アドレスレジスタ、２０・・・レジスタ制
御ブロック。

Claims (2)

【特許請求の範囲】
1. （１）データの書込みおよび読出しが行われるデータ記
   憶部と、 このデータ記憶部と同一チップ上に形成され、上記デー
   タ記憶部にデータを書込む初期アドレスを指定するアド
   レス信号、および上記データ記憶部に書込むべきデータ
   から算出されたアドレス指定方向信号が外部から入力さ
   れ、このアドレス指定方向信号に基づいて、上記データ
   記憶部にデータを書込むアドレスを順次演算して指定す
   るアドレス演算部とを具備したことを特徴とする半導体
   記憶装置。
2. （２）上記アドレス演算部は、 メモリ幅に対応する数値が記憶される第１のレジスタと
   、 定数１が記憶される第２のレジスタと、 上記アドレス指定方向信号に基づき、上記第１のレジス
   タの内容または上記第２のレジスタの内容のいずれか一
   方を選択して出力するマルチプレクサと、 上記データ記憶部にデータを書込む初期アドレスを指定
   する外部からのアドレス信号が入力されるアドレスレジ
   スタと、 上記アドレス指定方向信号に基づき、上記マルチプレク
   サからの出力と上記アドレスレジスタからの出力との演
   算を行ないその演算結果を次のアドレス信号として上記
   データ記憶部に供給すると共に、上記アドレスレジスタ
   に供給して順次アドレスを演算する演算回路とを具備し
   ている特許請求の範囲第１項記載の半導体記憶装置。