KR890013567A - 다이렉트 메모리 액세스 제어장치 - Google Patents

다이렉트 메모리 액세스 제어장치 Download PDF

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Abstract

내용 없음.

Description

다이렉트 메모리 액세스 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 2시스템 버스간에 DMA전송을 행할 수 있는 종래의 데이터 처리 장치의 실시예를 도시하는 시스템 블록도.
제2도는 제1도에 도시된 데이터 처리장치의 중요부분과 버스 마스터(master)들을 도시하는 시스템 블록도.
제 5는 본 발명에 따른 DMAC의 첫번째 실시예를 나타내는 시스템 블록도.

Claims (17)

  1. 상호 독립된 제1, 제2의 시스템 버스, 제1의 시스템 버스에 접속된 제1의 주변장치, 제2의 시스템 버스에 접속된 제2의 주변장치, 제1,제2의 시스템 버스들중의 적어도 하나에 접속된 중앙처리장치, 및 제1,제2의 시스템 버스들 사이의 데이터와 어드레스 전송과 그의 전송방향을 제어하기 위한 버퍼 수단들을 포함하는 데이터 처리장치에서의 다이렉트 메모리 액세스를 제어하기에 적합한 다이렉트 메모리 액세트 제어장치에 있어서, 어드레스와 데이터를 수신하고 출력하기 위한 입/출력수단과, 전송 요구에 응답하여 제1의 시스템 버스, 제2의 시스템 버스 및 입/출력 수단사이의 데이터와 어드레스 전송방향을 제어하기 위하여 버퍼제어신호를 버퍼 수단에 공급하기 위한 버퍼 제어수단과, 전송요구에 응답하여 각각 제1의 주변장치와 제2의 주변장치에 두세트의 제어신호를 공급하기 위한 제어신호 발생수단으로 이루어진 다이렉트 메모리 액세스 제어장치.
  2. 적어도 상호 독립된 제1, 제2의 시스템 버스, 제1의 시스템 버스에 접속된 적어도 하나의 메모리 장치, 제2의 시스템 버스에 접속된 적어도 하나의 입/출력 장치, 제1,제2의 시스템 버스의 적어도 하나에 접속된 중앙처리장치, 및 제1,제2의 시스템 버스들 사이의 어드레스와 데이터 전송과 그의 전송 방향을 제어하기 위한 버퍼수단들을 포함하는 데이터 처리장치에서의 다이렉트 메모리 액세스를 제어하기에 적합한 다이렉트 메모리 액세스 제어장치에 있어서, 전송 요구에 응답하여 제1,제2의 시스템 버스들의 사용권을 얻기 위한 제1,제2의 시스템 버스들에 접속된 버스와 단자 제어수단과, 중앙처리장치로의 인터럽트와 중앙처리장치로 부터의 액세를 제어하기 위한 제1,제2의 시스템 버스들에 접속된 인터럽트와 슬레이브 제어수단과, 상기 버스와 단자 제어수단이 제1,제2의 시스템 버스들의 사용권을 갖고 있든 갖고 있지 않든, 액세스가 중앙처리장치로부터 이루어지든 이루어지지 않든 전송요구에 따라 다이렉트 메모리 액세스 제어장치의 동작을 결정하고, 상기 전송요구에 응답하여 메모리 장치와 입/출력 장치 사이의 전송을 행하기 위해서 결정된 동작을 기초로 하여 상기 버스와 단자 제어수단, 상기 버퍼수단 및 상기 인터럽트와 슬레이브 제어수단을 제어하는 동작 결정수단등으로 이루어지는 다이렉트 메모리 액세스 제어장치.
  3. 제2항에 있어서, 상기 버스와 단자 제어수단이 제1의 어드레스 스트로브 신호, 제1의 데이터 스트로브 신호 및 리이드 동작을 지시하는 제1의 리이드/라이트 신호등을 메모리에관한 제1의 시스템 버스에 출력하고, 제2의 데이터 스트로브 신호와 상기 요구가 이루어질 때에 리이드 동작을 지시하는 제2의 리이드/라이트 신호를 입/출력 장치에 관한 제2의 시스템 버스에 출력하고, 제1,제2의 시스템 버스들을 통하여 메모리 장치로부터 입/출력 장치로의 싱글 전송을 요구하고, 또한 상기 버스와 단자 제어수단이 제2의 데이터 스트로브 신호와 라이트 동작을 지시하는 제2의 리이드/라이트 신호를 입/출력장치에 관한 제2의 시스템 버스에 출력하고, 제1의 어드레스 스트로브 신호, 제1의 데이터 스트로브 신호, 및 상기 요구가 이루어질때에 라이트 동작을 지시하는 제1의 리이드/라이트 신호를 메모리 장치에 관한 제1의 시스템 버스에 출력하고, 제2,제1의 시스템 버스들을 통해서 입/출력장치로부터 메모리 장치로의 싱글 전송을 요구하는 다이렉트 메모리 액세스 제어장치.
  4. 제2항에 있어서, 다수의 전송요구를 수신하고, 전송 요구로서 가장 높은 우선권을 갖는 전송요구들 중의 하나를 선택하기 위한 전송요구 제어수단과, 상기 전송요구 제어수단에 의하여 선택된 상기 전송요구에 따라 전송정보를 적어도 제어하기 위한 중앙처리수단과, 상기 동작 결정수단에 의하여 결정된 동작에 따라 어드레스 데어터의 입력과 출력을 제어하기 위한 제1,제2의 시스템 버스들에 접속된 입/출력 제어수단을 더 포함하는 다이렉트 메모리 액세스 제어장치.
  5. 적어도 상호 독립된 제1, 제2의 시스템 버스들, 제1,제2의 시스템 버스에 각각 접속된 제1,제2의 메모리 장치, 제1,제2의 시스템 버스들에 각각 접속된 제1,제2의 입/출력장치, 제1,제2의 시스템 버스들중의 적어도 하나에 접속된 중앙처리장치, 및 제1,제2의 시스템 버스들 사이의 데이터와 어드레스 전송과 그의 방향을 제어하기 위한 버퍼수단들을 포함하는 데이터 처리장치에서의 다이렉트 메모리 액세스를 제어하기에 적합한 다이렉트 메모리 액세스 제어장치에 있어서, 전송요구에 따라 제1,제2의 시스템 버스들의 사용권을 얻기 위한 제1,제2의 시스템 버스들에 접속된 버스와 단자 제어수단과, 중앙처리장치로의 인터럽트와 중앙처리장치로부터의 액세스를 제어하기 위한 제1,제2의 시스템 버스들에 접속된 인터럽트와 슬레이브 제어수단과, 상기 버스와 단자 제어수단이 제1,제2의 시스템 버스들의 사용권을 갖고 있든 갖고 있지 않든, 액세스가 중앙처리장치로부터 이루어지든 이루어지지 않든 전송요구에 따라 다이렉트 메모리 액세스 제어장치의 동작을 결정하고, 상기 전송요구에 따라 다이렉트 메모리 액세스 전송을 행하기 위하여 결정된 동작을 기초로 하여 상기 버스와 단자 제어수단, 상기 버퍼수단 및 상기 인터럽트와 슬레이브 제어수단을 제어하는 동작 결정수단등으로 이루어진 다이렉트 메모리 액세스 제어장치.
  6. 제5항에 있어서, 상기 버스와 단자 제어수단이 제1의 어드레스 스트로브 신호, 제1의 데이터 스트로브 신호 및 리이드 동작을 지시하는 제1의 리이드/라이트 신호를 제1의 메모리 장치에 관한 제1의 시스템 버스에 출력하고, 제2의 데이터 스트로브 신호와 상기 요구가 이루어질 때에 리이드 동작을 지시하는 제2의 리이드/라이트 신호를 제2의 입/출력 장치에 관한 제2의 시스템 버스에 출력하고, 제1,제2의 시스템 버스들을 통하여 제1의 메모리 장치로부터 제2의 입/출력장치로의 싱글 전송을 요구하고, 또한 상기 버스와 단자 제어수단이 제2의 데이터 스트로브 신호와 라이트 동작을 지시하는 제2의 리이드/라이트 신호를 제2의 입/출력 장치에 관한 제2의 시스템 버스에 출력하고, 제1의 어드레스 스트로브 신호, 제1의 데이터 스트로브 신호, 및 상기 요구가 이루어질 때에 라이트 동작을 지시하는 제1의 리이드/라이트 신호들을 제1의 메모리 장치에 관한 제1의 시스템 버스에 출력하고, 제2,제1의 시스템 버스들을 통하여 제2의 입/출력장치로부터 제1의 메모리 장치로의 싱글 전송을 요구하는 다이렉트 메모리 액세스 제어장치.
  7. 제5항 있어서, 다수의 전송요구들을 수신하고 상기 전송요구로서 가장 높은 우선권을 갖는 전송요구들 중의 하나를 선택하기 위한 전송요구 제어수단과, 상기 전송요구 제어수단에 의해 선택된 상기 전송요구에 따라 전송정보를 적어도 제어하기 위한 중앙 처리수단, 상기 동작 결정수단에 의하여 결정된 동작에 따라 어드레스와 데이터의 입려과 출력을 제어하기 위한 제1,제2의 시스템 버스들에 접속된 입/출력 제어수단등을 더 포함하는 다이렉트 메모리 액세스 제어장치.
  8. 제7항에 있어서, 중앙처리장치로부터 수신되고 데이터 처리장치의 시스템 구성을 정의하는 버스 정의 데이터를 저장하기 위한 레지스터 수단을 갖는 버스 구성 결정수단을 더 포함하고, 상기 버스 정의 데이터가 상기 버스와 단자 제어수단, 상기 인터럽트와 슬레이브 제어수단, 상기 동작 결정수단, 및 상기 중앙 처리수단에 공급되어 그의 동작들이 결정되는 다이렉트 메모리 액세스 제어장치.
  9. 제7항에 있어서, 중앙처리장치로부터 수신되고 데이터 처리장치의 시스템 구성을 정의하는 버스 정의 데이터와 중앙처리장치로부터 수신되고 어떤 시스템 버스가 중앙처리장치에 의하여 제어되는가를 정의하는 채널 버스 속성 데이터를 각각 저장하기 위한 제1,제2의 레지스터 수단을 갖는 버스 구성 결정수단을 더 포함하고, 상기 버스 정의 데이터와 상기 채널 버스 속성 데이터가 상기 버스와 단자 제어수단, 상기 동작 결정수단 및 상기 중앙 처리수단들에 공급되어 그의 동작들이 결정되는 다이렉트 메모리 액세스 제어장치.
  10. 적어도 상호 독립된 제1,제2의 시스템 버스들, 제1,제2의의 시스템 버스들에 각각 접속된 제1,제2의 메모리 장치들, 제1,제2의 시스템 버스들에 각각 접속된 제1,제2의 입/출력 장치들, 제1,제2의 시스템버스들에 각각 접속된 제1,제2의 중앙처리장치들, 및 제1,제2의 시스템 버스들 사이의 데이터와 어드레스 전송과 그의 전송방향을 제어하기 위한 버퍼수단을 포함하는 데이터 처리장치에서의 다이렉트 메모리 액세스를 제어하기에 적합한 다이렉트 메모리 액세스 제어장치에 있어서, 전송요구에 따라 제1,제2의 시스템 버스들의 사용권을 얻기 위한 제1,제2의 시스템 버스들에 접속된 버스와 단자 제어수단과, 제1,제2의 중앙처리장치들 중의 하나로의 인터럽트와, 제1,제2의 중앙처리장치들 중의 하나로부터의 액세스를 제어하기 위한 제1,제2의 시스템 버스들에 접속된 인터럽트와 슬레이브 제어수단과, 상기 버스와 단자 제어수단이 제1,제2의 버스들의 사용권을 갖고 있든 갖고 있지 않든 액세스가 상기 제1,제2의 중앙처리장치들의 중의 하나로부터 이루어지든, 이루어지지않든 전송요구에 따라 다이렉트 메모리 액세스 제어장치의 동작을 결정하고, 상기 전송요구에 따라 다이렉트 액세스 메모리 전송을 행하기 위하여 결정된 동작을 기초로 하여 상기 버스와 단자 제어수단, 상기 버퍼수단 및 상기 인터럽트와 슬레이브 제어수단을 제어하는 동작 결정수단등으로 이루어지는 다이렉트 메모리 액세스 제어장치.
  11. 제10항에 있어서, 상기 버스와 단자 제어수단이 제1의 어드레스 스트로브 신호, 제1의 데이터 스트로브 신호 및 리이드 동작을 지시하는 제1의 리이드/라이트 신호들을 제1의 메모리 장치에 관한 제1의 시스템 버스에 출력하고, 제2의 데이터 스트로브 신호와 상기 요구가 이루어질 때에 리이드 동작을 지시하는 제2의 리이드/라이트 신호를 제2의 입/출력장치에 관한 제2의 시스템 버스에 출력하고, 제1,제2의 시스템 버스들을 통하여 제1의 메모리 장치로부터 제2의 입/출력 장치로의 싱글 전송을 요구하고, 또한 상기 버스와 단자 제어수단이 제2의 데이터 스트로브 신호와 라이트 동작을 지시하는 제2의 리이드/라이트 신호를 제2의 입/출력 장치에 관한 제2의 시스템 버스에 출력하고, 제1의 어드레스 스트로브 신호, 제1의 데이터 스트로브 신호 및 상기 요구가 이루어질 때에 라이트 동작을 지시하는 제1의 리이드/라이트 신호들을 제1의 메모리 장치에 관한 제1의 시스템 버스에 출력하고, 제2,제1의 시스템 버스들을 통하여 제2의 입/출력 장치로부터 제1의 메모리 장치로의 싱글 전송을 요구하는 다이렉트 메모리 액세스 제어장치.
  12. 제10항에 있어서, 다수의 전송요구들을 수신하고 상기 전송요구로서 가장 높은 우선권을 갖는 전송요구들중의 하나를 선택하기 위한 전송요구 제어수단과, 상기 전송요구 제어수단에 의하여 선택된 상기 전송요구에 따라 전송정보를 적어도 제어하기 위한 중앙 처리수단과, 상기 동작 결정수단에 의하여 결정된 동작에 따라 어드레스와 데이터의 입력과 출력을 제어하기 위한 제1,제2의 시스템 버스들에 접속된 입/출력 제어수단을 더 포함하는 다이렉트 메모리 액세스 제어장치.
  13. 제12항에 있어서, 제1,제2의 중앙처리장치들 중의 임의의 하나로부터 수신되고 데이터 처리장치의 시스템 구성을 정의하는 버스 정의 데이터를 저장하기 위한 레지스터 수단을 갖는 버스 구성 결정수단을 더 포함하고, 상기 버스 정의 데이터가 상기 버스와 단자 제어수단, 상기 인터럽트와 슬레이브 제어수단, 상기 동작 결정수단 및 상기 중앙처리장치에 공급되어 그의 동작들을 결정하는 다이렉트 메모리 액세스 제어장치.
  14. 제12항에 있어서, 제1,제2의 중앙처리장치들 중의 임의의 하나로부터 수신되고 데이터 처리장치의 시스템 구성을 정의하는 버스 정의 데이터와, 제1제2의 중앙처리장치들 중의 임의의 하나로부터 수신되고 어떤 시스템 버스가 중앙처리장치에 의하여 제어되는가를 정의하는 채널 버스 속성 데이터를 각각 저장하기 위한 제1,제2의 레지스터 수단을 갖는 버스 구성 결정수단을 더 포함하고, 상기 버스 정의 데이터와 상기 채널 버스 속성 데이터가 상기 버스와 단자 제어수단, 상기 인터럽트와 슬레이브 제어수단, 상기 동작 결정수단 및 상기 중앙 처리수단에 공급되어 그의 동작들이 결정되는 다이렉트 메모리 액세스 제어장치.
  15. 제10항에 있어서, 제1,제2의 중앙처리장치들로부터의 메새지를 저장하기 위한 상기 동작 결정수단에 접속된 통신 레지스터 수단과, 제1,제2의 중앙처리장치들로부터의 전송요구들에 따라 상기 통신 레지스터 수단의 액세스를 하기 위해 제1,제2의 중앙처리장치들 중의 하나를 인에이블하기 위한 상기 통신 레지스터 수단의 접속된 제어수단과, 메세지가 상기 통신 레지스터 수단에 저장될 때에 목표가 되는 제1,제2의 중앙처리장치들 중의 하나에 통지하기 위한 상기 통신 레지스터 수단과 제1,제2의 시스템 버스들에 접속된 인터럽트 제어수단들을 더 포함하고, 제1,제2의 중앙처리장치 사이의 메시지 통신이 상기 통신 레지스터수단을 통하여 이루어지는 다이렉트 메모리 액세스 제어장치.
  16. 제12항에 있어서, 제1,제2의 중앙처리장치들로 부터의 메시지들을 저장하기 위한 상기 동작 결정수단을 접속된 통신 레지스터 수단과, 제1, 제2의 중아어리로부터의 전송요구에 따라 상기 통신 레지스터 수단에 접속된 제어수단과, 메시지들이 상기 통신 레지스터 수단에 저장될 때에 목표가 되는 제1,제2의의 중앙처리장치들 중의 하나에 통지하기 위한 상기 통신 레지스터 수단과, 제1,제2의 시스템 버스들에 접속된 인터럽트 제어수단들을 더포함하고, 제1,제2의 중앙처리장치들 사이의 메시지 통신이 상기 통신 레지스트 수단을 통하여 이루어지는 다이렉트 메모리 액세스 제어장치.
  17. 제15항에 있어서, 상기 인터럽트 제어수단이 상기 인터럽트와 슬레이브 제어수단의 일부인 다이렉트 메모리 액세스 제어장치
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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