JPH0833871B2 - Ｄｍａ製御装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 CPUを有するデータ処理装置においてCPUがシステムバ
スの専有権を放棄している期間に記憶装置と入出力装置
との間でCPUを介さず直接データを高速で転送するDMAを
制御するDMA制御装置に関し、 データ処理装置の構成を複雑化することなく２つの独
立したシステムバス間でのシングル転送を可能とするこ
とを目的とし、 少なくとも記憶装置が接続されている第１のシステム
バスと少なくとも入出力装置が接続されており該第１の
システムバスとは独立した第２のシステムバスとに接続
され、一方のシステムバス上及び両方のシステムバスに
またがるDMAデータ転送を制御するDMA制御装置におい
て、該記憶装置から該入出力装置への両方のシステムバ
スにまたがるシングル転送時には、該記憶装置に対して
第１のアドレスストローブ信号と第１のデータストロー
ブ信号とリードを指示する第１のリード／ライト信号と
を該第１のシステムバス上に出力すると共に、該入出力
装置に対して第２のデータストローブ信号とリードを指
示する第２のリード／ライト信号とを該第２のシステム
バス上に出力し、該入出力装置から該記憶装置への両方
のシステムバスにまたがるシングル転送時には該入出力
装置に対して第２のデータストローブ信号とライトを指
示する第２のリード／ライト信号とを該第２のシステム
バス上に出力すると共に、該記憶装置に対して第１のア
ドレスストローブ信号と第１のデータストローブ信号と
ライトを指示する第１のリード／ライト信号とを該第１
のシステムバス上に出力するように構成する。

〔産業上の利用分野〕

本発明はDMA（ダイレクト・メモリ・アクセス）制御
装置、特にCPU（中央処理装置）を有するデータ処理装
置においてCPUがシステムバスの専有権を放棄している
期間に記憶装置と入出力装置との間でCPUを介さず直接
データを高速で転送するDMAを制御するDMA制御装置に関
する。

〔従来の技術〕

従来、互いに独立しているシステムバスに接続された
装置間でデータの転送を行なう場合、通常はファースト
・イン・ファースト・アウト（FIFO）又はデュアルポー
ト・ランダム・アクセス・メモリ（RAM）を使用してい
る。しかし、このような２つの独立したシステムバスを
有するデータ処理装置においても、より高速なデータ転
送を行なうために、２つのシステムバスにまたがるDMA
転送の実現が要望されている。

２つのシステムバスにまたがるDMA転送を行ないうる
従来のデータ処理装置としては、第11図に示す装置があ
る。同図中、システムバス100にはCPU101、DMA制御装置
102、メモリ103及びI/O（入出力）インターフェース104
が接続されて第１のシステムを構成している。又、シス
テムバス110にはCPU111、DMA制御装置112、メモリ113及
びI/Oインターフェース114が接続されて第２のシステム
を構成している。システムバス100,110間には、FIFO10
5,115が設けられている。FIFO105はCPU101,111間のメッ
セージ通信用であり、FIFO115はシステムバス100,110間
のデータ転送用である。

例えば、メモリ113からメモリ103へDMAデータ転送を
行なう場合、先ずDMA制御装置112がCPU111よりシステム
バス110の使用権を獲得してメモリ113からのデータをFI
FO115に書き込む。DMA制御装置102は、FIFO115からの転
送要求に応じてCPU101よりシステムバスの使用権を獲得
して、FIFO115からのデータをメモリ103に書き込む。

この従来装置では、２つのDMA制御装置102,112及び２
つのFIFO105,115を設ける必要がある。しかし、FIFO10
5,115は夫々双方向なので、FIFO105,115を制御するため
のコントローラ等の周辺回路の部品数が多くなる。又、
システムバス100,110間のDMAデータ転送は、FIFO115を
介して行なわれ、DMA制御装置102,112夫々とFIFO115と
はハンドシェイクしているため、データ転送の効率が悪
い。更に、２つのシステムバス100,110にまたがるシン
グル転送はできない。

そこで、１つのDMA制御装置により２つのシステムバ
ス間のDMAデータ転送を制御する方法が考えられる。し
かし、従来のDMA制御装置は、本来１つのシステムバス
上のDMA転送を制御する構成とされているため、DMA転送
に必要なリード／ライト信号等の制御信号は１つのシス
テムバスに接続された装置に対してのみ出力可能であ
る。従って、２つの独立したシステムバスにまたがるDM
A転送を行なうには、２つのシステムバス上にDMA転送に
必要な制御信号を出力する制御回路を２つのシステムバ
ス回路に設ける必要がある。

〔発明が解決しようとする問題点〕

従来の２つのDMA制御装置を用いたデータ処理装置の
場合、２つの独立したシステムバスにまたがるシングル
転送は行なえないという問題が生じていた。又、１つの
DMA制御装置を用いたデータ処理装置の場合、２つの独
立したシステムバスにまたがるシングル転送を行なうた
めには、DMA転送に必要な制御信号を出力するための複
雑な回路構成の制御回路を２つのシステムバス間に設け
る必要があり、データ処理装置の構成が複雑となるとい
う問題が生じていた。

本発明は、データ処理装置の構成を複雑化することな
く２つの独立したシステムバス間でのシングル転送を可
能とすることのできるDMA制御装置を提供することを目
的とする。

〔問題点を解決するための手段〕

第１図は、本発明の原理説明図である。同図中、1,3
は独立したシステムバス、２はシステムバス１に接続さ
れた記憶装置、３はシステムバス１に接続された入出力
装置、５は一方のシステムバス上及び両方のシステムバ
スにまたがるDMA転送を制御するDMA制御装置である。

〔作用〕

記憶装置２から入出力装置４への両方のシステムバス
1,3にまたがるシングル転送時には、記憶装置２に対し
て第１のアドレスストローブ信号AS1と第１のデータス
トローブ信号DS1とリードを指示する第１のリード／ラ
イト信号R/W1とを第１のシステムバス１上に出力すると
共に、入出力装置２に対して第２のデータストローブ信
号DA2とリードを指示する第２のリード／ライト信号R/W
2とを第２のシステムバス３上に出力する。他方、入出
力装置４から記憶装置２への両方のシステムバス3,1に
またがるシングル転送時には入出力装置４に対して第２
のデータストローブ信号DS2とライトを指示する第２の
リード／ライト信号R/W2とを第２のシステムバス３上に
出力すると共に、記憶装置２に対して第１のアドレスス
トローブ信号AS1と第１のデータストローブ信号DS1とラ
イトを指示する第１のリード／ライト信号R/W1とを第１
のシステムバス１上に出力する。

従って、データ処理装置の構成を複雑化することなく
２つの独立したシステムバス間でのシングル転送を行な
うことができる。

〔実施例〕

第２図は、本発明の一実施例を適用されたデータ処理
装置の要部を示す。同図中、11,12は互いに独立したシ
ステムバスであり、夫々アドレスとデータバスと制御バ
スとからなる。13,14は夫々システムバス11に接続され
たメモリと入出力装置であり、15,16は夫々システムバ
ス12に接続されたメモリと入出力装置である。DMA制御
装置（以下DMACと言う）17は、直接システムバス11,12
の制御バスに接続されている。又、DMAC17は、双方向バ
ッファ18を介してシステムバス11,12のアドレスバスに
接続されると共に、双方向バッファ19を介してシステム
バス11,12のデータバスに接続されている。従って、DMA
C17は、バッファ18のオン／オフを切換えるコントロー
ル信号及び信号の転送方向を切換えるコントロール信号
を供給することにより、システムバス11または12へアド
レスを出力する。アドレスの出力方向は、転送を行うメ
モリのあるバスに対してである。同様にして、DMAC17
は、バッファ19のオン／オフを切換えるコントロール信
号及び信号の転送方向を切換えるコントロール信号を供
給することにより、システムバス11,12間でのデータの
転送を可能とする。なお、各システムバス11,12に接続
されるCPUの図示は省略する。

先ず、同一システムバス上でのシングル転送の場合の
動作について説明する。ここでは、説明の便宜上、メモ
リ13から入出力装置14へのシステムバス11上のシングル
転送を例にとって説明する。この場合の動作を説明する
ためのデータ処理装置の要部を第３図に示す。

第３図中、DMAC17は入出力装置14からの転送要求を受
取ると、転送アドレスをシステムバス11のアドレスバス
を介してメモリ13に対して出力すると共に、アドレスス
トローブ信号AS1とデータストローブ信号DS1とリード／
ライト信号R/W1とをシステムバス11の制御バスを介して
メモリ13に対して出力することにより転送を開始する。
これと同時に、DMAC17から確認（アクノレッジ）信号AC
Kが制御バスを介して入出力装置14へ出力される。入出
力装置14の制御は、メモリ13に対して出力した制御信号
を使って行なう。即ち、システムバス11の制御バスから
のメモリ13に対するリード／ライト信号R/W1は、インバ
ータINVにより反転されて入出力装置14に供給される。
転送の終了は、メモリ13からデータコンプリート信号DC
1がシステムバス11の制御バスを介してDMAC17へ供給さ
れることにより通知される。

この場合の各種信号のタイミングは、第４図中ケース
Ｉとして示してある。第４図（Ａ），（Ｂ）は夫々シス
テムクロック信号CLKと転送アドレスADRを示す。第４図
（Ｃ）〜（Ｆ）は夫々信号AS1,DS1,R/W1,DC1を示す。第
４図（Ｌ）は確認信号ACKを示す。

詳細な説明は省略するが、メモリ15から入出力装置16
へのシステムバス12上のシングル転送の場合の各種信号
のタイミングは、第４図中ケースIIとして示してある。
同図（Ｇ）〜（Ｊ）中、AS2,DS2,R/W2,DC2は夫々DMAC17
からメモリ15へシステムバス12の制御バスを介して出力
されるアドレスストローブ信号、データストローブ信
号、リード／ライト信号、データコンプリート信号であ
る。

以上の説明では、DMAC17が入出力装置14,16に対して
確認信号を出力するものとしたが、次に、これに加えて
入出力装置14,16が作動可能（レディ）信号出力機能を
有する場合の動作について説明する。第５図は、メモリ
13から入出力装置14へのシングル転送を説明する図、第
６図は入出力装置16からメモリ15へのシングル転送を説
明する図である。

メモリ13から入出力装置14へのシングル転送の場合、
第５図中で示す如く、DMAC17の制御下で転送アドレス
ADRがDMAC17からメモリ13へ出力されると共に、DMAC17
からメモリ13へ信号AS1,DS1,R/W1が供給される。入出力
装置14に対しては、DS1,R/W1が供給されるとともに更
に、入出力装置14へ確認信号ACKが供給される。これに
より、メモリ13からのデータがで示す如く入出力装置
14へ転送される。その後、で示す如くメモリ13はDMAC
17に対してデータコンプリート信号DC1を出力し、入出
力装置14はDMAC17に対して作動可能信号IOREADYを出力
する。この場合の各種信号のタイミングは、第４図中ケ
ースIIIとして示す。なお、第４図（Ｋ）は作動可能信
号IOREADYを示す。この場合、DMAC17はデータコンプリ
ート信号DC1と作動可能信号IOREADYとを同時に見て転送
を終了する。

入出力装置16からメモリ15へのシングル転送の場合、
第６図中で示す如く、DMAC17の制御下で転送アドレス
ADRがDMAC17からメモリ15へ出力されると共に、DMAC17
からメモリ15へ信号AS2,R/W2が供給される。更に、DMAC
17から入出力装置16へR/W2が供給されるとともに確認信
号ACKが供給される。これにより、入出力装置16からの
データがで示す如くメモリ15へ転送される。次に、
で示す如く、入出力装置16はDMAC17に対して作動可能信
号IOREADYを出力する。その後、DMAC17は作動可能信号I
OREADYが入来すると、で示す如くデータストローブ信
号DS2をメモリ15に供給し、メモリ15はで示す如くデ
ータコンプリート信号DS2をDMAC17に対して出力する。
この場合の各種信号のタイミングは、第４図中ケースIV
として示す。この場合、DMAC17はデータコンプリート信
号DC2がメモリ15より入来すると転送を終了する。

なお、入出力装置14（16）のデータストローブ信号
は、データ処理装置によって異なるが、例えばDMAC17の
出力する確認信号ACKとリード／ライト信号R/W/（R/W
2）とから生成する。

次に、２つのシステムバスにまたがるシングル転送の
場合の動作について説明する。ここでは、説明の便宜
上、メモリ13から入出力装置16へのシステムバス11,12
間のシングル転送を例にとって説明する。この場合の動
作を説明するためのデータ処理装置の要部を第７図に示
す。同図中、DMAC17は入出力装置16からの転送要求を受
取ると、転送アドレスADRがシステムバス11のアドレス
バス及びバッファ18を介してメモリ13に対して出力され
ると共に、DMAC17はアドレスストローブ信号AS1とデー
タストローブ信号DS1とリードを指示するリード／ライ
ト信号R/W1とをシステムバス11の制御バスを介してメモ
リ13に対して出力する。これと同時に、DMAC17から確認
信号ACKがシステムバス12の制御バスを介して入出力装
置16へ供給される。更に、DMAC17はデータストローブ信
号DS2とリードを指示するリード／ライト信号R/W2とを
システムバス12の制御バスを介して入出力装置16に対し
て出力する。これにより、メモリ13からのデータはシス
テムバス11のデータバス、バッファ19、システムバス12
のデータバスを介して入出力装置16へシングル転送され
る。

なお、バッファ18は転送アドレスADRの転送時にはDMA
C17によりオンとされて転送方向をシステムバス12から
システムバス11に切換え制御され、同様に、バッファ19
はデータの転送時にはDMAC17によりオンとされて転送方
向をシステムバス11からシステムバス12に切換え制御さ
れることは言うまでもない。

この場合の各種信号のタイミングは、第８図中、ケー
スＶとして示してある。同図中、第４図と同じ信号には
同一符号を付す。

上記の場合において、入出力装置16がDMAC17に対して
作動可能信号IOREADYを出力する場合の各種信号のタイ
ミングを第８図中ケースVIIとして示してある。ケースV
IIの場合、DMAC17は入出力装置16からの作動可能信号IO
READYとメモリ13からのデータコンプリート信号DC1を同
時に見て転送を終了する。

次に、入出力装置14からメモリ15へのシステムバス1
1,12間のシングル転送を例にとって、この場合の動作を
説明するためのデータ処理装置の要部を示す第９図と共
に説明する。同図中、DMAC17は入出力装置14からの転送
要求を受取ると、データストローブ信号DS1とライトを
指示するリード／ライト信号R/W1とをシステムバス11の
制御バスを介して入出力装置14に対して出力する。これ
と同時に、転送アドレスADRがシステムバス12のアドレ
スバス及びバッファ18を介してメモリ15に対して出力さ
れると共に、DMAC17はアドレスストローブ信号AS2とデ
ータストローブ信号DS2とライトを指示するリード／ラ
イト信号R/W2とをシステムバス12の制御バスを介してメ
モリ15に対して出力する。更に、DMAC17から確認信号AC
Kがシステムバス11の制御バスを介して入出力装置14へ
供給される。これにより、入出力装置14からのデータ
は、システムバス11のデータバス、バッファ19、システ
ムバス12のデータバスを介してメモリ15へシングル転送
される。

なお、この場合のバッファ18,19のオン時の転送方向
は、DMAC17によりいずれもシステムバス11からシステム
バス12に切換え制御される。

この場合の各種信号のタイミングは、第８図中ケース
VIとして示してある。

上記の場合において、入出力装置14がDMAC17に対して
作動可能信号IOREADYを出力する場合の各種信号のタイ
ミングを第８図中ケースVIIIとして示す。ケースVIIIの
場合、DMAC17は入出力装置14から作動可能信号IOREADY
が入来したらメモリ15へのデータストローブ信号DS2を
アクティブにして、メモリ15からのデータコンプリート
信号DC2を見て転送を終了する。

次に、前記各種制御信号を生成出力するDMAC17の端子
制御部の一実施例について第10図と共に説明する。端子
制御部は、大略制御情報制御部43、レジスタ44、デコー
ダ45、転送情報生成部46、出力信号生成部47とからな
る。制御情報制御部43は、DMAC17の内部アドレスバス41
に接続された情報セット用タイミングシーケンサ48と、
DMAC17の内部データバス42に接続されたラッチ回路49
と、転送情報作成用プログラマブル・ロジック・アレイ
（PLA）50とからなる。

タイミングシーケンサ48は、内部アドレスバス41から
のアドレス情報に基づいてラッチ回路49のラッチタイミ
ングを制御し、PLA50は、内部データバス42からラッチ
回路49を介して得た転送情報に基づいてシングル転送等
に使用する各種制御信号に関する情報を作成してレジス
タ44に格納する。なお、内部データバス42からの転送情
報には、ソースがシステムバス11側のメモリ13である
か、転送はシングル転送であるか等を含み、従って、PL
A50より出力される情報には例えばアドレスストローブ
信号AS1をアクティブにするか等の情報が含まれる。他
方、転送情報生成部46はその他の転送情報を生成出力し
てデコーダ45に供給する。これにより、デコーダ45は、
レジスタ44と転送情報生成部46とからの情報に基づいて
転送モードに応じた各種制御信号に関する情報を出力す
る。出力信号生成部47は、デコーダ45からの情報からク
ロック信号のタイミングに応じて上記各種制御信号AS1,
DS1,R/W1,AS2,DS2,R/W2,ACK及びバッファ18,19の制御用
コントロール信号等を出力する。

本実施例によれば、例えばDMAC17からシステムバス11
に出力される制御信号を用いてシステムバス12に出力さ
れる制御信号を生成すると言ったことは行なわず、DMAC
17は各システムバス11,12専用の制御信号を生成してい
る。このため、特にシステムバス11,12にまたがるシン
グル転送を行なう際に夫々のシステムバス11,12に接続
された装置を複雑な制御回路により制御する必要はな
い。

又、システムバス11,12にまたがるシングル転送の場
合、データストローブ信号DS1,DS2を夫々対応するシス
テムバス11,12に出力している。同じシステムバス上の
シングル転送の場合、前記した如く、入出力装置へのデ
ータストローブ信号は例えばDMAC17からのリード／ライ
ト信号と確認信号とから生成する。しかし、第８図より
明らかな如く、ケースV,VIではDMAC17からの同じデータ
ストローブ信号がDS1,DS2として使用できる。これによ
り、２つのシステムバスにまたがるシングル転送時のデ
ータストローブ信号を生成するための回路構成を簡単に
することができる。

更に、第８図より明らかな如く、ケースＶ〜VIIIでは
DMAC17からの同じリード／ライト信号がR/W1,R/W2とし
て使用できる。これにより、２つのシステムバスにまた
がるシングル転送のリード／ライト信号を生成するため
の回路構成を簡単にすることができる。又、同じシステ
ムバス上でのシングル転送時には、メモリに対するリー
ド／ライト信号をインバータにより反転して入出力装置
に供給するので、入出力装置を制御するためのセレクタ
等の特別な回路は必要ない。

以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。

〔発明の効果〕

本発明によれば、２つの独立したシステムバスにまた
がるシングル転送時にはアドレスストローブはメモリに
対してのみ出力しデータストローブ信号を両方のシステ
ムバス上に出力すると共に、リード／ライト信号も両方
のシステムバス上に出力しているので、データ処理装置
の構成を複雑化することなく２つのシステムバスにまた
がるシングル転送を行なうことができ、実用的には極め
て有用である。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を適用されたデータ処理装置
の要部を示すブロック図、 第３図は同じシステムバス上のシングル転送を説明する
ためのブロック図、 第４図は同じシステムバス上のシングル転送を説明する
ためのタイミングチャート、 第５図及び第６図は夫々入出力装置が作動可能信号を出
力する場合の同じシステム上のシングル転送を説明する
ためのブロック図、 第７図は２つのシステムバスにまたがるシングル転送を
説明するためのブロック図、 第８図は２つのシステムバスにまたがるシングル転送を
説明するためのタイミングチャート、 第９図は２つのシステムバスにまたがるシングル転送を
説明するためのブロック図、 第10図はDMACの端子制御部の一実施例を示すブロック
図、 第11図は２つのシステムバスにまたがるDMA転送を行な
う従来のデータ処理装置を示すブロック図である。 第１図〜第10図において、 １は第１のシステムバス、２は記憶装置、３は第２のシ
ステムバス、４は入出力装置、５はDMA制御装置、11,12
はシステムバス、13,15はメモリ、14,16は入出力装置、
17はDMAC、18,19は双方向バッファ、41は内部アドレス
バス、42は内部データバス、43は制御情報制御部、44は
レジスタ、45はデコーダ、46は転送情報生成部、47は出
力信号生成部、48はタイミングシーケンサ、49はラツチ
回路、50はPLA,INVはインバータを示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】少なくとも記憶装置（２）が接続されてい
   る第１のシステムバス（１）と少なくとも入出力装置
   （４）が接続されており該第１のシステムバスとは独立
   した第２のシステムバス（３）とに接続され、一方のシ
   ステムバス上及び両方のシステムバスにまたがるDMAデ
   ータ転送を制御するDMA制御装置（５）において、 該記憶装置（２）から該入出力装置（４）への両方のシ
   ステムバス（1,3）にまたがるシングル転送時には、該
   記憶装置に対して第１のアドレスストローブ信号（AS
   1）と第１のデータストローブ信号（DS1）とリードを指
   示する第１のリード／ライト信号（R/W1）とを該第１の
   システムバス（１）上に出力すると共に、該入出力装置
   に対して第２のデータストローブ信号（DS2）とリード
   を指示する第２のリード／ライト信号（R/W2）とを該第
   ２のシステムバス（３）上に出力し、 該入出力装置（４）から該記憶装置（２）への両方のシ
   ステムバス（3,1）にまたがるシングル転送時には該入
   出力装置に対して第２のデータストローブ信号（DS2）
   とライトを指示する第２のリード／ライト信号（R/W2）
   とを該第２のシステムバス（３）上に出力すると共に、
   該記憶装置に対して第１のアドレスストローブ信号（AS
   1）と第１のデータストローブ信号（DS1）とライトを指
   示する第１のリード／ライト信号（R/W1）とを該第１の
   システムバス（１）上に出力することを特徴とするDMA
   制御装置。
2. 【請求項２】前記第１及び第２のリード／ライト信号
   （R/W1,R/W2）は同じ極性の信号であることを特徴とす
   る請求項１のDMA制御装置。