JPH039453A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、同一バスに接続された記憶装置や入出力装置
等の周辺装置間で直接データの転送を行うデータ転送制
御装置に関し、特にワード単位でデータの転送を行うも
のに関する。

（ロ）従来の技術 従来からコンピュータ等の情報処理装置では、ＣＰＵの
介在なしに、同一バスに接続された複数の（あるいは単
数の）周辺装置間で直接データの転送を行う、所謂Ｄ　
Ｍ　Ａ　（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ
）転送が行われている。ＤＭＡ転送はＤＭＡコントロー
ラ（例えば日本電気＠製μＰＤ７１０７１）によって制
御される。

さて、通常データバスが１６ビツト（２バイト、即ち１
ワード）である場合、メモリは第２図に示す様に、偶数
アドレスのメモリブロック（２１）と奇数アドレスのメ
モリブロック（２２）に分けて構成されている。これら
両メモリブロック（２１）（２２）にはＡ、〜Ａｎビッ
トのアドレス信号（アドレスはＡ０〜Ａｎビットとする
）が入力され、偶数アドレスのメモリブロック（２１）
にはアドレスのビットＡ、が、奇数アドレスのメモリブ
ロック（２２）にはデータバスの上位８ビツトの有効を
示すＢＨＥ信号が与えられて、各々のメモリブロックへ
のアクセスが行われる。

従って、メモリに対しワード単位のデータをアクセスす
る場合は、各メモリブロックに入力するアドレス信号は
Ａ、〜Ａｎビットであるので、（アドレス０１アドレス
１）、（アドレス２、アドレス３）、・・・　（アドレ
ス２ｍ、アドレス２ｍ＋１）の組み合わせ（ｍは自然数
）、即ち、偶数アドレスからのワードがアクセスされる
。

故に、一般のＤＭＡコントローラでは、メモリとメモリ
間でワード単位のデータを転送（以下単にワード転送と
いう）する場合には、偶数アドレスから偶数アドレスへ
の転送（偶数アドレスから始まるｌワード分のデータが
偶数アドレスから始まる１ワ一ド分のアドレスへ転送さ
れる）しかサポートされていない。

（ハ）発明が解決しようとする課題 そのため、奇数アドレスからの１ワードを偶数アドレス
からの１ワードへの、あるいは、偶数アドレスからの１
ワードを奇数アドレスからの１ワードへのＤＭＡ転送を
行う場合には、ノくイト単位でＤＭＡ転送を行わなけれ
ばならなかった。

このため、奇数アドレス−偶数アドレス（偶数アドレス
−奇数アドレス）間で１ワードのデータをバイト単位で
転送する場合、偶数アドレス−偶数アドレス間でのワー
ド転送に比べて２倍の時間を必要とし、効率的な転送が
できなかった。

本発明は、斯様な点に鑑みて為されたもので、奇数アド
レスから始まる１ワードのデータのワード転送が可能な
データ転送制御装置を提供するものである。

（ニ）課題を解決するための手段 本発明は、偶数アドレスの記憶領域の偶数アドレス記憶
手段と、奇数アドレスの記憶領域の奇数アドレス記憶手
段とが同じアドレスノくスに接続され、これら記憶手段
におけるデータの転送を行うデータ転送制御装置であっ
て、アドレスバスと偶数アドレス記憶手段の間に接続さ
れアドレスバス上のアドレスに１加算したアドレスを偶
数アドレス記憶手段に出力する加算手段と、該加算手段
にてアドレスバス上のアドレスをそのまま出力させるか
１加算したアドレスを出力させるか制御する加算制御手
段とを備えるものである。

（ホ）作用 奇数アドレスから始まる１ワードのデータをワード転送
する場合、加算制御手段の制御により、加算手段にてア
ドレスバス上のアドレスに１加算したアドレスが偶数ア
ドレス記憶手段に供給される。この結果、奇数アドレス
から始まる１ワ一ド分のアドレスがアクセスされ、ワー
ド転送が可能になる。

（へ）実施例 第１図は本発明の一実施例の概略構成図である。（１）
は通常このシステムのバスマスクとなるＣＰＵ、（２）
はＤＭＡ転送時にバスマスクとなり転送制御を司るＤＭ
Ａコントローラである。ＤＭＡコントローラ（２）はＣ
Ｐ　Ｕ（１）により起動され、メモリとメモリとの間で
ＤＭＡ転送を行う場合は、ソースアドレスとデスティネ
ーションアドレスがＣＰＵ（１）によりセットされる。

（３）は偶数アドレスの記憶領域が割り当てられた偶数
アドレス記憶手段として、の偶数メモリブロック、（４
）は奇数アドレスの記憶領域が割り当てられた奇数アド
レス記憶手段としての奇数メモリブロックである。

（５）はＡ、〜Ａｎビットのアドレス信号を伝送するア
ドレスバスで、ＣＰ　Ｕ（１）あるいはＤ　Ｍ　Ａコン
トローラ（２）からのアドレス信号はこのアドレスバス
（５）により偶数メモリブロック（３）’？奇数メモリ
ブロック（４）に供給される。また、図示しないが、ア
ドレスのＡ、ビットが偶数メモリブロック（３）に、デ
ータバスの上位８ビツト（Ｄ。

〜Ｄ１．）の有効を示すＢＨＥ信号は奇数ブロック（４
）に、ＣＰＵ（１）およびＤＭＡコントローラ（２）か
ら与えられる構成となっている。

偶数メモリブロック（３）には、アドレスバス（５）が
直接接続されるのではなく、アドレスバス（５）上のア
ドレスに１加算する加算回路（６）を介在して、加算回
路（６）からの出力を伝える補助アドレスバス（７）が
接続され、偶数メモリブロック（３）にアドレス信号が
供給される。

（８）は、ＣＰＵ（１）がＤＭＡコントローラ（２）に
よるＤＭＡ転送を起動した時に、セットしたソースアド
レスが奇数アドレスのワード転送ならば信号１を、セッ
トしたデスティネーションアドレスが奇数アドレスのワ
ード転送ならば信号２をアクティブにするコントロール
ボートである。

（９）は、コントロールポート（８）及びＤＭＡコント
ローラ（２）からの信号を受けて、加算回路（６）にお
いてアドレスバス（５）上のアドレスに１加算させるか
否かの制御を行う加算制御回路である。

（１０）は４つの双方向バッファ（１１）（１２）（１
３）（１４）から構成され、上位８ビツトのデータバス
（１５）と下位８ビツトのデータバス（１６）上のデー
タを入れ替えるための入替回路で、加算回路（６）と共
に加算制御回路（９）にて制御される。

さて、ＤＭＡ転送を行う場合、ＣＰＵ（１）はＤＭＡコ
ントローラ（２）に対して、適切なソースアドレスとデ
スティネーションアドレス及びその他の必要なパラメー
タをセットする。この場合、ワード転送で、セットした
アドレスのいずれかが奇数アドレス２ｍ＋１であるなら
ば、ＤＭＡコントローラ（２）においてそのアドレスは
２ｍの偶数アドレスが発生される。

次にＣＰＵ（１）は、行うＤＭＡ転送がワード転送で奇
数アドレスからの１ワードであるときに、コントロール
ポート（８）から、ソースアドレスが奇数のときには信
号１を、デスティネーションアドレスが奇数のときには
信号２をアクティブ状態にして出力させる。

尚、ＤＭＡ転送がワード転送であっても偶数アドレスか
ら偶数アドレスへの転送の場合は、コントロールボート
（８）から信号１や信号２がアクティブ状態となって出
力されることはない。

その後、ＣＰＵ（１）はＤＭＡコントローラ（２）に対
してＤＭＡ転送の要求を出し、ＤＭＡコントローラ（２
）はその要求に応じてＣＰＵ（１）をホールド状態にす
る。

そして、ＤＭＡコントローラ（２）によるＤＭＡ転送が
行われる。

今、メモリからメモリへのＤＭＡ転送において、偶数ア
ドレスからの１ワードのデータを奇数アドレスからの１
ワードにワード転送する場合について説明する。

ＤＭＡコントローラ（２）はバスマスクにならた状態で
、まず、メモリブロック（３）（４）から、ソースアド
レスからの１ワードのデータを読み出す。

このとき、ソースアドレスは偶数なので、信号１はアク
ティブ状態になっておらず、ＤＭＡコントローラ（２）
からのメモリリード信号ＭＲＤやアドレスが有効である
ことを示すアドレスイネーブル信号ＡＥＮが加算制御回
路（９）に入力されても、加算制御回路（９）から加算
回路（６）に、加算回路（６）にてアドレスに１加算さ
せる制御信号３はアクティブ状態とならない。

従って、アドレスバス（５）上のアドレスはそのまま補
助アドレスバス（７）を通って偶数メモリブロック（３
）に入力され、奇数メモリブロック（４）にもアドレス
バス（５）上のアドレスが入力されて、偶数アドレスか
らの１ワードのデータがデータバス上に読み出される。

尚、アドレスが各メモリブロックに供給されるときには
、偶数メモリブロック（３）にはアドレスのＡ０ビット
が、奇数メモリブロック（４）にはＢＨＥ信号がＤＭＡ
コントローラ（２）から入力されている。

入替回路（１０）では、加算制御回路（９）からの制御
信号３がアクティブ状態ではないので、２つの双方向バ
ッファ（１１）（１４）からの出力が可能になっており
、偶数メモリブロック（３）から読み出された下位８ビ
ツトのデータはデータバス（１６）および双方向バッフ
ァ（１４）を通ってＤＭＡコントローラ（３）のデータ
のビットＤ、〜Ｄ、に入力され、奇数メモリブロック（
４）から読み出された上位８ビ・７トのデータにデータ
バス（１５）および双方向ツク・ノファ（１１）を通っ
てＤＭＡコントローラ（２）のデータのビットＤ、〜Ｄ
１４に入力される。

次にＤＭＡコントローラ（２）は読み出した１ワードの
データを、奇数アドレスからの１ワードに書き込む。

ＣＰＵ（１）がデスティネーションアドレスとして指定
した奇数アドレスが２ｍ＋１　（１ワードのアドレスは
２ｍ＋１と２　ｍ　＋　２　）とすると、ＤＭＡコント
ローラ（２）ではデスティネーションアドレスとして２
ｍをそのアドレスをアドレスノくス（５）に出力する。

加算制御回路（９）は、コントロールポート（８）の信
号２がアクティブ状態であるので、信号ＡＥＮやメモリ
ライト信号ＭＷがＤＭＡコントローラ（２）から入力さ
れると、制御信号３をアクティブ状態にする。

すると加算回路（６）はアドレスノ（ス（５）上のアド
レスに１を加算したアドレス（即ち２（ｍ＋１）＝２ｍ
＋２）を補助アドレスバス（７）に出力する。

先と同様に偶数メモリブロック（３）にはアドレスのＡ
、ビットが、奇数メモリブロック（４）にはＢＨＥ信号
が入力されており、奇数メモリブロック（４）ではアド
レス２ｍ＋１が、偶数メモリブロック（３）ではアドレ
ス２ｍ＋２がアクセスされる。

仮に、加算回路（６）による１加算がされない場合、ア
ドレスバス（５）上のアドレス２ｍにより、偶数メモリ
ブロック（３）ではアドレス２ｍが、奇数メモリブロッ
ク（４）ではアドレス２ｍ＋１がアクセスされることに
なり、奇数アドレスからの１ワードのアクセスはされな
い。

加算制御回路（９）からの制御信号３がアクティブ状態
になることにより、入替回路（１０）では２つの双方向
バッファ（１２）（１３）からの出力が可能となってお
り、ＤＭＡコントローラ（２）から出力された上位８ピ
ツトのデータは双方向バッファ（１２）によりデータバ
ス（１６）に出力され、ＤＭＡコントローラ（２）から
出力された下位８ビ・７トのデータの双方向バッファ（
１３）によりデータノくス（１５）に出力される。

そしてデータバス（１５）上のデータが奇数メモリブロ
ック（４）のアドレス２ｍ＋１に、データノくス（１６
）上のデータが偶数メモリブロック（３）のアドレス２
ｍ＋２に書き込まれ、偶数アドレスから奇数アドレスへ
のワード転送が終了する。

尚、ワード転送を奇数アドレスから偶数アドレスで、奇
数アドレスから奇数アドレスで行う場合についても、同
様に、奇数アドレスからの１ワードをアクセスするとき
に、加算回路（６）でアドレスバス（５）上のアドレス
に１加算されて、奇数アドレスからの１ワードがアクセ
スされる。

（ト）発明の効果 本発明は、以上の説明から明らかな様に、偶数メモリブ
ロックに与えられるアドレスに１加算する加算回路を備
えることによって、奇数アドレスから始まる１ワードの
アクセスが可能となる。

而して、奇数アドレスから始まる１ワードにおけるワー
ド転送が可能となり効率的なりＭＡ転送が行え、処理の
高速化が図れる。

【図面の簡単な説明】

第１図は本発明一実施例の概略構成図、第２図はメモリ
構成を示す図であ′る。 （１）・・・ＣＰＵ、（２）・・・ＤＭＡコントローラ
、（３）・・・偶数メモリブロック（偶数アドレス記憶
手段）、（４）・・・奇数メモリブロック（奇数アドレ
ス記憶手段）（５）・・・アドレスバス、（６）・・・
加算回路、（８）・・・コントロールボート、（９）・
・・加算制御回路、（１０）・・・入替回路、（１５Ｘ
１６）・・・データバス。

Claims (2)

【特許請求の範囲】
1. （１）偶数アドレスの記憶領域の偶数アドレス記憶手段
   と、奇数アドレスの記憶領域の奇数アドレス記憶手段と
   が同じアドレスバスに接続され、これら記憶手段におけ
   るデータの転送を行うデータ転送制御装置において、 アドレスバスと偶数アドレス記憶手段の間に接続されア
   ドレスバス上のアドレスに１加算したアドレスを偶数ア
   ドレス記憶手段に出力する加算手段と、該加算手段にて
   アドレスバス上のアドレスをそのまま出力させるか１加
   算したアドレスを出力させるか制御する加算制御手段と
   を備えることを特徴とするデータ転送制御装置。
2. （２）前記加算制御手段に制御され、偶数アドレス記憶
   手段に接続されるデータバス上のデータと奇数アドレス
   記憶手段に接続されるデータバス上のデータとを入れ替
   える入替手段を備えることを特徴とする請求項１記載の
   データ転送制御装置。