JP2504511B2 - Ｄｍａコントロ―ラ - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数バス構成のシステムで各バスのバスマスタ間のメ
ッセージ通信を行なうDMAコントローラに関し、 システム設計時のハードウエア点数が減少することを
目的とし、 複数のバス夫々にバスマスタを接続したシステムで該
複数のバス夫々に接続されて設けられる周辺コントロー
ラであって、該複数のバスマスタ夫々からのメッセージ
を格納するメッセージバッファと、該複数のバスマスタ
夫々からの要求に応じて単一のバスマスタに該メッセー
ジバッファをアクセスせしめるアクセス制御手段と、該
メッセージバッファにメッセージが格納されたことを該
メッセージの送り先であるバスマスタに通知する通知手
段とを有し、該複数のバスマスタ間のメッセージ通信を
行なうよう構成する。

〔産業上の利用分野〕

本発明はDMAコントローラに関し、複数バス構成のシ
ステムで各バスのバスマスタ間のメッセージ通信を行な
うDMAコントローラに関する。

複数バス構成のシステムでは複数のバス夫々にバスマ
スタを設け各バスを管理するシステムがある。この場
合、システム全体の動作を調整する等のために、各バス
マスタ間でのメッセージ通信が必要である。

〔従来の技術〕

従来、第７図（Ａ）に示す如くバス10,20夫々にバス
マスタ11,21及び周辺コントローラ（即ちDMAコントロー
ラ）12,22が夫々接続されたシステムでは、先入れ先出
し回路（FIFO）15,16をバス10,20間に設け、バスマスタ
11,21夫々よりのメッセージをFIFO15,16夫々に格納し、
これをバスマスタ21,11夫々が読み出すことによりメッ
セージ通信を行なっている。

また、同図（Ｂ）に示す如くFIFO15,16の代りにデュ
アルポートRAM17を設け、バスマスタ11,21夫々でこのデ
ュアルポートRAM17をアクセスしてメッセージ通信を行
なう。

〔発明が解決しようとする課題〕

上記従来のシステムではFIFO15,16又はデュアルポー
トRAM17夫々メッセージが書き込まれたことをバスマス
タ11,21夫々に通知する外部回路を付加しなければなら
ず、システムのハードウエア点数が増加しシステム設計
が複雑になるという問題があった。

本発明は上記の点に鑑みなされたもので、システム設
計時のハードウエア点数が減少するDMAコントローラを
提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明のDMAコントローラの原理ブロック図
を示す。

同図中、複数バス25a,25b夫々にはバスマスタ26a,26b
夫々が接続されており、また複数のバス25a,25b夫々に
周辺コントローラ27が接続されている。

周辺コントローラ27内にはメッセージバッファ27a、
アクセス制御手段27b、通知手段27cが設けられている。

メッセージバッファ27aは複数のバスマスタ26a,26b夫
々からのメッセージを格納する。

また、アクセス制御手段27bは複数のバスマスタ26a,2
6b夫々からのアクセス要求に応じて単一のバスマスタに
該メッセージバッファ27aをアクセスせしめる。

通知手段27cはメッセージバッファ27aにいずれかのバ
スマスタ（例えば26a）からのメッセージが格納された
ことを該メッセージの送り先であるバスマスタ26bに通
知する。

〔作用〕

本発明においては、DMAコントローラ27内にメッセー
ジバッフア27aの他、アクセス制御手段27b及び通知手段
27cが設けられており、この周辺コントローラ27を複数
のバス25a,25bに接続するだけでバスマスタ26a,26b間の
メッセージ通信を行なうことができ、外部回路を付加す
る必要がない。これによってハードウエア点数の増加が
ない。

〔実施例〕

第２図は本発明のDMAコントローラを適用した２バス
システムの一実施例のシステム構成図を示す。

同図中、バス30はアドレスバス30a、データバス30b、
コントロールバス30cより構成されており、バス30には
バスマスタとしてのCPU31、I/Oインターフェース32、メ
モリ33夫々が接続されている。同様にバス40はアドレス
バス40a、データバス40b,コントロールバス40cより構成
されており、バス40にはバスマスタとしてのCPU41、I/O
インターフェース42、メモリ43夫々が接続されている。

DMAコントローラ50は直接コントローラバス30C,40cと
接続され、また双方向バッファ51a,51b夫々を介してア
ドレスバス30a,40a夫々と接続され、同様に双方向バッ
ファ52a,52b夫々を介してデータバス30b,40b夫々と接続
されている。

バッファ52a,52bは、端子ENにDMAコントローラ50より
バッファのオン／オフを切換えるコントロール信号DBEN
1,DBEN2,夫々を供給され，端子T/Rに信号の方向を切換
えるコントロール信号DIN1,DIN2を供給されている。こ
れによって、データバス30bとDMAコントローラ50のデー
タ入出力端子との間、又はデータバス40bとDMAコントロ
ーラ50の入出力端子との間、又はデータバス30b,40b間
を接続することができる。

バッファ51a,51b夫々も上記のバッファ52a,52bとまっ
たく同一の構成で、端子ENにDMAコントローラ50よりオ
ン／オフを切換えるコントロール信号ABEN1,ABEN2を供
給され、端子T/Rに信号の方向を切換えるコントロール
信号AIN1,AIN2を供給されている。

第３図はDMAコントローラ50の一実施例のブロック図
を示す。

同図中、転送要求制御部70はI/Oインターフェース32,
42、メモリ33,34夫々からコントロールバス30c,40cを経
て端子71に入来する転送要求信号REQO〜REQ3が供給され
る。転送要求制御部70は同時に複数の転送要求があって
も予め決定された優先順位に従って単一の転送要求信号
を選択して中央処理部72及び動作決定部73に報告する。
動作決定部73はこの報告に対して応答を行なう。

第１図のアクセス制御手段27bであるスレーブ制御部7
4はCPU31,41夫々よりコントロールバス30c,40cを経て端
子75,76に入来するチップセレクト信号CS1,CS2及び割込
み要求応答信号IACK1,IACK2夫々を供給される。チップ
セレクト信号はCPU31,41夫々が後述するレジスタ77又は
コミュニケーションレジスタ91をアクセス（スレーブア
クセス）するための信号であり、割込み要求応答信号は
DMAコントローラ50がCPU31,41夫々に対する割込み要求
を行なったときCPU31,41夫々がスレーブアクセスを行な
うために応答する信号である。スレーブ制御部74は同時
にこれらの信号があっても予め決定された優先順序に従
って単一の信号を選択して動作決定部73に報告する。

動作決定部73はこの報告に対してスレーブアクセスが
可能かどうかの応答をスレーブ制御部74に行なうととも
に、スレーブ制御部74からの報告を中央処理部72に伝
え、更にバス30,40いずれからのスレープアクセスであ
るかのバス属性信号をコミュニケーションレジスタ91に
供給する。なお、動作決定部73からスレーブアクセスが
可能であるとの応答を得たスレーブ制御部74はリード要
求信号又はライト要求信号を発生して中央処理部72及び
コミュニケーションレジスタ91に供給する。

中央処理部72はDMAコントローラ50全体の動作状態を
管理しており、この動作状態及び動作要求は動作決定部
73に報告される。中央処理部72に内蔵されたレジスタ77
には転送のソースアドレス，ディスティネイションアド
レス，ブロック数等が格納される。

動作決定部73は中央処理部72よりバス権の要求がある
とバス権制御部80に指示を出す。これによってバス制御
部80は端子81よりCPU31,41夫々にバス権要求信号HREQ1,
HREQ2を供給する。これに対してCPU31,41夫々が出力す
るバス権要求応答信号HACK1,HACK2夫々が端子82より入
来し、バス権制御部80は信号HACK1,HACK2夫々の入来を
動作決定部73に報告し、この報告は中央処理部72まで伝
えられる。

端子制御部83は端子84にコントロールバス30c,40c夫
々より入来するデータの書き込み／読み出しの完了を示
すデータコンプリート信号DC1,2を供給され、これを動
作決定部73に報告すると共に、動作決定部73よりの指示
で端子84からのデータコンプリート信号DCを出力する。
また、同様にして端子85より供給されるリード／ライト
信号R/W1,R/W2夫々を動作決定部73に報告すると共に、
動作決定部73の指示により信号アドレスストローブ信号
AS1,AS2、データストローブ信号DS1,DS2及びリード／ラ
イト信号R/W1,R/W2夫々を端子85より出力する。更に、
動作決定部73の指示により端子86からバッファ51a〜52b
夫々にコントロール信号AIN1,AIN2,ABEN1,ABEN2、DIN1,
DIN2,DBEN1,DBEN2を供給し、かつ端子94からデータ転送
アクノリッジ信号ACK0〜３を出力する。

入出力制御部87は動作決定部73の指示によってバッフ
ァ51a,51bから端子88に入来するアドレスを内部アドレ
スを介して中央処理部72のレジスタ77及びコミュニケー
ションレジスタ91に供給すると共に、中央処理部72から
のアドレスを端子88からバッファ51a,51b夫々に供給す
る。また、バッファ52a,52bから端子89に入来するデー
タを内部データバスを介してレジスタ77及びコミュニケ
ーションレジスタ91に供給し、レジスタ77又はコミュニ
ケーションレジスタ91からのデータを端子89からバッフ
ァ52a,52bに供給する。また、入出力制御部87に内蔵さ
れたデータホールディングレジスタ90にはデュアル転送
時の転送データが格納される。

コミュニケーションレジスタ91は第４図に示す構成で
ある。デコーダ101には内部アドレスバス102よりアドレ
スが供給され、また端子103a,103bを介してスレーブ制
御部74よりのリード要求信号，ライト要求信号が供給さ
れ、また端子104を介して動作決定部73よりのバス属性
信号が供給される。デーコダ101はこれらをデコードし
て第１図のメッセージバッファ27aであるメッセージバ
ッファ105と、通知手段27cであるステータスバッファ及
び割込み発生回路106との夫々にリードイネーブル信
号，ライトイネーブル信号を供給する。

メッセージバッファ105は内部データバス107に接続さ
れており、上記ライトイネーブル信号，リードイネーブ
ル信号に応じてCPU31又は41からのメッセージを書き込
み、かつ読み出す。

ステータスバッファ及び割込み発生回路106は内部デ
ータバス107と接続されており、第５図に示す構成であ
る。同図中、LCCRバッファ110はCPU31からコントローラ
ルビットLIEN,LICN,SINT及び４ビットのステータスLPS
が書き込まれ、SCCRバッファ111はCPU41からコントロー
ルビットSIEN,SICL,LINT及び４ビットのステータスSPS
が書き込まれる。上記のコントロールビットLIEN,SIEN
は割込みイネーブルであり、LINT,SINTは割り込み要求
であり、LICL,SICLは割込み要求をクリアする割込みク
リアである。

LCSRバッファ112はCPU31から読み出され、SCSRバッフ
ァ113はCPU41から読み出される。LCSRバッフ112のコン
トロールビットSIEN、ステータスSPS夫々はSCCRバッフ
ァ111の対応する内容がセットされ、またコントロール
ビットLISTはSCCRバッファ111のコントロールビットLIN
Tでセットされ、LCCRバッファ110のコントロールビット
LICLでクリアされ、更に割込みステータスビットSISTは
SCSRバッファ113の対応する内容がセットされる。SCSR
バッファ113については逆にLCCRバッファ110及びSCCRバ
ッファ111の内容より同様の設定がなされる。

アンド回路114はLCCRバッファ110のコントロールビッ
トLIENとLCSRバッファ112の割込みステータスビットLIS
TとからCPU31に対する割込み要求信号を生成し、アンド
回路115はSCCRバッファ111のコントロールビットLIENと
SCSRバッファ113の割込みステータスビットSISTとからC
PU41に対する割込み要求信号を生成し、これらの割込み
要求信号は第４図の端子107から第３図に示す割込み制
御部92に供給される。

また、LCVRバッファ116、SCVRバッファ117夫々にはCP
U31,41夫々に対する割込みベクタが格納されており、こ
の割込みベクタはCPU31,41夫々に読み出される。

第３図に戻って説明するに、割込み制御部92は中央処
理部72から供給されるデータ転送用の割り込み要求信号
とコミュニケーションレジスタ91から供給されるコミュ
ニケーション用の割込み要求信号とを供給され、CPU31
に対する割込み要求信号及びCPU41に対する割込み要求
信号を生成して端子93から出力する。

ここで、例えばCPU31がメッセージバッファ105にメッ
セージをセットし、かつLCCRバッファ110の割込み要求
のコントロールビットSINTをセットしてCPU41に対して
割込み要求を行なう。このときCPU41がSCCRバッファ111
の割込みイネーブルコントロールビットSIENをセットし
ていればアンド回路115より割込み要求信号が出力さ
れ、割込制御部92を介してCPU41に割込み要求が通知さ
れる。

CPU41は割込み要求を受け付けると割込み要求応答信
号IACK2をアサートし（真にする）、割込みアクノリッ
ジサイクルを実行する。このときSCVRバッファ117の割
込みベクタがCPU41に供給される。

これによってCPU41はSCSRバッファ113の内容を読み取
ってCPU31からの割込みがあったことを知り、かつステ
ータスLPSの内容でCPU31がメッセージの受信を要求して
いることを知る。これによりCPU41はメッセージバッフ
ァ105を読み取り、このメッセージを受信する。

この後CPU41はSCCRバッファ111の割込みクリアのコン
トロールビットSICLをセットしてLCSRバッファ112及びS
CSRバッファ113の割込みステータスビットSISTをクリア
させ、通常の処理に移行する。

上記の一連の動作によりCPU31からCPU41へのメッセー
ジ通信が行なわれる。

更に、CPU31,41夫々からDMAコントローラ50のレジス
タ77又はコミュニケーションレシスタ91をアクセスする
スレーブ動作時の各種信号について説明する。

DMAコントローラ50には第６図（Ａ）に示すクロックC
LKが供給されている。リード時には、CPU31から同図
（Ｊ）に示すＬレベルのチップセレクト信号CS1を供給
されてDMAコントローラ50はスレーブモードとなり、サ
イクルTs₁で同図（Ｂ），（Ｃ）に示すコントロール信
号ABEN1,AIN1をＬレベルとしてCPU31からの同図（Ｆ）
に示すアドレスを取り込む。また同図（Ｇ）に示すＨレ
ベルのリード／ライト信号R/W1によってサイクルTs₄で
同図（Ｄ）に示すコントロール信号DBEN1をＬレベルと
する（信号DIN1は同図（Ｅ）の如くＨレベル）。これに
よってコミュニケーションレジスタ91から読み出された
同図（Ｈ）に示すデータが出力され、更に同図（Ｉ）に
示すデータコンプリート信号DC1が出力される。

ライト時には同図（Ｋ）〜（Ｓ）に示す如く、Ｌレベ
ルのリード／ライト信号R/W1によってコントロール信号
DBEN1,DIN1夫々がＬレベルとなり、レジスタ77又はコミ
ュニケーションレジスタ91のCPU31より供給されたアド
レスにCPU31より供給されたデータが書き込まれる。

このようにDMAコントローラ50にはメッセージバッフ
ァ105の他に、アクセス制御手段27bであるスレーブ制御
部74及び通知手段27cであるステータスバッファ及び割
込み発生回路106が設けられているため、DMAコントロー
ラ50だけで外部回路を付加することなくCPU31,41間のメ
ッセージ通信を行なうことができ、ハードウエア点数が
少なくシステム設計が容易となる。

〔発明の効果〕

上述の如く、本発明のDMAコントローラによれば、外
部回路を付加する必要がなくハードウエア点数が少なく
て済み、システム設計が容易となり、実用上きわめて有
用である。

【図面の簡単な説明】

第１図は本発明のDMAコントローラの原理ブロック図、 第２図は本発明のDMAコントローラを用いたシステムの
一実施例の構成図、 第３図は第２図のDMAコントローラのブロック図、 第４図はコミュニケーションレジスタのブロック図、 第５図はステータスバッファ及び割込み発生回路の構成
図、 第６図は第２図システムのスレーブ動作時の信号波形
図、 第７図は従来システムの各例の構成図である。 図において、 25a,25b,30,40はバス、26a,26bはバスマスタ、27は周辺
コントローラ、27a,105はメッセージバッファ、27bはア
クセス制御手段、27cは通知手段、31,41はCPU、32,42は
I/Oインターフェース、33、43はメモリ、50はDMAコント
ローラ、51a,51b,52a,52bはバッファ、70は転送要求制
御部、72は中央処理部、73は動作決定部、74はスレーブ
制御部、77はレジスタ、80はバス権制御部、83は端子制
御部、87は入出力制御部、91はコミュニケーションレジ
スタ、92は割込み制御部、106はステータスバッファ及
び割込み発生回路を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のバス（25a,25b）夫々にバスマスタ
   （26a,26b）を接続したシステムで該複数のバス（25a,2
   5b）夫々に接続されて設けられる周辺コントローラ（2
   7）であって、 該複数のバスマスタ（26a,26b）夫々からのメッセージ
   を格納するメッセージバッファ（27a）と、 該複数のバスマスタ（26a,26b）夫々からの要求に応じ
   て単一のバスマスタに該メッセージバッファ（27a）を
   アクセスせしめるアクセス制御手段（27b）と、 該メッセージバッファ（27a）にメッセージが格納され
   たことを該メッセージの送り先であるバスマスタに通知
   する通知手段（27c）とを有し、 該複数のバスマスタ（26a,26b）間のメッセージ通信を
   行なうことを特徴とするDMAコントローラ。