KR970016898A - 데이터 처리기 및 억세스 방법 - Google Patents

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KR970016898A
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씨. 모이어 윌리엄
커트랜드 찰스
아렌즈 존 에이취
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빈센트 비. 인그라시아
모토로라 인코포레이티드
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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Abstract

데이터 처리 시스템(10)은 다양한 메모리 장치 및 외부 주변 장치와 유연하게 인터페이스한다. 제어 레지스터(94)는 상기 시스템에 의해 실행되는 판독 및 기를 억세스에 대한 타이밍 관계를 능동적으로 제어하기 위하여 제공된다. 상기 제어 레지스터에서 제1비트 세트(PA)는 외부 장치로부터 제1데이터 값을 판독하는데 요구되는 초기 시간에 대하여 타이밍을 제어한다. 상기 제어 레지스터에서 제2비트 세트(SA)는 외부 장치로부터 수반되는 데이터 값을 판독하는데 요구되는 자각의 수반되는 시간에 대하여 타이밍을 제어한다.

Description

데이터 처리기 및 억세스 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일시예에 따른 데이터 처리 시스템의 블록 다이어그램.
제2도는 제1도의 데이터 처리 시스템에 대한 캐시 메모리 장치의 블록 다이어그램.
제3도는 제1도의 데이터 처리 시스템의 시스템 집적화 장치의 블록 다이어그램.

Claims (2)

  1. 데이터 처리기(10)에 있어서, 복수의 번지 값, 복수의 데이터 값과 복수의 제어 값을 전달하기 위한 중앙 처리 장치(12)와; 상기 복수의 제어 값을 수신하기 위한 상기 중앙 처리 장치에 연결되어, 제1제어 값을 공급하는 제어 회로(102) 및; 상기 제1제어 값을 수신하기 위하여 상기 제어 회로에 연결되고, 상기 데이터 처리기가 제1메모리 억세스 동작을 수행하도록 하는 메모리 인에이블 신호를 공급하기 위하여 제1타이밍 제한을 나타내는 제1의 첫번째 액세스 값을 선택적으로 제공하고, 상기 제1제어 값에 응답하여 상기 데이터 처리기가 제2메모리 억세스 동작을 수행하도록 하는 메모리 인에이를 신호를 공급하기 위하여 제2타이밍 제한을 나타내는 제1의 두번째 액세스 값을 선택적으로 제공하는, 제1제어 레지스터(94)를 포함하는 것을 특징으로 하는 데이터 처리기.
  2. 데이터 처리기(15)에서 복수의 외부 장치중 적어도 한개의 장치를 억세스하기 위한 방법에 있어서, 복수의 번지 값, 복수의 데이터 값과, 복수의 제어 값을 중앙 처리 장치(12)에 전달하는 단계와; 복수의 번지 값을 수신하기 위하여 비교 회로(101)를 상기 중앙 처리 장치에 연결하는 단계와; 상기 비교 회로가 복수의 번지값중 첫번째 값을 포함하는 번지 범위를 나타내는 비교 신호(121)를 공급가능하게 하는 단계와, 상기 복수의 제어 값을 수신하기 위하여 제어 회로(102)를 상기 중앙 처리 장치에 연결하는 단계와; 상기 비교 신호를 수신하기 위하여 상기 제어 회로를 상기 비교 회로에 연결하는 단계와; 상기 제어 회로가 제1외부 장치와 복수의 내부 제어 신호를 공급하는 상기 제어 회로에 대응하는 제1제어 값(116)을 공급가능하게 하는 단계와; 상기 제1제어 값을 수신하기 위하여 제어 레지스터(94)를 상기 제어 회로에 연결하는 단계와; 상기 제어 레지스터가 상기 제1제어 값에 응답하여 제1메모리 억세스 값을 상기 제어 레지스터에 선택적으로 공급가능하게 하는 단계와; 상기 제어 레지스터가 상기 제1제어 값에 응답하여 제2메모리 억세스 값을 상기 제어 레지스터에 선택적으로 공급가능하게 하는 단계와; 상기 제어 레지스터가 상기 제1메모리 억세스 값에 의해 결정된 제1타이밍 제한을 가지는 외부 억세스 인에이블 신호를 공급가능하게 하는 단계 및; 상기 제어 레지스터가 상기 제2메모리 억세스 값에 의해 결정된 제2타이밍 제한을 가지는 외부 억세스 인에이블 신호를 공급가능하게 하는 단계를 포함하는 것을 특징으로 하는 억세스 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960041819A 1995-09-27 1996-09-24 데이터처리기및액세스방법 KR100399674B1 (ko)

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