JPS5858633A - 入出力チヤネル処理装置 - Google Patents
入出力チヤネル処理装置Info
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- JPS5858633A JPS5858633A JP15843281A JP15843281A JPS5858633A JP S5858633 A JPS5858633 A JP S5858633A JP 15843281 A JP15843281 A JP 15843281A JP 15843281 A JP15843281 A JP 15843281A JP S5858633 A JPS5858633 A JP S5858633A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は入出力チャネルの割込処理に関するものであ
る。
る。
従来、この種の処理装置として第″１図に示すものがあ
った。図において、（１）は中央処理装置（以下ＣＰＵ
と略記する）％（２）は入出力チャネル（以下、ＩＯＰ
と略記する）、（３）Ｆｉ入出力制御竺装（以下ＩＯＣ
と略記する） ％ （４） 、 （５）はそれぞれ割込
要求信号、（６） 、 （７）はそれぞれ状態情報要求
信号、（８） 、 （９）はそれぞれ状態情報信号で、
状態・情報信号（８） 、 （９）は多ビットで構成さ
れデータバスによって！送される。ａｌは状態情報信号
保持レジスタ（以下５ＴＳＲと略記する）である。
った。図において、（１）は中央処理装置（以下ＣＰＵ
と略記する）％（２）は入出力チャネル（以下、ＩＯＰ
と略記する）、（３）Ｆｉ入出力制御竺装（以下ＩＯＣ
と略記する） ％ （４） 、 （５）はそれぞれ割込
要求信号、（６） 、 （７）はそれぞれ状態情報要求
信号、（８） 、 （９）はそれぞれ状態情報信号で、
状態・情報信号（８） 、 （９）は多ビットで構成さ
れデータバスによって！送される。ａｌは状態情報信号
保持レジスタ（以下５ＴＳＲと略記する）である。
ＩＯＣ（３）から割込要求信号（４）が出力され、この
信号（４）はＩＯＰ ｆ２１を経由して割込要求信号（
５）としてＣＰＵ （１１に到達する。ＣＰＵ （１）
はこれを検知してｌ０Ｃ（３）から状態情報信号を受取
るための状態情報要求信号（６）を送出する。要求信号
（６）はＩＯＰを経由して要求信号（７）としてＩＯＣ
（３）に到達する。ＩＯＣ（３）では要求信号（７）を
受けて５ＴＳＲＱ□内に保持しである状態情報信号（８
）を出力し、これがＩＰＯ（２）を経由して状態情報信
号（９）としてＣＰＵ （１１に入力される。
信号（４）はＩＯＰ ｆ２１を経由して割込要求信号（
５）としてＣＰＵ （１１に到達する。ＣＰＵ （１）
はこれを検知してｌ０Ｃ（３）から状態情報信号を受取
るための状態情報要求信号（６）を送出する。要求信号
（６）はＩＯＰを経由して要求信号（７）としてＩＯＣ
（３）に到達する。ＩＯＣ（３）では要求信号（７）を
受けて５ＴＳＲＱ□内に保持しである状態情報信号（８
）を出力し、これがＩＰＯ（２）を経由して状態情報信
号（９）としてＣＰＵ （１１に入力される。
以上の一連の動作でＩＯＣ（３）とＣＰＵ （１１間の
割込処理応答が終了したことになる。
割込処理応答が終了したことになる。
従来の装置は上述のように構成されているが、これは状
態情報要求信号（７）が入力されてから状態情報信号（
８）示出力されるまでの時間が短時間であるということ
を前提としている。ところで鍛近のＩＯＰ、 ＩＯＣ
はマイクロプログラム制御となっており、処理速度が遅
く、また一般にはＩＯＰよりＩＯＣの方が処理速度が遅
いため、従来の装置ではＣＰＵ（１）が状態情報要求信
号（６）を送出してから状態情報信号（９）がＣＰＵ
（１１に入力されるまでの遅れが無視できな諭ものとな
るという欠点があった。
態情報要求信号（７）が入力されてから状態情報信号（
８）示出力されるまでの時間が短時間であるということ
を前提としている。ところで鍛近のＩＯＰ、 ＩＯＣ
はマイクロプログラム制御となっており、処理速度が遅
く、また一般にはＩＯＰよりＩＯＣの方が処理速度が遅
いため、従来の装置ではＣＰＵ（１）が状態情報要求信
号（６）を送出してから状態情報信号（９）がＣＰＵ
（１１に入力されるまでの遅れが無視できな諭ものとな
るという欠点があった。
この発明は従来の装置における上述の欠点を除去するた
めになされたもので、ＩＯＣから割込要求信号を受けた
ＩＯＰが、状態情報信号をＩＯＣからあらかじめ入力し
て一時記憶しておき、ＣＰＵへはＩＯＰから状態情報信
号を供給でき本ようにして綜合的な処理速度を向上した
装置を提供することを目的としている。
めになされたもので、ＩＯＣから割込要求信号を受けた
ＩＯＰが、状態情報信号をＩＯＣからあらかじめ入力し
て一時記憶しておき、ＣＰＵへはＩＯＰから状態情報信
号を供給でき本ようにして綜合的な処理速度を向上した
装置を提供することを目的としている。
以下、図面についてこの発明の詳細な説明する。第２図
はこの発明の基本動作を説明するブロック図で、第２図
において第１図と同一符号は同−又は相当一部分、ある
いは同−又は相当信号を示し、０ηはＩＯＰ （２）内
の５ＴＳＲ、（２）はフリップフロップ、０３は状態情
報要求信号、α◆は状態情報信号である。
はこの発明の基本動作を説明するブロック図で、第２図
において第１図と同一符号は同−又は相当一部分、ある
いは同−又は相当信号を示し、０ηはＩＯＰ （２）内
の５ＴＳＲ、（２）はフリップフロップ、０３は状態情
報要求信号、α◆は状態情報信号である。
ＩＯＣ（３）から割込要求信号（４）がＩＯＰ （２）
に到来すると、ＩＯＰ （２）はフリップフロップ（２
）をセットし、ＣＰＵ （１）に対し割込要求信号（５
）を送出し、同時にＩＯＣ（３）に対して状態情報要求
信号（７）を出力する。
に到来すると、ＩＯＰ （２）はフリップフロップ（２
）をセットし、ＣＰＵ （１）に対し割込要求信号（５
）を送出し、同時にＩＯＣ（３）に対して状態情報要求
信号（７）を出力する。
この要求信号（７）に対しＩＯＣ（３）の５ＴＳＲα１
からは状態情報信号（８）が出力されＩＯＰ （２）の
５ＴＳＲＱηに入力される。この時点でＩＯＣ（３）は
割込要求中の状態ではなくなる。
からは状態情報信号（８）が出力されＩＯＰ （２）の
５ＴＳＲＱηに入力される。この時点でＩＯＣ（３）は
割込要求中の状態ではなくなる。
次Ｋ ＣＰＵ （１）から状態情報要求信号（至）がＩ
ＯＰ （２）に出力されると５ＴＳＲＱｌ）の内容が状
態情報信号０４としてＣＰＵ （１１へ出力される。こ
の出方が終了するとＩＯＰ （２）はフリップフロップ
（６）をリセットして割込要求信号（５）を消去する。
ＯＰ （２）に出力されると５ＴＳＲＱｌ）の内容が状
態情報信号０４としてＣＰＵ （１１へ出力される。こ
の出方が終了するとＩＯＰ （２）はフリップフロップ
（６）をリセットして割込要求信号（５）を消去する。
第３図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分或は同−又は相当信号
を示し、ＣＩ） 、 ０１ 、・・・（３ｎ） ｔｉそ
れぞれ第２図＋７） （３） Ｋ相当する■ｏｃ、
（１０１）、（１０２）。
図と同一符号は同−又は相当部分或は同−又は相当信号
を示し、ＣＩ） 、 ０１ 、・・・（３ｎ） ｔｉそ
れぞれ第２図＋７） （３） Ｋ相当する■ｏｃ、
（１０１）、（１０２）。
・・・（１０ａ）はそれぞれ第２図のα（［相当する５
ＴＳＲ。
ＴＳＲ。
（４１） 、 （４２）・・・（４ｎ）はそれぞれ第２
図の（４）に相当する割込要求信号、（１１０）は状態
情報保持レジスタ群、 （１２０）は割込保持テーブ
ルである。
図の（４）に相当する割込要求信号、（１１０）は状態
情報保持レジスタ群、 （１２０）は割込保持テーブ
ルである。
第３図に示すように、一般Ｋ ＩＯＰ （２）には複数
のＩＯＣ（３１、０’４−・・・（３ｎ）が接続される
。割込要求信号（４１） 、 （４２）−・・・（４カ
）のいずれかの信号が出力されるとＩＯＰ （２）はフ
リップフロップα２をセットし、割込要求信号（５）を
ＣＰＵ （１）に送出すると共に、割込要求信号（４１
） 、 （４２） 、・・・（４ｎ）のうちのどの割込
要求信号であるかに応じ割込保持テーブル（１２０）中
の対応する位葉に割込フラグをセットする。又、この時
ＩＯＰ （２）は該当するＩＯＣ中の５ＴＳＨの内容を
読取り状態情報信号（８）として入力し状態情報保持レ
ジスタ群（１１０）の中の該当レジスタに格納する。
のＩＯＣ（３１、０’４−・・・（３ｎ）が接続される
。割込要求信号（４１） 、 （４２）−・・・（４カ
）のいずれかの信号が出力されるとＩＯＰ （２）はフ
リップフロップα２をセットし、割込要求信号（５）を
ＣＰＵ （１）に送出すると共に、割込要求信号（４１
） 、 （４２） 、・・・（４ｎ）のうちのどの割込
要求信号であるかに応じ割込保持テーブル（１２０）中
の対応する位葉に割込フラグをセットする。又、この時
ＩＯＰ （２）は該当するＩＯＣ中の５ＴＳＨの内容を
読取り状態情報信号（８）として入力し状態情報保持レ
ジスタ群（１１０）の中の該当レジスタに格納する。
次にＣＰＵ （１）から状態情報要求信号（至）が出力
されると、ＩＯＰ （２）はまず割込保持テーブル（１
２０）を調べて該当ＩＯＣ番号を捜し、該当ＩＯＣ番号
が見つかったならば、状態情報保持レジスタ群（１１０
）中の該、当レジスタから状態情報信号を読出して信号
′α◆としてＣＰＵ （１）へ送出する。更にＩＯＰ
（２）は割込保持テーブル（１２０）を調べて、他に割
込フラグがなければ割込要求フリップフロップ（イ）を
リセットして動作を終了する。
されると、ＩＯＰ （２）はまず割込保持テーブル（１
２０）を調べて該当ＩＯＣ番号を捜し、該当ＩＯＣ番号
が見つかったならば、状態情報保持レジスタ群（１１０
）中の該、当レジスタから状態情報信号を読出して信号
′α◆としてＣＰＵ （１）へ送出する。更にＩＯＰ
（２）は割込保持テーブル（１２０）を調べて、他に割
込フラグがなければ割込要求フリップフロップ（イ）を
リセットして動作を終了する。
以上のようにこの発明によれば、従来の装置においても
っばらＩＯＣが行っていた割込処理動作の一部をＩＯＰ
が代替して行うことにより状態情報信号の送出を迅速に
行うことができる。
っばらＩＯＣが行っていた割込処理動作の一部をＩＯＰ
が代替して行うことにより状態情報信号の送出を迅速に
行うことができる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の詳細な説明するブロック図、第３図はこの発明の一
実施例を示すブロック図である。 （１１・・・ＣＰＵ、 （２）−ＩＯＰ 、 （３）
、 （３１） 、 （３２） 、・・・（３ｎ） ・−
ＩＯＣ、ＱＯ−（１０１） 、（１０２） 、 −（１
０ａ）、０℃・・・５ＴＳＲ，（１１０）・・・状態情
報保持レジスタ群、（１２０）・・・割込保持テーブル
。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 １υ 第２図
明の詳細な説明するブロック図、第３図はこの発明の一
実施例を示すブロック図である。 （１１・・・ＣＰＵ、 （２）−ＩＯＰ 、 （３）
、 （３１） 、 （３２） 、・・・（３ｎ） ・−
ＩＯＣ、ＱＯ−（１０１） 、（１０２） 、 −（１
０ａ）、０℃・・・５ＴＳＲ，（１１０）・・・状態情
報保持レジスタ群、（１２０）・・・割込保持テーブル
。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 １υ 第２図
Claims (1)
- 【特許請求の範囲】 複数の入出力制御装置と、この複数の入出力制御装置を
制御する入出力チャネルと、この入出力チャネルを介し
て上記複数の入出力側＃装置との間に信号を送受する中
央処理装置とを有する入出力チャネル処理装置において
、 上記複数の入出力制御装置のうちのいずれかの入出力制
御装置から上記入出力チャネルへ割込要求信号が送出さ
れたとき、上記入出力チャネルにおいて上記割込要求信
号を上記中央処理装置に送出し、上記入出力チャネル内
に設けられた割込保持テーブル中の当該入出力制御装置
に対応する位置に割込フラグをセットし、かつ当該入出
力制御装置からの状態情報を上記入出力チャネル内に設
けられた状態情報保持レジスタ群中の当該入出力制御装
置に対応するレジスタに入力しで保持する手段と、上記
割込要求信号に対し上記中央処理装置から上記入出力チ
ャネルに対し情態要求信号が送出されたとき、上記割込
保持テーブル中の該当割込フラグを調査しこのフラグに
対応して上記状態情報保持レジスタ群中から選択したレ
ジスタの内容を上記中央処理装置へ送出する手段とを備
えたことを特徴とする入出力チャネル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15843281A JPS5858633A (ja) | 1981-10-05 | 1981-10-05 | 入出力チヤネル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15843281A JPS5858633A (ja) | 1981-10-05 | 1981-10-05 | 入出力チヤネル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5858633A true JPS5858633A (ja) | 1983-04-07 |
Family
ID=15671630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15843281A Pending JPS5858633A (ja) | 1981-10-05 | 1981-10-05 | 入出力チヤネル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114052A (ja) * | 1985-11-14 | 1987-05-25 | Fujitsu Ltd | 入出力装置の状態情報収集方式 |
| WO2009078135A1 (ja) * | 2007-12-19 | 2009-06-25 | Advantest Corporation | 試験装置 |
-
1981
- 1981-10-05 JP JP15843281A patent/JPS5858633A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114052A (ja) * | 1985-11-14 | 1987-05-25 | Fujitsu Ltd | 入出力装置の状態情報収集方式 |
| WO2009078135A1 (ja) * | 2007-12-19 | 2009-06-25 | Advantest Corporation | 試験装置 |
| US7792656B2 (en) | 2007-12-19 | 2010-09-07 | Advantest Corporation | Test apparatus |
| JP5331709B2 (ja) * | 2007-12-19 | 2013-10-30 | 株式会社アドバンテスト | 試験装置 |
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