KR890007173A - 애드레스 버스 제어장치 - Google Patents

애드레스 버스 제어장치 Download PDF

Info

Publication number
KR890007173A
KR890007173A KR1019880013468A KR880013468A KR890007173A KR 890007173 A KR890007173 A KR 890007173A KR 1019880013468 A KR1019880013468 A KR 1019880013468A KR 880013468 A KR880013468 A KR 880013468A KR 890007173 A KR890007173 A KR 890007173A
Authority
KR
South Korea
Prior art keywords
bus
address
address data
width
unit
Prior art date
Application number
KR1019880013468A
Other languages
English (en)
Other versions
KR910005998B1 (ko
Inventor
히로미찌 에노모또
가즈시 고바야시
마사미 지끼하라
노리히사 아마꼬
Original Assignee
미따 가쯔시게
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62259585A external-priority patent/JP2612715B2/ja
Priority claimed from JP63041753A external-priority patent/JP2706082B2/ja
Application filed by 미따 가쯔시게, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 미따 가쯔시게
Publication of KR890007173A publication Critical patent/KR890007173A/ko
Application granted granted Critical
Publication of KR910005998B1 publication Critical patent/KR910005998B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

내용 없음

Description

애드레스 버스 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 설명의 제1실시예를 포함하는 데이터 처리 시스템을 예시한 블록도.
제2도는 본 발명의 제1실시예인 제1도중의 버스 제어회로의 논리 회로도.

Claims (11)

  1. 제1버스와, 애드레스 버스폭이 상기 제1버스의 그것보다 작은 제2버스와, 상기 제1버스에 접속된 프로세서 및 메모리 유닛과, 상기 제2버스에 접속된 복수의 입출력 유닛 등을 가지며, 상기 복수의 입출력 유닛의 적어도 하나는 상기 제2버스의 애드레스 버스폭보다 크지 않은 폭의 애드레스 데이터를 사용하여 다른 유닛에 액세스하는 액세싱 유닛인 데이터 처리 시스템에 있어서, 액세스될 유닛이 접속된 버스를 식별하는 버스 식별정보를 상기 액세싱 유닛으로부터 받는 신호 수신 수단 ; 및 상기 제1버스 및 신호 수신 수단에 접속되고, 상기 버스 식별정보가 상기 제1버스를 식별할때에 상기 액세싱 유닛의 애드레스폭과 상기 제1버스의 애드레스폭의 부정합을 보상하기 위한 제1애드레스 데이터를 상기 제1버스에 공급하는 제1애드레스 데이터 부가수단을 포함함을 특징으로 하는 상기 제1버스와 제2버스 사이의 애드레스 데이터 전송을 제어하는 애드레스 버스 제어장치.
  2. 제1항에 있어서, 상기 액세싱 유닛의 애드레스 데이터폭은 상기 제2버스의 애드레스 버스폭보다 작으며, 상기 애드레스 버스 제어장치는, 또한, 상기 제2버스 및 신호 수신 수단에 접속되고, 상기 버스 식별정보가 상기 제2버스를 식별할때에 상기 액세싱 유닛의 애드레스 데이터폭과 상기 제2버스의 애드레스 버스폭 사이의 부정합을 보상하기 위한 제2애드레스 데이터를 상기 제2버스에 공급하는 제2애드레스 데이터 공급수단을 포함함을 특징으로 하는 애드레스 버스 제어장치.
  3. 제2항에 있어서, 상기 버스 식별정보는 상기 액세싱 유닛으로부터의 애드레스 데이터의 일부이며, 상기 제1 및 제2애드레스 데이터의 각각은 상기 애드레스 데이터중의 버스 식별정보를 치환하는 데이터를 포함하는 애드레스 버스 제어장치.
  4. 제3항에 있어서, 상기 제2버스는 제1애드레스 버스와 제2어드레스 버스를 포함하며, 상기 액세싱 유닛은 상기 버스 식별정보를 제외한 애드레스 데이터를 상기 제1애드레스 버스로 송출하고, 상기 제2애드레스 데이터 공급수단은 상기 제2애드레스 데이터를 상기 제2애드레스 버스로 보내고, 상기 애드레스 버스 제어장치는, 다시, 상기 제1버스와 제1애드레스 버스와 신호 수신 수단에 접속되어서 상기 버스 식별정보가 상기 제1버스를 식별할때에 상기 제1애드레스 버스상의 애드레스 데이터를 상기 제1버스의 대응하는 부분으로 보내는 수단을 포함하는 애드레스 버스 제어장치.
  5. 제2항에 있어서,상기 제1 및 제2애드레스 데이터 공급수단은, 상기 프로세서에 의하여 공급되는 상기 제1 및 제2애드레스 데이터를 각각 기억하기 위한 제1 및 제2기억수단을 각각 포함하는 애드레스 버스 제어장치
  6. 제1버스와, 애드레스 버스폭이 상기 제1버스의 그것보다 작은 제2버스와, 상기 제1버스에 접속된 프로세서 및 메모리 유닛과, 상기 제2버스에 접속된 복수의 입출력 유닛 등을 가지며, 상기 복수의 입출력 유닛은 상이한 폭의 애드레스 데이터를 사용하여 다른 유닛에 액세스하는 복수의 액세싱 유닛들을 포함하는 데이터 처리 시시템에 있어서, 상기 액세싱 유닛들의 각각으로부터 액세스 요구신호를 받아서 상기 액세스 요구신호를 발행한 유닛의 애드레스 데이터폭을 표시하는 애드레스 데이터폭 신호를 발생하는 신호 발생 수단과 ; 액세스될 유닛이 접속된 버스를 식별하는 버스 식별정보를 상기 액세스 요구신호를 발행한 유닛으로부터 받는 신호 수신 수단과 ; 상기 액세스 요구를 발행한 유닛의 애드레스 데이터폭과 상기 제1버스의 애드레스 버스폭간의 부정합을 보상하기 위한 제1애드레스 데이터와, 상기 액세스 요구를 발행한 유닛의 애드레스 데이터폭과 상기 제2버스의 애드레스 버스폭간의 부정합을 보상하기 위한 제2애드레스 데이터 등을 기억하는 기억수단 ; 및 상기 제 1 및 제2버스 , 신호 발생 수단, 신호 수신 수단 및 기억수단에 접속되고, 상기 버스 식별정보가 상기 제1버스를 식별할때에는 상기 제1애드레스 데이터를 상기 제1버스에 보내고, 상기 버스 식별정보가 제2버스를 식별하며, 또한, 상기 애드레스 데이터폭 신호가 상기 제2버스의 애드레스 버스폭보다 작은 데이터폭을 표시할때에는 상기 제2애드레스 데이터를 상기 제2버스에 보내는 애드레스 데이터 부가수단과를 포함함을 특징으로 하는 상기 제1버스와 제2버스에 접속되어 이들 버스사이의 애드레스 데이터 전송을 제어하는 애드레스 버스 제어장치.
  7. 제6항에 있어서, 상기 버스 식별정보는 상기 액세싱 유닛들 각각으로부터의 애드레스 데이터의 일부이며, 상기 제1 및 제2애드레스 데이터 각각은 상기 애드레스 데이터중의 버스 식별정보를 치환하는 데이터를 포함하는 애드레스 버스 제어장치.
  8. 제7항에 있어서, 상기 복수의 액세싱 유닛들은 상기 제2버스와 애드레스 버스폭과 같은 폭의 애드레스 데이터를 사용하는 제1액세싱 유닛과 그보다 작은 폭의 애드레스 데이터를 사용하는 제2액세싱 유닛을 포함하며, 상기 제2버스는 제1애드레스 버스와 제2애드레스 버스를 포함하고, 상기 제2액세싱 유닛은 상기 버스 식별정보를 제외한 애드레스 데이터를 상기 제1애드레스 버스에 송출하며, 상기 애드레스 데이터 부가수단은 상기 제2애드레스 데이터를 상기 제2애드레스 버스에 보내고, 상기 애드레스 버스 제어장치는, 다시, 상기 제1버스와 제1애드레스 버스와 신호 수신 수단에 접속되어서 상기 버스 식별정보가 상기 제1버스를 식별할때에 상기 제1애드레스 버스상의 애드레스 데이터를 상기 제1버스의 대응하는 부분에 보내는 수단을 포함하는 애드레스 버스 제어장치.
  9. 제8항에 있어서, 상기 신호 수신 수단은 상기 제1액세싱 유닛으로부터의 버스 식별정보를 상기 제2애드레스 버스로부터 수신하는 애드레스 버스 제어장치.
  10. 제6항에 있어서, 또한 상기 제2버스에 접속되고, 그 위의 애드레스 데이터를 디코우드하여, 액세스되는 유닛의 애드레스 데이터폭을 결정하는 수단과, 상기 액세싱 유닛들 이외의 상기 결정된 애드레스 데이터폭을 가지는 상기 입출력 유닛에 액세스 제어신호를 보내는 수단을 포함하는 애드레스 버스 제어장치.
  11. 제6항에 있어서, 상기 제1 및 제2애드레스 데이터는 상기 프로세서에 의해서 상기 기억수단에 공급되는 애드레스 버스 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880013468A 1987-10-16 1988-10-15 애드레스 버스 제어장치 KR910005998B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP62-259585 1987-10-16
JP62259585A JP2612715B2 (ja) 1987-10-16 1987-10-16 アドレスバス制御装置
JP63-41753 1988-02-24
JP63041753A JP2706082B2 (ja) 1988-02-24 1988-02-24 アドレスバス制御方法

Publications (2)

Publication Number Publication Date
KR890007173A true KR890007173A (ko) 1989-06-19
KR910005998B1 KR910005998B1 (ko) 1991-08-09

Family

ID=26381404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880013468A KR910005998B1 (ko) 1987-10-16 1988-10-15 애드레스 버스 제어장치

Country Status (4)

Country Link
US (1) US5148539A (ko)
KR (1) KR910005998B1 (ko)
DE (1) DE3835297C2 (ko)
GB (1) GB2211326B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0398145A (ja) * 1989-09-11 1991-04-23 Hitachi Ltd マイクロプロセッサ
US5396599A (en) * 1990-01-16 1995-03-07 Nec Electronics, Inc. Computer system with a bus controller
CA2037491C (en) * 1990-03-02 1998-07-28 Yuji Shibata System bus control system in a multi-processor system
JPH0484253A (ja) * 1990-07-26 1992-03-17 Mitsubishi Electric Corp バス幅制御回路
US5255374A (en) * 1992-01-02 1993-10-19 International Business Machines Corporation Bus interface logic for computer system having dual bus architecture
US5301281A (en) * 1991-06-26 1994-04-05 Ast Research, Inc. Method and apparatus for expanding a backplane interconnecting bus in a multiprocessor computer system without additional byte select signals
JP2744154B2 (ja) * 1991-10-24 1998-04-28 株式会社東芝 バスシステム
JP2836321B2 (ja) * 1991-11-05 1998-12-14 三菱電機株式会社 データ処理装置
WO1993019424A1 (en) * 1992-03-18 1993-09-30 Seiko Epson Corporation System and method for supporting a multiple width memory subsystem
JP3608804B2 (ja) * 1993-05-14 2005-01-12 株式会社ソニー・コンピュータエンタテインメント バス制御装置
US5561817A (en) * 1993-08-16 1996-10-01 Thermo King Corporation Method of securely controlling direct memory access (DMA) of a shared memory by a DMA device on an expansion board
US5590378A (en) * 1994-04-25 1996-12-31 Compaq Computer Corporation Apparatus for aligning and padding data on transfers between devices of different data widths and organizations
US5623697A (en) * 1994-11-30 1997-04-22 International Business Machines Corporation Bridge between two buses of a computer system with a direct memory access controller having a high address extension and a high count extension
US5649125A (en) * 1995-10-30 1997-07-15 Motorola, Inc. Method and apparatus for address extension across a multiplexed communication bus
US5845098A (en) * 1996-06-24 1998-12-01 Motorola Inc. Address lines load reduction
US6671765B1 (en) * 1999-11-22 2003-12-30 Texas Instruments Incorporated Architecture enabling code overlay using a dedicated endpoint
US7895381B2 (en) * 2009-02-16 2011-02-22 Himax Media Solutions, Inc. Data accessing system
JP5441219B2 (ja) * 2009-06-26 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置及びシリアルインタフェース回路
JP2018137547A (ja) * 2017-02-20 2018-08-30 株式会社東芝 情報処理装置及び画像形成装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4296464A (en) * 1977-03-03 1981-10-20 Honeywell Inc. Process control system with local microprocessor control means
JPS5464933A (en) * 1977-11-01 1979-05-25 Panafacom Ltd Main storage extension system
JPS5454536A (en) * 1977-10-08 1979-04-28 Fujitsu Ltd Data processor
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
GB2021823B (en) * 1978-05-30 1983-04-27 Intel Corp Data transfer system
US4296469A (en) * 1978-11-17 1981-10-20 Motorola, Inc. Execution unit for data processor using segmented bus structure
US4315308A (en) * 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
US4309754A (en) * 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
JPS5779551A (en) * 1980-11-06 1982-05-18 Nec Corp Information transfer device
US4393501A (en) * 1981-02-26 1983-07-12 General Electric Company Line protocol for communication system
US4471458A (en) * 1981-06-18 1984-09-11 Allied Corporation Computer interface
US4608631A (en) * 1982-09-03 1986-08-26 Sequoia Systems, Inc. Modular computer system
US4598359A (en) * 1983-04-01 1986-07-01 Honeywell Information Systems Inc. Apparatus for forward or reverse reading of multiple variable length operands
KR900007564B1 (ko) * 1984-06-26 1990-10-15 모토로라 인코포레이티드 동적 버스를 갖는 데이터 처리기
US4716527A (en) * 1984-12-10 1987-12-29 Ing. C. Olivetti Bus converter
JPS61139866A (ja) * 1984-12-11 1986-06-27 Toshiba Corp マイクロプロセツサ
BG39765A1 (en) * 1985-02-14 1986-08-15 Turlakov Device for connecting 8- degree and 16- degree modules to 16- degree microprocessor system
JP2609220B2 (ja) * 1985-03-15 1997-05-14 ソニー株式会社 マルチ・プロセツサ・システム
US4683534A (en) * 1985-06-17 1987-07-28 Motorola, Inc. Method and apparatus for interfacing buses of different sizes
JPH071496B2 (ja) * 1985-11-05 1995-01-11 ソニー株式会社 制御方法及び制御装置
US4831514A (en) * 1986-02-14 1989-05-16 Dso "Izot" Method and device for connecting a 16-bit microprocessor to 8-bit modules
US5014186A (en) * 1986-08-01 1991-05-07 International Business Machines Corporation Data-processing system having a packet transfer type input/output system
US4965723A (en) * 1987-10-23 1990-10-23 Digital Equipment Corporation Bus data path control scheme
JPH01136144A (ja) * 1987-11-21 1989-05-29 Sekisui Chem Co Ltd 光及び熱硬化性組成物
US4996469A (en) * 1990-03-16 1991-02-26 Allen-Bradley Company, Inc. Electric motor controller with bypass contactor

Also Published As

Publication number Publication date
DE3835297C2 (de) 1995-06-08
US5148539A (en) 1992-09-15
DE3835297A1 (de) 1989-05-18
GB2211326B (en) 1991-12-11
GB8824168D0 (en) 1988-11-23
GB2211326A (en) 1989-06-28
KR910005998B1 (ko) 1991-08-09

Similar Documents

Publication Publication Date Title
KR890007173A (ko) 애드레스 버스 제어장치
KR900013403A (ko) 개선된 입.출력 인터럽트 제어를 가지는 가상 컴퓨터 시스템
KR850003650A (ko) 텔레텍스트류 신호 디코더
KR890005740A (ko) 선택적 개시 버스트를 구비한 버스 마스터
KR860004356A (ko) 데이타 처리장치
DE69317481D1 (de) Ein-/Ausgabesteuerungssystem und Verfahren
KR850006652A (ko) 프로세스와 메모리를 내장한 집적회로와 그것을 사용한 시스템
KR860006743A (ko) 데이타 처리 시스템
KR920704222A (ko) 고속, 플렉시블 소오스/종착 데이타 버스트 직접 메모리 억세스 제어기
KR900013402A (ko) 가상메모리 데이타 전송능력을 가진 고속도 버스
KR880014760A (ko) 통신 처리장치
KR890016478A (ko) 다이렉트 메모리 액세스 제어장치
KR860000595A (ko) 정보처리장치를 위한 메모리액세스 제어방식
KR880011676A (ko) 캐쉬 메모리를 사용한 블록 액세스 방식
KR930002943A (ko) 마이크로프로세서 및 그것을 갖는 기억관리시스템
KR930010742A (ko) 메모리 억세스 장치
KR890015108A (ko) 데이타 전송 제어 시스템
KR880009306A (ko) 직접 메모리 엑세스 제어 장치
KR970059914A (ko) 플래시 메모리 시스템
MX171149B (es) Aparato y metodo substitucion de un cuadro de pagina en un sistema de procesamiento de datos que tiene un direccionamiento de memoria virtual
JPS6478361A (en) Data processing system
KR960703250A (ko) 버스 시스템의 작동 방법 및 이 작동 방법을 수행하기 위한 장치(process and arrangement for operating a bus system)
ES2038928A2 (es) Sistema de tratamiento de acceso en procesador de informacion.
KR890013567A (ko) 다이렉트 메모리 액세스 제어장치
KR940015843A (ko) 다중 프로세서 시스템에서 프로세서 보드 사이의 데이타 전송을 지원하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010713

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee