KR870000703A - 반도체 메모리 - Google Patents

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KR870000703A
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명의 다이나믹 RAM의 주요부분을 도시한 회로도.
제2도는, 제1도의 다이나믹 RAM의 전체의 개략을 도시한 불럭도.
제3도는, 제1도의 다이나믹 RAM의 동작의 1예를 도시한 타이밍 챠트.

Claims (10)

  1. 다음으로 구성되는 반도체 메모리. 메모리 에레이와 이것은, 데이터선과 이것에 교차하는 워드선과, 상기 데이터선과 워드선과의 교차점에 대응하게 마련된 메모리 셀로 된다. 그리고, 상기 데이터선을 제1 및 제2의 전위의 실질적인 중간의 전위에 프리챠지 하기 위한 프리챠지 회로와, 상기 메모리 셀 어레이에 대응하여 마련된 공통 데이터선과, 상기 각 공통 데이터선과, 상기 각 메모리 에레이의 데이터선을 결합하기 위한 스위치 회로와, 상기 각 메모리 어레이에 공통에 마련된 컬럼 선택수단과, 이것은 공통의 컬럼 선택신호에 따라서, 상기 각 공통 데이터선과, 상기 각 메모리 어레이의 데이터 선중의 선택된 데이터 선과를 상기 스위치 회로에 의해 걸합한다. 그러고, 상기 메모리 어레이의 비선택 기간에, 상기 공통 데이선에 상기 중간의 전위를 공급하기 위한 전압 공급수단.
  2. 특허 청구의 범위 제1항에 따른 반도체 메모리로서 다음 사항을 포함한다. 상기 데이터선에 대응하여 마련된 센스앰프와, 이것은 상기 메모리셀의 정보를 증폭한다. 그리고 상기 센스앰프에 그 동작을 위해, 상기 제1 및 제2의 전위를 공급하기 위한 제1 및 제2 공통 전위선과, 이들은 상기 각 메모리 어레이에 대응하여 마련되어, 각 메모리 어레이에 대응하는 센스앰프에 공통으로 접속된다.
  3. 특허 청구의 범위 제2항에 따르는 반도체 메모리에 있어서, 상기 제1 및 제2의 전위는 전원전위와 접지전위이다.
  4. 특허 청구의 범위 제2항에 따르는 반도체 메모리로서 다음 사항을 포함한다. 상기 메모리 어레이의 비선택 기간에, 상기 메모리 어레이에 대응하는 상기 제1 및 제2의 공통 전위선을 단락하는 수단과, 이로인해 상기 공통 데이터선에 공급하기 위한 상기 중간의 전위가 만들어진다.
  5. 특허 청구의 범위 제4항에 따르는 반도체 메모리에 있어서, 상기 전위 공급수단은, 상기 공통 데이터선과, 상기 제1 밋 제2의 공통 전위선의 사이에 마련된 스위치 수단으로 된다. 이것은 상기 제1 및 제2의 공통 전위선이 단락되었을 때, 상기 공통 데이터선과 제1 및 제2의 공통전위선을 결합한다.
  6. 특허 청구의 범위 제4항에 따른 반도체 메모리에 있어서, 상기 프리챠지 회로는 상기 제1 및 제2의 공통전위선의 단락에 의해 얻어진 상기 중간의 전위를 상기 데이터선에 공급하는 수단을 포함한다.
  7. 특허 청구의 범위 제4항에 따르는 반도체 메모리에 있어서, 상기 센스 앰프는, 교차 결합된 2개의 CMOS인 버터회로로 된다. CMOS인 버터 회로의 P찬넬 및 N찬넬 MOSFET의 소오스에 대해, 각각 상기 제1 및 제2의 공통 전위선이 인가된다.
  8. 특허 청구의 범위 제1항에 따르는 반도체 메모리으로서, 그 위에 다음 사항을 포함한다. 상기 공통데이터선에 결합된 스테이틱형의 풀엎회로.
  9. 다음으로 구성되는 반도체 메모리. 데이터선과, 상기 데이터선에 교차하는 위드선과, 상기 데이터선과 워드선과의 교점에 대응하여 마련된, 정보를 기억하기 위한 메모리 셀과, 상기 메모리 셀의 정보를 증폭하기 위한, 센스앰프와 이것은, 상기 데이터선에 결합된다. 그리고, 상기 각 센스 앰프에 그 동작을 위한 전위를 공급하기 위한 공통 전위선과, 상기 데이터선과 공통 전위선과에 결합된 스위치 수단과, 이것은 상기 메모리 셀의 비선택 기간에, 상기 공통 전위선의 전위를 상기 데이터선에 부여한다.
  10. 특허 청구의 범위 제9항에 따르는 반도체 메모리에 있어서, 상기 공통전위선은, 상기 센스앰프에 전원전위를 공급하기 위하여, 그리고 접지전위를 공급하기 위한 제1 및 제2 공통 전위선으로 된다. 그리고 상기 메모리 셀의 비선택 기간에 있어서의, 상기 공통 전위선의 전위는 상기 제1 밋 제2 공통 전위선의 단락에 의해, 상기 전원전위와 접지전위의 중간의 전위로 된다.
    ※ 참고사항 : 최초출원 내옹에 의하여 공개하는 것임.
KR1019860005012A 1985-06-26 1986-06-23 반도체 메모리 KR970011133B1 (ko)

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