JP2781080B2 - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明はランダムアクセスメモ
リに関し、特にそのＩ／Ｏ線のプリチャージ方式に関す
るものである。
リに関し、特にそのＩ／Ｏ線のプリチャージ方式に関す
るものである。
【０００２】
【従来の技術】図２は従来のＭＯＳダイナミックＲＡＭ
のアレイ構成を示す図であり、図に示すようにメモリア
レイはＭＡ１〜ＭＡＮのｎ個に分割されている。また、
コラムデコーダ２１の出力ＣＳＬは上記ｎ個に分割され
た各メモリアレイＭＡ１〜ＭＡＮに接続されている。ま
た各メモリアレイＭＡ１〜ＭＡＮのビット線ペア２２は
各々のセンスアンプＳＡ０〜ＳＡＮ−１に接続され、上
記コラムデコーダ２１出力ＣＳＬによって制御されるト
ランジスタからなるゲート手段２３を介して各メモリア
レイに付随するＩ／Ｏ線（データ線とも言う）ペア２４
に接続されている。そしてこの各Ｉ／Ｏ線ペア２４は各
々メモリアレイ毎に設けられたプリアンプ２５に接続さ
れている。
のアレイ構成を示す図であり、図に示すようにメモリア
レイはＭＡ１〜ＭＡＮのｎ個に分割されている。また、
コラムデコーダ２１の出力ＣＳＬは上記ｎ個に分割され
た各メモリアレイＭＡ１〜ＭＡＮに接続されている。ま
た各メモリアレイＭＡ１〜ＭＡＮのビット線ペア２２は
各々のセンスアンプＳＡ０〜ＳＡＮ−１に接続され、上
記コラムデコーダ２１出力ＣＳＬによって制御されるト
ランジスタからなるゲート手段２３を介して各メモリア
レイに付随するＩ／Ｏ線（データ線とも言う）ペア２４
に接続されている。そしてこの各Ｉ／Ｏ線ペア２４は各
々メモリアレイ毎に設けられたプリアンプ２５に接続さ
れている。
【０００３】図３は図２の第１及び第２番目のメモリア
レイ部（ＭＡ１，ＭＡ２）を詳細に示した回路構成図で
ある。図に示すように、メモリセルアレイ部ではビット
線対ＢＬＯ，／ＢＬＯにセンスアンプＳＡ０が接続さ
れ、トランジスタＱ1 ，Ｑ2 にクロックＢＬＰＯを供給
することにより各ビット線対がビット線プリチャージ電
圧ＶBLにプリチャージされる。一般的にプリチャージ電
圧ＶBLは電源電圧ＶCCの１／２に設定されている。また
トランジスタＱ3 によってもビット線対２２はイコライ
ズされる。上記トランジスタＱ1 ，Ｑ2 ，Ｑ3 によって
ビット線プリチャージ回路２６が構成されている。また
Ｉ／Ｏ線対２４はトランジスタＱ6 を介してイコライズ
信号ＥＱを供給することによりイコライズされ、またＩ
／Ｏ線プリチャージ回路２７を構成するトランジスタＱ
7 ，Ｑ8 にクロックＩＯＰＣを供給することによりＩ／
Ｏ線２４も同様にＶBLにプリチャージされている。つま
り、スタンドバイ時はＩ／Ｏ線対２４もＶBL＝１／２Ｖ
CCにプリチャージされている。さらにセンスアンプＳＡ
０に接続されるビット線対２２とワード線ＷＬとの交点
にはメモリアレイを構成するメモリセルＭＣ０が配置さ
れている。なお第２番目のメモリアレイに関しても同様
である。
レイ部（ＭＡ１，ＭＡ２）を詳細に示した回路構成図で
ある。図に示すように、メモリセルアレイ部ではビット
線対ＢＬＯ，／ＢＬＯにセンスアンプＳＡ０が接続さ
れ、トランジスタＱ1 ，Ｑ2 にクロックＢＬＰＯを供給
することにより各ビット線対がビット線プリチャージ電
圧ＶBLにプリチャージされる。一般的にプリチャージ電
圧ＶBLは電源電圧ＶCCの１／２に設定されている。また
トランジスタＱ3 によってもビット線対２２はイコライ
ズされる。上記トランジスタＱ1 ，Ｑ2 ，Ｑ3 によって
ビット線プリチャージ回路２６が構成されている。また
Ｉ／Ｏ線対２４はトランジスタＱ6 を介してイコライズ
信号ＥＱを供給することによりイコライズされ、またＩ
／Ｏ線プリチャージ回路２７を構成するトランジスタＱ
7 ，Ｑ8 にクロックＩＯＰＣを供給することによりＩ／
Ｏ線２４も同様にＶBLにプリチャージされている。つま
り、スタンドバイ時はＩ／Ｏ線対２４もＶBL＝１／２Ｖ
CCにプリチャージされている。さらにセンスアンプＳＡ
０に接続されるビット線対２２とワード線ＷＬとの交点
にはメモリアレイを構成するメモリセルＭＣ０が配置さ
れている。なお第２番目のメモリアレイに関しても同様
である。
【０００４】次いでアクセス要求があった場合について
述べる。ここでは第１のメモリアレイがアクセスされ、
第２のメモリアレイはアクセスされない場合について述
べる。この場合、第１のメモリアレイの方は、クロック
ＢＬＰＯ，イコライズ信号ＥＱ，クロックＩＯＰＣが非
活性となっているため、各トランジスタＱ1 ，Ｑ2 ，Ｑ
3 ，Ｑ6 ，Ｑ7 ，Ｑ8 がオフし、次いでワード線ＷＬが
立ち上がり、メモリセルＭＣよりデータがビット線対２
２に読み出され、センスアンプＳＡ０によって増幅され
る。その後コラムデコーダ２１が活性化されて、コラム
デコーダ２１出力ＣＳＬが立ち上がりゲート手段を構成
するトランジスタＱ4 ，Ｑ5 を介してデータがＩ／Ｏ線
対２４に転送され、これをプリアンプ２５によって増幅
する。
述べる。ここでは第１のメモリアレイがアクセスされ、
第２のメモリアレイはアクセスされない場合について述
べる。この場合、第１のメモリアレイの方は、クロック
ＢＬＰＯ，イコライズ信号ＥＱ，クロックＩＯＰＣが非
活性となっているため、各トランジスタＱ1 ，Ｑ2 ，Ｑ
3 ，Ｑ6 ，Ｑ7 ，Ｑ8 がオフし、次いでワード線ＷＬが
立ち上がり、メモリセルＭＣよりデータがビット線対２
２に読み出され、センスアンプＳＡ０によって増幅され
る。その後コラムデコーダ２１が活性化されて、コラム
デコーダ２１出力ＣＳＬが立ち上がりゲート手段を構成
するトランジスタＱ4 ，Ｑ5 を介してデータがＩ／Ｏ線
対２４に転送され、これをプリアンプ２５によって増幅
する。
【０００５】一方、第２のメモリアレイの方は、クロッ
クＢＬＰ１は活性化されたままで、ビット線対２２はプ
リチャージ電圧ＶBLにイコライズされている。この時コ
ラムデコーダ２１出力ＣＳＬが活性化されると、第２の
メモリセルアレイ側のゲート手段を構成するトランジス
タＱ14，Ｑ15がオンし、ビット線対２２とＩ／Ｏ線対２
４はプリチャージ電圧ＶBLにレベルに保たれることとな
る。
クＢＬＰ１は活性化されたままで、ビット線対２２はプ
リチャージ電圧ＶBLにイコライズされている。この時コ
ラムデコーダ２１出力ＣＳＬが活性化されると、第２の
メモリセルアレイ側のゲート手段を構成するトランジス
タＱ14，Ｑ15がオンし、ビット線対２２とＩ／Ｏ線対２
４はプリチャージ電圧ＶBLにレベルに保たれることとな
る。
【０００６】以上のように、活性化されるメモリアレイ
と非活性なメモリアレイ共に同じコラムデコーダ２１出
力ＣＳＬで制御されるタイプ（以下ＣＳＬ方式）である
ため、非活性なメモリアレイでのビット線のプリチャー
ジレベルとＩ／Ｏ線のプリチャージレベルがショートす
ることとなるため、同一の電位つまりＶBL（１／２
ＶCC）にプリチャージするようにしていた。
と非活性なメモリアレイ共に同じコラムデコーダ２１出
力ＣＳＬで制御されるタイプ（以下ＣＳＬ方式）である
ため、非活性なメモリアレイでのビット線のプリチャー
ジレベルとＩ／Ｏ線のプリチャージレベルがショートす
ることとなるため、同一の電位つまりＶBL（１／２
ＶCC）にプリチャージするようにしていた。
【０００７】一方、ＣＳＬ方式を用いていない場合、す
なわち各々のメモリアレイが各々のコラムデコーダ出力
を持っている方式を用いた場合、非活性なメモリアレイ
ではコラムデコーダ出力も活性化しないため、そのビッ
ト線対とＩ／Ｏ線対はプリチャージレベルがショートし
ない。ただし、この場合には各メモリアレイ毎にコラム
デコーダを必要とするためチップ面積が増大していた
（参考文献，ISSCC84 Dig. of Tech papers, pp. 282-2
83: コラム出力線) 。この方式のようにビット線対とＩ
／Ｏ線対とがショートしなければ、そのプリチャージレ
ベルを別々に設定できるメリットがある。
なわち各々のメモリアレイが各々のコラムデコーダ出力
を持っている方式を用いた場合、非活性なメモリアレイ
ではコラムデコーダ出力も活性化しないため、そのビッ
ト線対とＩ／Ｏ線対はプリチャージレベルがショートし
ない。ただし、この場合には各メモリアレイ毎にコラム
デコーダを必要とするためチップ面積が増大していた
（参考文献，ISSCC84 Dig. of Tech papers, pp. 282-2
83: コラム出力線) 。この方式のようにビット線対とＩ
／Ｏ線対とがショートしなければ、そのプリチャージレ
ベルを別々に設定できるメリットがある。
【０００８】図４を用いて詳述すると、図４はセンスア
ンプを活性化した場合のビット線のレベルを示したもの
であり、ワード線ＷＬの電圧をＶCC以上にする。これに
よって上記ワード線に接続されているメモリセルの電荷
がビット線ペアの片側に読み出され、例えばメモリセル
がＬを記憶していた場合、ビット線ＢＬの電圧はΔＶL
だけ変化する。このときビット線／ＢＬの電圧には変化
がない。そしてビット線ＢＬ側のレベルをＧＮＤ側に引
き抜き、レベルΔＶL を増幅（時刻ｔ1 ）し、次いで後
にビット線／ＢＬ側をＶCCレベルにリストア（時刻
ｔ2 ）を行う。これは一般的に同一ディメンジョンのト
ランジスタを考慮した場合、ｎ−ｃｈトランジスタの方
がエレクトロンをキャリアとするため、ホールをキャリ
アにするｐ−ｃｈトランジスタに比べ、エレクトロンの
方がモビリティが大きいためスイッチングスピードが速
い。そのためにＬ側（ビット線／ＢＬ）のレベルを放電
するのを先に行う。一方ビット線が増幅した後にコラム
デコーダが活性化してＩ／Ｏ線ペアと接続されると、ビ
ット線のレベルがＩ／Ｏ線に伝達され、Ｉ／Ｏ線のレベ
ルはセンスアンプを介して増幅される。
ンプを活性化した場合のビット線のレベルを示したもの
であり、ワード線ＷＬの電圧をＶCC以上にする。これに
よって上記ワード線に接続されているメモリセルの電荷
がビット線ペアの片側に読み出され、例えばメモリセル
がＬを記憶していた場合、ビット線ＢＬの電圧はΔＶL
だけ変化する。このときビット線／ＢＬの電圧には変化
がない。そしてビット線ＢＬ側のレベルをＧＮＤ側に引
き抜き、レベルΔＶL を増幅（時刻ｔ1 ）し、次いで後
にビット線／ＢＬ側をＶCCレベルにリストア（時刻
ｔ2 ）を行う。これは一般的に同一ディメンジョンのト
ランジスタを考慮した場合、ｎ−ｃｈトランジスタの方
がエレクトロンをキャリアとするため、ホールをキャリ
アにするｐ−ｃｈトランジスタに比べ、エレクトロンの
方がモビリティが大きいためスイッチングスピードが速
い。そのためにＬ側（ビット線／ＢＬ）のレベルを放電
するのを先に行う。一方ビット線が増幅した後にコラム
デコーダが活性化してＩ／Ｏ線ペアと接続されると、ビ
ット線のレベルがＩ／Ｏ線に伝達され、Ｉ／Ｏ線のレベ
ルはセンスアンプを介して増幅される。
【０００９】ここで、図５は、Ｉ／Ｏ線のプリチャージ
レベルによってＩ／Ｏ線自身の増幅のスピードを示した
ものであるが、図５(a) の時間ｔ3で示すようにプリチ
ャージ電圧が高い方（ＶCC−Ｖth）がセンスアンプのｎ
−ｃｈトランジスタを介して高速に放電されるため、図
５(b) の時間ｔ4 に示すプリチャージ電圧が１／２ＶCC
である場合に比べ、Ｉ／Ｏ線対間のレベル差が高速で増
幅されるために有利であることを示している。
レベルによってＩ／Ｏ線自身の増幅のスピードを示した
ものであるが、図５(a) の時間ｔ3で示すようにプリチ
ャージ電圧が高い方（ＶCC−Ｖth）がセンスアンプのｎ
−ｃｈトランジスタを介して高速に放電されるため、図
５(b) の時間ｔ4 に示すプリチャージ電圧が１／２ＶCC
である場合に比べ、Ｉ／Ｏ線対間のレベル差が高速で増
幅されるために有利であることを示している。
【００１０】
【発明が解決しようとする課題】従来のランダムアクセ
スメモリは以上のように構成されており、１つのカラム
デコーダ出力を用いてゲート手段を駆動するＣＳＬ方式
において、Ｉ／Ｏ線とビット線のプリチャージ電圧を異
なる値に設定した場合、非活性なメモリブロックでのビ
ット線のプリチャージレベルとＩ／Ｏ線のプリチャージ
レベルがショートして非活性ブロックにおいて電流が流
れてしまい、消費電流の点から好ましくないという問題
点が生じることとなる。
スメモリは以上のように構成されており、１つのカラム
デコーダ出力を用いてゲート手段を駆動するＣＳＬ方式
において、Ｉ／Ｏ線とビット線のプリチャージ電圧を異
なる値に設定した場合、非活性なメモリブロックでのビ
ット線のプリチャージレベルとＩ／Ｏ線のプリチャージ
レベルがショートして非活性ブロックにおいて電流が流
れてしまい、消費電流の点から好ましくないという問題
点が生じることとなる。
【００１１】この発明は以上のような問題点を解消する
ためになされたもので、ＣＳＬ方式において、Ｉ／Ｏ線
とビット線のプリチャージ電圧を異なる値に設定して
も、非活性なメモリブロックで電流が流れることのない
ランダムアスセスメモリを得ることを目的とする。
ためになされたもので、ＣＳＬ方式において、Ｉ／Ｏ線
とビット線のプリチャージ電圧を異なる値に設定して
も、非活性なメモリブロックで電流が流れることのない
ランダムアスセスメモリを得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るランダム
アクセスメモリは、多分割されたメモリアレイ群より構
成されたメモリ部を有し、アクセス要求時に上記メモリ
アレイ群の一部を活性化し、該メモリアレイに記憶され
た情報をビット線対に読出して増幅器で増幅し、これを
信号線が共通に接続された各メモリアレイ群ごとのスイ
ッチング手段を介してデータ線対に転送するようにした
ランダムアクセスメモリにおいて、非活性時に、上記ビ
ット線とデータ線とを第１の電位にプリチャージする第
１のプリチャージ手段と、アクセス要求時に活性化され
る上記メモリアレイ群の一部に対応する上記データ線対
を、メモリからデータが出力された後も第２の電位に固
定する第２のプリチャージ手段とを備えるようにしたも
のである。
アクセスメモリは、多分割されたメモリアレイ群より構
成されたメモリ部を有し、アクセス要求時に上記メモリ
アレイ群の一部を活性化し、該メモリアレイに記憶され
た情報をビット線対に読出して増幅器で増幅し、これを
信号線が共通に接続された各メモリアレイ群ごとのスイ
ッチング手段を介してデータ線対に転送するようにした
ランダムアクセスメモリにおいて、非活性時に、上記ビ
ット線とデータ線とを第１の電位にプリチャージする第
１のプリチャージ手段と、アクセス要求時に活性化され
る上記メモリアレイ群の一部に対応する上記データ線対
を、メモリからデータが出力された後も第２の電位に固
定する第２のプリチャージ手段とを備えるようにしたも
のである。
【００１３】
【作用】この発明においては、上述のように構成したこ
とにより、選択メモリアレイに対応するデータ線対のプ
リチャージ電圧をビット線のプリチャージ電圧と異なる
値に設定するとともに、非活性メモリアレイに対応する
データ線とビット線とのプリチャージ電圧を同一にする
ようにしたから、データ線とビット線のプリチャージ電
圧を異なる値に設定しても、非活性メモリアレイでの電
流消費がなくなり、また、Ｉ／Ｏ線後段に接続される増
幅アンプの動作を最適化できるとともに、プリチャージ
の均等化が早いため次サイクルのリカバリを迅速に行う
ことができる。
とにより、選択メモリアレイに対応するデータ線対のプ
リチャージ電圧をビット線のプリチャージ電圧と異なる
値に設定するとともに、非活性メモリアレイに対応する
データ線とビット線とのプリチャージ電圧を同一にする
ようにしたから、データ線とビット線のプリチャージ電
圧を異なる値に設定しても、非活性メモリアレイでの電
流消費がなくなり、また、Ｉ／Ｏ線後段に接続される増
幅アンプの動作を最適化できるとともに、プリチャージ
の均等化が早いため次サイクルのリカバリを迅速に行う
ことができる。
【００１４】
【実施例】以下この発明の一実施例を図について説明す
る。図１は本発明の一実施例によるランダムアクセスメ
モリの２つのメモリアレイ部分の構成図を示し、図にお
いて、上側を第１のメモリアレイ，下側を第２のメモリ
アレイとすると、第１のメモリアレイ側のトランジスタ
Ｑao，ＱboはクロックＰＣＢ０によってＩ／Ｏ線ペア２
４をＶCC−Ｖthにプリチャージする手段（第２のプリチ
ャージ手段１８）であり、トランジスタＱ7 ，Ｑ8 はク
ロックＰＣＡ０によってＩ／Ｏ線のペア２４をＶBL（＝
１／２ＶCC）にプリチャージする手段であり従来より設
けられていたものである。なお第２のメモリアレイ側の
Ｑa1，Ｑb1，Ｑ17，Ｑ18も同様の働きをする。また上記
構成において、ビット線プリチャージ回路２６とＩ／Ｏ
プリチャージ回路２７とが第１のプリチャージ手段とな
っている。
る。図１は本発明の一実施例によるランダムアクセスメ
モリの２つのメモリアレイ部分の構成図を示し、図にお
いて、上側を第１のメモリアレイ，下側を第２のメモリ
アレイとすると、第１のメモリアレイ側のトランジスタ
Ｑao，ＱboはクロックＰＣＢ０によってＩ／Ｏ線ペア２
４をＶCC−Ｖthにプリチャージする手段（第２のプリチ
ャージ手段１８）であり、トランジスタＱ7 ，Ｑ8 はク
ロックＰＣＡ０によってＩ／Ｏ線のペア２４をＶBL（＝
１／２ＶCC）にプリチャージする手段であり従来より設
けられていたものである。なお第２のメモリアレイ側の
Ｑa1，Ｑb1，Ｑ17，Ｑ18も同様の働きをする。また上記
構成において、ビット線プリチャージ回路２６とＩ／Ｏ
プリチャージ回路２７とが第１のプリチャージ手段とな
っている。
【００１５】次に動作について図６を参照しつつ説明す
る。図１において、スタンドバイ時、つまり第１及び第
２のアレイ双方ともに非活性時はクロックＢＬＰ０，Ｂ
ＬＰ１がともにＨレベルでコラムデコーダ２１出力ＣＳ
ＬはＬレベルであり、ビット線ＢＬ０，／ＢＬＯ、及び
ＢＬ１，／ＢＬ１はそれぞれ、トランジスタＱ1 ，
Ｑ2 ，Ｑ3 、及びＱ11，Ｑ12，Ｑ13によってＶBLにプリ
チャージされている。またＩ／Ｏ０，／Ｉ／Ｏ０、及び
Ｉ／Ｏ１，／Ｉ／Ｏ１はそれぞれクロックＰＣＡ０及び
ＰＣＡ１またはイコライズ信号ＥＱによりトランジスタ
Ｑ7 ，Ｑ8 、及びＱ17，Ｑ18、Ｑ6 ，Ｑ16を介してＶBL
（＝１／２ＶCC）にプリチャージされている。
る。図１において、スタンドバイ時、つまり第１及び第
２のアレイ双方ともに非活性時はクロックＢＬＰ０，Ｂ
ＬＰ１がともにＨレベルでコラムデコーダ２１出力ＣＳ
ＬはＬレベルであり、ビット線ＢＬ０，／ＢＬＯ、及び
ＢＬ１，／ＢＬ１はそれぞれ、トランジスタＱ1 ，
Ｑ2 ，Ｑ3 、及びＱ11，Ｑ12，Ｑ13によってＶBLにプリ
チャージされている。またＩ／Ｏ０，／Ｉ／Ｏ０、及び
Ｉ／Ｏ１，／Ｉ／Ｏ１はそれぞれクロックＰＣＡ０及び
ＰＣＡ１またはイコライズ信号ＥＱによりトランジスタ
Ｑ7 ，Ｑ8 、及びＱ17，Ｑ18、Ｑ6 ，Ｑ16を介してＶBL
（＝１／２ＶCC）にプリチャージされている。
【００１６】次いで活性時とくに、メモリセルＭＣ０が
アクセスされた場合について述べる。第１のメモリセル
がアクセスされるとまず、クロックＰＣＡ０がＬレベル
になり、トランジスタＱ7 ，Ｑ8 がオフし、代わってク
ロックＰＣＢ０がＨレベルによりトランジスタＱao，Ｑ
boを介してＩ／Ｏ０，／Ｉ／Ｏ０はＶCC−Ｖthにプリチ
ャージされる。次いでワード線ＷＬが立ち上がり、メモ
リセルＭＣ０からデータが読み出されセンスアンプＳＡ
０が活性化してビット線ＢＬ０，／ＢＬ０上のデータが
増幅される。
アクセスされた場合について述べる。第１のメモリセル
がアクセスされるとまず、クロックＰＣＡ０がＬレベル
になり、トランジスタＱ7 ，Ｑ8 がオフし、代わってク
ロックＰＣＢ０がＨレベルによりトランジスタＱao，Ｑ
boを介してＩ／Ｏ０，／Ｉ／Ｏ０はＶCC−Ｖthにプリチ
ャージされる。次いでワード線ＷＬが立ち上がり、メモ
リセルＭＣ０からデータが読み出されセンスアンプＳＡ
０が活性化してビット線ＢＬ０，／ＢＬ０上のデータが
増幅される。
【００１７】次いでコラムデコーダ２１が活性化されコ
ラムデコーダ２１出力ＣＳＬが立ち上がるとＶCC−Ｖth
にプリチャージされていたＩ／Ｏ０，／Ｉ／Ｏ０はトラ
ンジスタＱ4 ，Ｑ5 によりＬ側のレベルのビット線に電
位がひかれる。図６はその様子を示したもので、ＭＣ０
にＬデータが入っていてビット線ＢＬ０がＬに増幅され
Ｉ／Ｏ０がＬにひかれる様子を示す。
ラムデコーダ２１出力ＣＳＬが立ち上がるとＶCC−Ｖth
にプリチャージされていたＩ／Ｏ０，／Ｉ／Ｏ０はトラ
ンジスタＱ4 ，Ｑ5 によりＬ側のレベルのビット線に電
位がひかれる。図６はその様子を示したもので、ＭＣ０
にＬデータが入っていてビット線ＢＬ０がＬに増幅され
Ｉ／Ｏ０がＬにひかれる様子を示す。
【００１８】一方、第２のメモリセルアレイの動きにつ
いて述べると、スタンドバイ時と同様にクロックＰＣＡ
１がＨレベル，クロックＰＣＢ１がＬレベルであり、Ｉ
／Ｏ１，／Ｉ／Ｏ１はＶBLにプリチャージされたままで
ある。一方ビット線ＢＬ１，／ＢＬ１もセンスアンプＳ
Ａ１が活性化しないため、ＶBLにプリチャージされたま
まであり（クロックＢＬＰ１もＨレベルのまま）、ここ
でコラムデコーダ２１出力ＣＳＬがＨレベルになっても
何の変化も生じない。よって非選択メモリセルブロック
とＩ／Ｏ線間には電流が流れない。
いて述べると、スタンドバイ時と同様にクロックＰＣＡ
１がＨレベル，クロックＰＣＢ１がＬレベルであり、Ｉ
／Ｏ１，／Ｉ／Ｏ１はＶBLにプリチャージされたままで
ある。一方ビット線ＢＬ１，／ＢＬ１もセンスアンプＳ
Ａ１が活性化しないため、ＶBLにプリチャージされたま
まであり（クロックＢＬＰ１もＨレベルのまま）、ここ
でコラムデコーダ２１出力ＣＳＬがＨレベルになっても
何の変化も生じない。よって非選択メモリセルブロック
とＩ／Ｏ線間には電流が流れない。
【００１９】通常非選択メモリセルと選択メモリセルと
はロウアドレスを用いて区分され、コラムデコーダ出力
ＣＳＬはコラムアドレスにより活性化させるため、メモ
リセルアレイが選択され、コラムデコーダ出力ＣＳＬ線
が活性化されるまでの間に活性化されるメモリセルアレ
イに係るＩ／Ｏ線ペアがＶCC−Ｖthのレベルにまで充電
されることになる。
はロウアドレスを用いて区分され、コラムデコーダ出力
ＣＳＬはコラムアドレスにより活性化させるため、メモ
リセルアレイが選択され、コラムデコーダ出力ＣＳＬ線
が活性化されるまでの間に活性化されるメモリセルアレ
イに係るＩ／Ｏ線ペアがＶCC−Ｖthのレベルにまで充電
されることになる。
【００２０】このように本実施例によれば、第２のプリ
チャージ手段１８を設け、活性メモリセルアレイ側のＩ
／Ｏ線ペアのみＶCC−Ｖthのレベルにまでプリチャージ
する一方、非活性メモリセルアレイ側のＩ／Ｏ線ペアを
第１のプリチャージ手段２７でもってビット線対と同電
位にプリチャージするようにしたから、各メモリセルの
ゲート手段を共通のカラムデコーダ２１で動作させるＣ
ＳＬ方式において、Ｉ／Ｏ線とビット線のプリチャージ
電圧を異なる値に設定しても、非活性なメモリブロック
で電流が流れることがない。
チャージ手段１８を設け、活性メモリセルアレイ側のＩ
／Ｏ線ペアのみＶCC−Ｖthのレベルにまでプリチャージ
する一方、非活性メモリセルアレイ側のＩ／Ｏ線ペアを
第１のプリチャージ手段２７でもってビット線対と同電
位にプリチャージするようにしたから、各メモリセルの
ゲート手段を共通のカラムデコーダ２１で動作させるＣ
ＳＬ方式において、Ｉ／Ｏ線とビット線のプリチャージ
電圧を異なる値に設定しても、非活性なメモリブロック
で電流が流れることがない。
【００２１】なお、上記実施例では選択メモリセルアレ
イに接続するＩ／Ｏ線ペアのプリチャージ電圧をＶCC−
Ｖthに設定したが、プリチャージ電圧の値はこれに限ら
れるものではなくＶCCでもまた他の電位でもよく、ま
た、実際の回路設計においてはトランジスタＱao，
Ｑbo，Ｑa1，Ｑb1をｐ−ｃｈトランジスタで形成した
り、クロックＰＣＡ０をブーストしたりすることによ
り、任意に設定することができるものである。
イに接続するＩ／Ｏ線ペアのプリチャージ電圧をＶCC−
Ｖthに設定したが、プリチャージ電圧の値はこれに限ら
れるものではなくＶCCでもまた他の電位でもよく、ま
た、実際の回路設計においてはトランジスタＱao，
Ｑbo，Ｑa1，Ｑb1をｐ−ｃｈトランジスタで形成した
り、クロックＰＣＡ０をブーストしたりすることによ
り、任意に設定することができるものである。
【００２２】
【発明の効果】以上のように、この発明に係るランダム
アクセスメモリによれば、多分割されたメモリアレイ群
より構成されたメモリ部を有し、アクセス要求時に上記
メモリアレイ群の一部を活性化し、該メモリアレイに記
憶された情報をビット線対に読出して増幅器で増幅し、
これを信号線が共通に接続された各メモリアレイ群ごと
のスイッチング手段を介してデータ線対に転送するよう
にしたランダムアクセスメモリにおいて、非活性時に、
上記ビット線とデータ線とを第１の電位にプリチャージ
する第１のプリチャージ手段と、アクセス要求時に活性
化される上記メモリアレイ群の一部に対応する上記デー
タ線対を、メモリからデータが出力された後も第２の電
位に固定する第２のプリチャージ手段とを備え、選択メ
モリアレイに対応するデータ線対のプリチャージ電圧を
ビット線のプリチャージ電圧と異なる値に設定するとと
もに、非活性メモリアレイに対応するデータ線とビット
線とのプリチャージ電圧を同一にするようにしたので、
非活性メモリアレイでの電流消費がなくなり、また、Ｉ
／Ｏ線後段に接続される増幅アンプの動作を最適化でき
るとともに、プリチャージの均等化が早いため次サイク
ルのリカバリを迅速に行うことができ、高速，低消費電
力のランダムアクセスメモリが得られるという効果があ
る。
アクセスメモリによれば、多分割されたメモリアレイ群
より構成されたメモリ部を有し、アクセス要求時に上記
メモリアレイ群の一部を活性化し、該メモリアレイに記
憶された情報をビット線対に読出して増幅器で増幅し、
これを信号線が共通に接続された各メモリアレイ群ごと
のスイッチング手段を介してデータ線対に転送するよう
にしたランダムアクセスメモリにおいて、非活性時に、
上記ビット線とデータ線とを第１の電位にプリチャージ
する第１のプリチャージ手段と、アクセス要求時に活性
化される上記メモリアレイ群の一部に対応する上記デー
タ線対を、メモリからデータが出力された後も第２の電
位に固定する第２のプリチャージ手段とを備え、選択メ
モリアレイに対応するデータ線対のプリチャージ電圧を
ビット線のプリチャージ電圧と異なる値に設定するとと
もに、非活性メモリアレイに対応するデータ線とビット
線とのプリチャージ電圧を同一にするようにしたので、
非活性メモリアレイでの電流消費がなくなり、また、Ｉ
／Ｏ線後段に接続される増幅アンプの動作を最適化でき
るとともに、プリチャージの均等化が早いため次サイク
ルのリカバリを迅速に行うことができ、高速，低消費電
力のランダムアクセスメモリが得られるという効果があ
る。
【図１】この発明の一実施例によるランダムアクセスメ
モリのメモリアレイ周辺の構成を示す回路図である。
モリのメモリアレイ周辺の構成を示す回路図である。
【図２】従来のランダムアクセスメモリの構成図であ
る。
る。
【図３】従来のランダムアクセスメモリのメモリアレイ
周辺の構成を示す回路図である。
周辺の構成を示す回路図である。
【図４】従来のランダムアクセスメモリの動作を説明す
るための図である。
るための図である。
【図５】従来のランダムアクセスメモリのＩ／Ｏ線の動
作波形図である。。
作波形図である。。
【図６】この発明の一実施例によるランダムアクセスメ
モリの動作を説明するための図である。
モリの動作を説明するための図である。
１８ 第２のプリチャージ手段 ２１ コラムデコーダ ２２ ビット線対 ２３ ゲート手段 ２４ Ｉ／Ｏ線対（データ線対） ２５ プリアンプ ２６ ビット線プリチャージ回路（第１のプリチャージ
手段） ２７ Ｉ／Ｏプリチャージ回路（第１のプリチャージ手
段） ＭＡ メモリセルアレイ ＭＣ メモリセル
手段） ２７ Ｉ／Ｏプリチャージ回路（第１のプリチャージ手
段） ＭＡ メモリセルアレイ ＭＣ メモリセル
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 Ｍ (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭62−1183（ＪＰ，Ａ) 特開 平３−154287（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (3)
- 【請求項１】 それぞれが、メモリセルの接続されるビ
ット線対を含む複数のメモリアレイ、 前記複数のメモリアレイに対応して設けられる複数のＩ
／Ｏ線対、 コラム選択信号を共通して受け、前記複数のメモリアレ
イに対応して設けられ、それぞれが前記コラム選択信号
に応答して対応のメモリアレイにおけるビット線と対応
のメモリアレイに対応したＩ／Ｏ線対とを接続させるた
めの複数のゲート手段、 前記複数のＩ／Ｏ線対のそれぞれに接続され、それぞれ
が、接続されたＩ／Ｏ線対に対応したメモリアレイが非
選択状態の間に前記接続されたＩ／Ｏ線対に前記ビット
線対のプリチャージ電位と同電位の第１の電位を与える
複数の第１のチャージ手段、 前記複数のＩ／Ｏ線対のそれぞれが接続され、それぞれ
が、接続されたＩ／Ｏ線対に対応したメモリアレイが選
択されるときに、前記接続されたＩ／Ｏ線対を前記第１
の電位と異なる第２の電位にプリチャージし、対応する
Ｉ／Ｏ線対にメモリセルからのデータが出力された後
も、上記第２の電位を与え続ける複数の第２のチャージ
手段を備える ランダムアクセスメモリ。 - 【請求項２】 複数の第２のチャージ手段のそれぞれ
は、電源電位が与えられるノードと対応のＩ／Ｏ線対の
一方のＩ／Ｏ線との間に接続される第１のn チャネルMO
S トランジスタおよび電源電位が与えられるノードと前
記対応のＩ／Ｏ線対の他方のＩ／Ｏ線との間に接続され
る第２のn チャネルMOS トランジスタを有し、対応のＩ
／Ｏ線対が対応したメモリブロックが選択されるときに
前記第１および第２のn チャネルMOS トランジスタが導
通状態とされ、前記対応のＩ／Ｏ線対を電源電位よりも
前記第１および第２のn チャネルMOS トランジスタのし
きい値電圧分低い電位にプリチャージする請求項１記載
のランダムアクセスメモリ。 - 【請求項３】 第２のチャージ手段は、ワード線が選択
される前にプリチャージを始める請求項１記載のランダ
ムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106789A JP2781080B2 (ja) | 1991-04-09 | 1991-04-09 | ランダムアクセスメモリ |
| KR1019920005443A KR960009948B1 (ko) | 1991-04-09 | 1992-04-01 | 랜덤 액세스 메모리 |
| US07/865,145 US5321657A (en) | 1991-04-09 | 1992-04-08 | Random access memory of a CSL system with a bit line pair and an I/O line pair independently set to different precharge voltages |
| DE4211843A DE4211843C2 (de) | 1991-04-09 | 1992-04-08 | Halbleiterspeichervorrichtung |
| US08/664,081 USRE36027E (en) | 1991-04-09 | 1996-06-13 | Random access memory of a CSL system with a bit line pair and an I/O line pair independently set to different precharge voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106789A JP2781080B2 (ja) | 1991-04-09 | 1991-04-09 | ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04310690A JPH04310690A (ja) | 1992-11-02 |
| JP2781080B2 true JP2781080B2 (ja) | 1998-07-30 |
Family
ID=14442668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3106789A Expired - Lifetime JP2781080B2 (ja) | 1991-04-09 | 1991-04-09 | ランダムアクセスメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5321657A (ja) |
| JP (1) | JP2781080B2 (ja) |
| KR (1) | KR960009948B1 (ja) |
| DE (1) | DE4211843C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| JP2697568B2 (ja) * | 1993-08-26 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP3364810B2 (ja) * | 1993-09-14 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07272480A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3225813B2 (ja) * | 1995-11-20 | 2001-11-05 | 富士通株式会社 | 半導体記憶装置 |
| US5710738A (en) * | 1996-12-17 | 1998-01-20 | Powerchip Semiconductor Corp. | Low power dynamic random access memory |
| JP3720945B2 (ja) * | 1997-04-04 | 2005-11-30 | 株式会社東芝 | 半導体記憶装置 |
| JP4827298B2 (ja) * | 2001-01-22 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100600047B1 (ko) * | 2004-05-06 | 2006-07-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US11133044B2 (en) | 2018-06-01 | 2021-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interleaved routing for MRAM cell selection |
| US11094361B2 (en) | 2018-09-05 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistorless memory cell |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2712735B1 (de) * | 1977-03-23 | 1978-09-14 | Ibm Deutschland | Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb |
| JPH0664907B2 (ja) * | 1985-06-26 | 1994-08-22 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| US4658381A (en) * | 1985-08-05 | 1987-04-14 | Motorola, Inc. | Bit line precharge on a column address change |
| US4926384A (en) * | 1988-01-25 | 1990-05-15 | Visic, Incorporated | Static ram with write recovery in selected portion of memory array |
| US4996671A (en) * | 1989-02-18 | 1991-02-26 | Sony Corporation | Semiconductor memory device |
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
-
1991
- 1991-04-09 JP JP3106789A patent/JP2781080B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-01 KR KR1019920005443A patent/KR960009948B1/ko not_active IP Right Cessation
- 1992-04-08 US US07/865,145 patent/US5321657A/en not_active Ceased
- 1992-04-08 DE DE4211843A patent/DE4211843C2/de not_active Expired - Lifetime
-
1996
- 1996-06-13 US US08/664,081 patent/USRE36027E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4211843C2 (de) | 1995-12-21 |
| KR960009948B1 (ko) | 1996-07-25 |
| US5321657A (en) | 1994-06-14 |
| USRE36027E (en) | 1999-01-05 |
| DE4211843A1 (de) | 1992-10-15 |
| JPH04310690A (ja) | 1992-11-02 |
| KR920020506A (ko) | 1992-11-21 |
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