JPS621183A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、ハーフプリチ
ャージ方式のダイナミック型ＲＡＭに有効な技術に関す
るものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける１ビ７トのメモリセルは
、例えば情報記憶キャパシタとアドレス選択用絶縁ゲー
ト型電界効果トランジスタＣ以下ＭＯＳ　Ｆ　ＥＴと称
する）とからなり、論理“ｌ゛。

Ｏ°の情報はそのキャパシタに電荷が有るか無いかの形
で記憶される。情報の読み出しは、アドレス選択用ＭＯ
Ｓ　Ｆ　ＥＴをオン状態にさせることによって情報保持
用キャパシタをビット線もしくはデータ線に結合させ、
かかるデータ線の電位がキャパシタにＷＩＮされた電ｒ
ｉＩｆに応じてどのように変化するかをセンスすること
によって行われる。

近年のように高集積度大容量が必要とされている例えば
１Ｍピントの記憶容量を持つようなＲＡＭにおいては、
各メモリセルが小さいサイズにされ、また各データ線に
非常に多くのメモリセルが結合されるようになる。これ
に応じて上記キャパシタの容置Ｃ３と、データ線の浮遊
容量（データ線容量）Ｇｏとの関係、すなわち、比Ｃｓ
　／　Ｃ。

が非常に小さな値になり、メモリセルからデータ線に与
えられるデータ信号、言い換えると上記キャパシタＣｓ
にＮ積された１！荷量に応じてデータ線に与えられる電
位変化は、非常に微少な値となってしまう。

そこで、本願出願人においては、先に次のような構成の
高集積度大容量のダイナミック型ＲＡＭを開発した。メ
モリセルからの所望の読み出しレベルを確保するために
、データ線を多分割して、言い換えるならば、メモリア
レイをデータ線方向に対して多分割し、それぞれのメモ
リアレイにおけるデータ線に結合されるメモリセルの数
を減らすことにより、上記比Ｃｓ　／　Ｃｏを所望の値
に保つものである。また、高集禎度化のために、データ
線の選択信号線の共通化を図ること、言い換えるならば
、１つのカラムアドレスデコーダ回路により、上記分割
されたそれぞれのメモリアレイにおけるデータ線のＵ＃
Ｒ信号を形成Ｊ−るものとした。

さらに、本願発明者は、メモリアレイの簡素化のため等
にハーフプリチャージ方式（ダミーセルレス方式）を採
用するとともに、その低消費電力化のために、多分割し
たメモリアレイのうち選択すべきメモリセルが存在する
メモリアレイに対して、その増幅動作を行うセンスアン
プの動作を行わせること及びカラムスタティック動作モ
ード等の連続アクセスモードを実現するため読み出し／
書き込み系回路をスタティック型回路により構成するこ
とを検討した。

しかしながら、上記のように共通のカラムアドレスデコ
ーダ回路により複数のメモリアレイにおけるデータ線の
選択信号を形成すると、非選択のメモリアレイにおいて
も、上記力ラムスインチ回路によりそれぞれのデータ線
と共通データ線とが結合されてしまう、この時、データ
線は上記ハーフプリチャージレベルを保持しているのに
対して、共通データ線の電位はそれと異なる比較的高い
電位を持つものとなる。上記データ線は、その分割によ
って容量値Ｃｏが小さくされているため、上記共通デー
タ線との結合によってその電位が大きく変動させられて
しまい、次に上記データ線に結合されたメモリセルから
の読み出し動作において、その一対のデータ線間でレベ
ルのアンバランスが生じたり、センスアンプの動作点が
感度の低い領域に偏倚させられることのために瞑読み出
しの虞れが生じるという問題が判明した。

なお、ハーフプリチャージ方式に関しては、アイニスニ
スシーシー８４、ダイジェストオプ　テクニカ／Ｌ／　
　ヘー　バーズ（Ｉ　５ＳＣＣ８４、ＤＩＧＩＳＴＯＦ
　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲ５）誌第２７６頁〜
２７７頁において詳しく述べられている。

（発明の目的〕 この発明目的は、大記憶容量化と低消費電力化を図りつ
つ、その動作の安定化を図ったダイナミック型ＲＡＭを
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
分割されたメモリアレイのうち非選択とされたメモリア
レイにおける共通データ線とそのセンスアンプの増＋１
１［１１Ｍ０３ＦＥＴの共通ソース線とを結合させて、
その共通ソース線のぼり中間電位とその比較的大きな寄
生容量とを利用して、上記共通データ線の電位を上記デ
ータ線とはゾ同じ中間レベルにすることによって、デー
タ線をそのハーフプリチャージレベルに維持させるよう
にするものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの主
要な一実施例の回路図が示されている。

同図の各回路素子は、半導体集積回路技術によって、特
に制限されないが、１個の単結晶シリコンから成るよう
な半導体基板上に形成される。

ＲＡＭを構成する図示の回路は、後の説明から明らかと
なるように、図示しないタイミング発注回路から発生さ
れる種々のタイミング信号によってそれぞれの動作が制
御される。しかしながら、第１図においては、図面が？
ｊｌｌ雑になることを防ぐためにタイミング発生回路は
省略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリアレイＭ−へＲＹＩ〜Ｍ−へＲＹ４
を持つ、この実施例では、そのうち、２つのメモリアレ
イＭ−ＡＲＹＩ及びＭ−ＡＲＹ２とそれらに設けられる
センスアンプ及び共通データ線回路が代表として例示的
に示されている。上記メモリアレイＭ−ＡＲＹ　ｌ及び
Ｍ−ＡＲＹ２は、図示のように折り返しビット線（デー
タ線）方式をもって構成される。それ故に、各メモリア
レイは、それぞれ対とされるべき複数のデータ線すなわ
ち複数の相補データ線り、Ｄと、それぞれのデータ入出
力端子がそれぞれに対応されたデータ線に結合される複
数のダイナミック型メモリセルと、それぞれダイナミッ
ク型メモリセルの選択端子が結合される複数のワード線
Ｗとを持つ。

上記メモリアレイＭ−ＡＲＹ　１〜Ｍ−ＡＲＹ４の相互
は、互いに同し構成、すなわち、互いに等しい数のデー
タ線、メモリセル及びワード線を持つようにされる。

例えば、メモリアレイＭ−ＡＲＹＩは、例示的に示され
た２対のデータｉＱＤ、Ｄ及び２本のワード線及びそれ
ぞれの交差点に配置された複数のダイナミック型メモリ
セルから成る。メモリアレイＭ−ＡＲＹ１は、上述のよ
うに折り返しビット線方式とされる。それ故に、メモリ
セルは、１つの相補データｉＱＤ、Ｄと１つのワード線
Ｗとによって構成される２つの交点のうちの一方のデー
タ線り又はＤに対応して配置される。

１ピントのメモリセルＭＣは、図示されているように、
情報記憶キャパシタＣ５とアドレス選択用Ｎチャンネル
ＭＯＳＦＥＴＱｍとからなり、論理“１°、“０°の情
報はキャパシタＣ３に電荷が有るか無いかの形で記憶さ
れる。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣｓを相補データ線の一方にに
結合させ、そのデータ線の電位がキャパシタＣ３に蓄積
された爪部Ｈに応じてどのような変化が起きるかをセン
スすることによって行われる。

この実施例回路では、メモリアレイＭ−ＡＲＹ１〜Ｍ−
ＡＲＹ４のように多分割することによって、前述のよう
にメモリセルＭＣは小さく形成されるにもかかわらず、
平行に配置された相補データ線に結合されるメモリセル
の数が比較的少なくされる。この結果、キャパシタＣｓ
・と、それが結合されたデータ線の浮遊容量ｃｏ＜図示
せず）との比は、それに応じた微少読み出し信号が後述
するセンスアンプによってその判別が十分可能となるよ
うな所望の比を持つようにされる。

このような微少な信号を検出するセンスアンプＳＡＩの
センス動作のための基￥−電位を形成する方式として、
この実施例ではハーフプリチャージ方式が利用される。

すなわち、プリチャージ回路は、センスアンプＳＡＩの
ＬＩ’ｌ［動作によってハイレベル（Ｖｃｃ）とロウレ
ベル（ＯＶ）にされた相補データ線り、Ｄ間を上記セン
スアンプＳＡＩが非動作状態にされた期間に短絡するＭ
ＯＳＦＥＴＱ１により約Ｖｃｃ／２のプリチャージ電圧
を形成する、上記ＭＯＳＦＥＴＱＩのゲートには、特に
制限されないが、ロウ系のタイミング信号ＲＡＳ２が供
給される。

センスアンプＳＡＩを構成する単位回路ＵＳＡは、第２
図に示すように、ＰチャンネルＭＯＳＦＥＴＱ３０．Ｑ
３２とＮチー？７ネルＭＯＳＦＥＴＱ３１．Ｑ３３とに
よりそれぞれ構成された２つのＣＭＯＳインバータ回路
の入力端子と出力端子が互いに交差接続されたＣＭＯＳ
ラッチ回路により構成される。このＣＭＯＳラッチ回路
の一対の入出力端子は、対応する相補データ線り、Ｄに
結合される。上記ＰチャンネルＭＯＳＦＥＴＱ３０゜Ｑ
３２のソースは、同じメモリアレイＭ−ＡＲＹ１に設け
られた他の単位回路ＵＳＡのそれと共通化されることに
より、共通ソース線ＰＳ１を構成する。ＮチャンネルＭ
ＯＳＦＥＴＱ３１．Ｑ３３のソースは、上記同様な他の
単位回路ＬＩＳＡのそれと共通化されることにより共通
ソース線ＮＳＩを構成する。

上記共通ソース線ＰＳ１には、ＰチャンネルＭＯＳＦＥ
ＴＱ１５を介してｘｓｍ圧Ｖｃｃが供給され、上記共通
ソース線ＮＳＩには、ＮチャンネルＭＯＳＦＥＴＱＩ　
６を介して回路の接地電位が供給される。これらのパワ
ースイッチＭＯＳＦＥＴＱ１５及びＱ１６は、そのゲー
トに動作サイクルで上記メモリアレイＭ−ＡＲＹＩ内の
メモリセルが選択されるとき、センスアンプＳ、Ａ　１
を活性化させる相補タイミング信号φｐａｌ及びφｐａ
ｌが発生される。これにより、センスアンプＳＡＩは、
選択されたメモリセルから一方の相補デ、−り線に与え
られた微少読み出し１６号を、（ｂ方の相補データ線の
ハーフプリチャージ電圧を基準電圧として差動増幅動作
を行う、もしも、メモリ動作サイクルでメモリアレイＭ
−ＡＲＹＩのメモリセルが選択されないならば、上記タ
イミング信号φｐａｌ及びφｐａｌは発生されず、上記
ＭＯＳ　Ｆ　ＥＴＱ　１５及びＱ１６はオフ状態のまま
とされる。上記センスアンプＳＡＩの一対の共通ソース
線Ｐｓ１とＮＳ１間には、その非動作状態のときに単位
回路ＵＳＡの増幅ＭＯＳＦＥＴＱ３０−Ｑ３３等を確実
にオフ状態にして、プリチャージ動作前における相補デ
ータ線のハイレベルとロウレベルが１１’／−スｉｊ［
Ｐｓｌ、ＮＳＩのレベルによって不所望なレベル変動を
受けないようにする等のために、特に制限されないが、
Ｐチャンネル型の短＆！ＭＯＳＦＥＴＱ１７が設けられ
る。

なお、上記タイミング信号φｐａｌ及び＄ｐａｌとして
、早いタイミングで発生する第１のタイミング信号と、
それより遅れた第２のタイミング信号からなる２つのタ
イミング信号を用いるともとに、上記第１のタイミング
信号により比較的小さなコンダクタンスのパワースイッ
チＭＯＳＦＥＴをオン状態にして各単位回路を活性化さ
せて第１段階での増幅動作を行った後、第２のタイミン
グ信号により比較的大きなコンダクタンスのパワースイ
ッチＭＯＳ　Ｆ　ＥＴをオン状態にして第２段階での増
幅動作を行わせるものとしてもよい、これにより、上記
纂１段階では、その電流制限作用によって、相補データ
線に与えられた微少読み出し信号は、不所望なレベル変
動を受けることなく増幅される。上記第１￥ｊｔ階での
増幅動作によって和積データ線間の電位差が大きくされ
た後、Ｓ２段階での増幅動作により高速に相補データ線
り、Ｄをハイレベルとロウレベルにすることができる。

ロウ（Ｘ）アドレスデコーダＸＤＣＲ１ないしＸＤＣＲ
４は、第１図において各メモリアレイＭ−ＡＲＹ１ない
しＭ−ＡＲＹ４の下側に配置され、それぞれの出力端子
が対応するメモリアレイのワード線Ｗに結合されている
。これらロウアドレスデコーダＸＤＣＲ１ないしＸＤＣ
Ｒ４は、それぞれの動作が、タイミング発生回路から発
生されるワード線選択タイミング信号によって制御され
、そのタイミング信号に同期してワード線選択信号を出
力する。この場合、４つのロウアドレスデコーダＸＤＣ
Ｒ１ないしＸＤＣＲ４のうち、１つのロウアドレスデコ
ーダが１本のワード線選択信号を出力し、残りの３つの
ロウアドレスデコーダはワード線選択信号を出力しない
、したがって、４つのメモリアレイＭ−ＡＲＹＩないし
Ｍ−ＡＲＹ４のうち、１つのメモリアレイのワード線が
選択状態にされ、残り３つのメモリアレイのワード線は
非選択状態のままにされる。上記ロウアドレスデコーダ
ＸＤＣＲＩないしＸＤＣＲ４は、それ自体本発明に直接
関係が無いのでその詳細を図示しないが、対応する各メ
モリアレイＭ−ＡＲＹＩないしＭ−ＡＲＹ４の各ワード
線にそれぞれ出力を与える複数の単位回路から成る。

カラム（Ｙ）アドレスデコーダＹＤＣＲは、タイミング
発生回路から出力されるデータ線選択タイミング信号も
しくはカラム選択タイミング信号によってその動作が？
！Ｉ１ｍされ、そのタイミング信号に同期してデータ線
選択信号もしくはカラム選択信号を出力する。特に制限
されないが、カラムアドレスデコーダＹＤＣＲは、図示
のようにメモリアレイの右側に配置されている。カラム
アドレスデコーダＹＤＣＲの例示的に示された出力線す
なわちデータ線選択線ＹＳＩは、メモリアレイ上に延長
されて各メモリアレイＭ−ＡＲＹＩないしＭ−ＡＲＹ４
のカラムスイッチ回路を構成するスイッチＭＯＳＦＥＴ
　（例えばＱ２．Ｑ３）のゲートに共通に接続される。

データ線選択線Ｙｓは、特に制限されないが、相補デー
タ線に対応して設けられる。カラムアドレスデコーダＹ
ＤＣＲは、それ自体本発明に直接関係が無いのでその詳
細を図示しないが、各データ線選択線にそれぞれ出力を
与える複数の単位回路から成る。

カラムスイッチ回路を構成する１つの単位回路は、メモ
リアレイＭ−ＡＲＹＩとＭ−ＡＲＹ２において、例示的
に示されているように共通相捕データ線ＣＤＩ、ＣＤＩ
及びＣＤ２．ＣＤ２と相補データ１ｆｉＤ、Ｄとの間に
それぞれ設けられ、それぞれカラムアドレスデコーダＹ
ＤＣＲによって形成されたデータ線選択信号が共通に供
給されたＮチャンネル型のスイッチＭＯＳＦＥＴＱ２．
Ｑ３及びＱ５．Ｑ６により構成される。

この実施例に従うと、合計４個のメモリアレイＭ−ＡＲ
ＹＩないしＭ−ＡＲＹ４０カラムスイッチ回路に対して
共通のカラムアドレスデコーダＹＤＣＲの出力信号を供
給することによって、回路の簡素化を図ることができる
。

なお、上記ロウアドレスデコーダＸＤＣＲ１ないしＸＤ
ＣＲ４及びカラムアドレスデコーダＹＤＣＲには、図示
しないアドレスバッファにより形成された内部相補アド
レス信号が供給される。このアドレスバッファは、特に
制限されないが、ロウアドレスストローブ信号ＲＡＳの
発生に同期してアドレス信号取り込み制御のためのタイ
ミング信号がタイミング発生回路から発生されると、そ
れに応答して外部ロウアドレス信号を取り込む。

その結果として、ロウアドレスデコーダＸＤＣＲ１ない
しＸＤＣＲ４に供給されるべきロウ系の内部相補アドレ
ス信号が上記アドレスバッファから出力される。アドレ
スバッファは、またカラムアドレスストローブ信号ＣＡ
Ｓの発生に同期して間様なタイミング信号が発生される
と、それに応答して外部カラムアドレス信号を取り込み
、カラムアドレスデコーダＹＤＣＲに供給されるべきカ
ラム系の内部相補アドレス信号を出力する。このような
アドレスマルチ方式によるアドレスバッファそれ自体は
、本発明に直接関係がなく、公知のダイナミンク型ＲＡ
Ｍのアドレスパンフッと類似の回路を利用できるので、
その説明を省略する。なお、低消費電力と連続アクセス
動作を可能にするため、特に制限されないが、カラム系
のアドレスバッファとアドレスデコーダは、ＣＭＯＳス
タティック型回路により構成される。

上記例示的に示されている共通データ１ＱｃＤ１゜ＣＤ
ｌ及びＣＤ２．ＣＤ２には、Ｎチャンネル型の負荷（プ
ルアップ）ＭＯＳＦＥＴＱ７．Ｑ８及びＱｌｌ、Ｑ１２
が設けられる。これらの負荷ＭＯＳＦＥＴＱ７．Ｑ８は
、そのゲートに後述するメモリアレイＭ−ＡＲＹ１の選
択信号ｃ１と読み出し／書き込み制御信号ｒｗｃを受け
るナンド（ＮＡＮＤ）ゲート回路Ｇ１の出力信号がＣＭ
ＯＳインバータ回路ＩＶＩによって反転されて供給され
る。（ｔの共通データ線ＣＤ２．ＣＤ２に設けられたＭ
ＯＳＦＥＴＱＩＩ、Ｑ１２も上記類似のゲート回路０２
及びＣＭＯＳインバータ回路ＩＶ２からなるゲート回路
の出力信号が供給される。

特に制限されないが、この実施例では、上記共遣データ
線ＣＤ１．ＣＤＩと回路の接地電位点との間には、微少
なリーク電流を流すようにされたＮチャンネルＭＯＳＦ
ＥＴＱ９．ＱＩＯ及びＱ１３、Ｑ１４がそれぞれ設けら
れる。これらのＭＯＳＦＥＴＱ９．ＱＩＯのゲートは、
上記ＭＯＳＦＥＴＱ７．Ｑ８のゲートと共通接続される
。他の共通データ線ＣＤ２．ＣＤ２にも、上記同様なＭ
ＯＳＦＥＴＱ１３．Ｑ１４が投けられる。これらのＭＯ
ＳＦＥＴＱ９．ＱＩＯ及びＱ１３．Ｑ１４は、上記共通
データ線に微少なリーク電流を流す。

これによって、電ａ電圧Ｖｃｃが比較的高くされた後に
電源電圧Ｖｃｃが低くされてしまうというＩＥ源バンプ
が生じた場合、電源電圧Ｖｃｃが比較的高くされた時に
共通データ線ＣＤ１．ＣＤＩ及びＣＤ２、ＣＤ２等に与
えられたプルアップ電圧が、高いレベルのまま維持され
てしまうことを防止する。

なお、メモリアレイＭ−ＡＲＹ３及びＭ−ＡＲＹ４のそ
れぞれの共通データ線においても、上記類似の各ＭＯＳ
　Ｆ　ＥＴからるプルアップ回路ＬＯＤが設けられる。

特に制限されないが、これらの共通データ線ＣＤＩ、Ｃ
ＤＩ及びＣＤ２．ＣＤ２は、図示しないメンアンプの入
力端子と、データ入カバソファの出力端子にｆＭＭされ
る。上記メインアンプは、上記センスアンプと類似のＣ
ＭＯ３回路により構成され、そのｉｖｉ幅出力出力信号
示しないデータ出力バンファを通して外部端子へ送出さ
れる。

データ人カバフファは、その動作がタイミング発生回路
から発生されるタイミング信号によってｖＩ御され、外
部端子Ｄｉｎから供給された書き込み信号に対応された
書き込み信号を形成して、それを対応する共通データ線
にに供給する。データ人カバ、ファは、それが非動作状
態に置かれているとき高出力インピーダンス特性を示す
。

メインアンプとデータ出カバソファは、同様にその動作
がタイミング発生回路から発生されるタイミング信号に
よって制御され、対応した共通データ線の読み出し信号
を受けて、これを増幅して外部端子Ｄｏｕｔへ送出する
。

情報の読み出し／書き込み動作を制御するためのタイミ
ング制御回路は、外部端子から供給されるロウアドレス
ストローブ信号ＲＡＳ、カラムアドレスストローブ信号
ＣＡＳ及びライトイネーブル信号ＷＥを受けることによ
って種々のタイミング信号を形成する。

この実施例に従うと、ロウ系アドレス信号に応じて、ロ
ウアドレスデコーダＸＤＣＲ１ないしＸＤＣＲ４と、そ
れに対応したメモリアレイＭ−ＡＲＹＩないしＭ−ＡＲ
Ｙ４（７）セフスフ７ブＳＡＩないしＳＡ４の動作が選
択的に行われる。それ故にタイミング発生回路は、アド
レスバッファがら出力されるロウ系の内部相補アドレス
信号の一部を受けるようにされ、その内部相補アドレス
信号に従って、上記各回路の動作に必要なタイミング信
号を選択的に発生させる。

この実施例では、メモリアクセス状態において選択すべ
きメモリセルが存在するメモリアレイのワード線のみが
選択状態にされ、そのメモリアレイに対応したセンスア
ンプのみが動作状態にされる。これによって、残りのメ
モリアレイにおけるｍｇ味なワード線の選択動作やセン
スアンプの動作を行わないことによって低消費電力化を
図るものである。しかしながら、カラムアドレスデコー
ダＹＤＣＲの共通化によって、上記選択されたメモリア
レイの選択されたデータ線を共通データ線に結合させる
とき、残りの非選択状態のメモリアレイの相補データ線
をそれに対応した共通データ線に同時に結合させてしま
う、上記非選択のメモリアレイに対応した共通データ線
の電位は、プルアップＭＯＳＦＥＴにより、データ線の
ハーフプリチャージ電位と異なるＶｃｃ　−Ｖ　ｔｈ　
（Ｖ　ｔｈはプルアップＭＯＳ　Ｆ　ＥＴのしきい値電
圧）の電位にされているため、上記カラムスイッチ回路
の動作によって、このままではメモリアレイ内のデータ
線のハーフプリチャージ電位を上昇させてしまうことに
よる不都合が生じる。

そこで、この実施例では、センスアンプの共通ソース線
の比較的大きな容量値にされた浮遊容量とその保持電位
を利用して、共通データ線の電位をはゾハーフプリチャ
ージレベルにさせるようにするものである、すなわち、
上記共通データ線ＣＤｉ、ＣＤＩとそれに対応したセン
スアンプＳＡｌの共通ソース線Ｐｓｉ、ＮＳＩとの間に
、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱＩ　８及び
Ｑｌ９を設けるものである。同様に、（もの例示的に示
されている共通データ線ＣＤ２．ＣＤ２とそれに対応し
たセンスアンプＳ　Ａ　２の共通ソース線ＰＳ２．ＮＳ
２との間にも、同様なＰチャンネルＭＯＳＦＥＴＱ２３
．Ｑ２４が設けられる。

上記ＭＯＳＦＥＴＱ１　Ｂ、Ｑｌ　９のゲートは、前記
共通ソース線ＰＳ１とＮＳＩとを短絡するＰチャンネル
ＭＯＳＦＥＴＱ１７のゲートと共通化され、ロウ系タイ
ミング信号ＲＡＳ　１とメモリアレイＭ−ＡＲＹＩを指
示するデコード出力ＸＯＯとを受けるナントゲート回路
Ｇ３とＣＭＯＳインバータ回路ＩＶ３からなる論理回路
によって形成された選択信号ｃｌが供給される。

共通データ線ＣＤ２．ＣＤ２に対応した同様なＭＯＳＦ
ＥＴＱ２３．Ｑ２４のゲートは、共通ソース線ＰＳ２と
ＮＳ２とを短絡するＰチャンネルＭＯＳＦＥＴＱ２２の
ゲートと共通化され、上記タイミング信号ＲＡＳ　１と
メモリアレイＭ−ＡＲＹ２を指示するデコード出力ＸＯ
Ｉとを受ける上記同様なナントゲート回路Ｇ４とＣＭＯ
Ｓインバータ回路ＩＶ４からなる論理回路によって形成
された選択信号Ｃ２が供給される。

このことは、（ものメモリアレイＭ−ＡＲＹ３及びＭ−
ＡＲＹ４に対応した共通データ線と共通ソース線を結合
させるスイッチ回路ＳＷにおいしても上記類似の論理回
路の出力信号により制御される。ただし、スイッチ回路
ＳＷのそれぞれの論理回路には、そのメモリアレイＭ−
ＡＲＹ３ないしＭ−ＡＲＹ４をそれぞれ指示するデコー
ド出力ＸｌＯないしＸ１１（図示せず）が供給される。

この実ＴＩｆ２例回路の動作の概略を第３図に示したタ
イミング図に従って次に説明する。なお、同図には、メ
モリアレイＭ−ＡＲＹ１とＭ−ＡＲＹ２に関するタイミ
ング図が示されている。

ロウアドレスストローブ信号ＲＡＳ及びカラムアドレス
ストローブ信号ＣＡＳがそれぞれ第３図に示されたよう
なハイレベルにされているスタンバイ状態においては、
内部信号ＲＡＳ　ｌはロウレベルに、ＲＡＳ　２はハイ
レベルにされる。また、各種内部タイミング信号はロウ
レベルのリセント状態にされている。これにより、セン
スアンプＳＡ１〜ＳＡ４は、全てその出力がハイインピ
ーダンス状態にされ、それに結合されたデータ線もハイ
インピーダンス（フローティング）状態にされる。内部
信号ＲＡＳ　２のハイレベルにより、プリチャージＭＯ
ＳＦＥＴＱ１等がオン状態にされ、以前のメモリ動作サ
イクルでのセンスアンプの増＠動作により形成された相
補デーク線り、　　Ｄのハイレベルとロウレベルをを短
絡してハーフプリチャージ動作を行っている。また、上
記選択信号Ｃ１及びｃ２（Ｃ３及びｃ４も同様）のロウ
レベルによって、ＰチャンネルＭＯＳＦＥＴＱＩ　？及
びＱ２２もオン状態にされ、共通ソース線Ｐｓ１とＮＳ
Ｉ及びＰＳ２とＮＳ２とを短絡状態にして、その電位を
はｖＶｃｃ／２のハーフ電圧にしている。

また、上記選択信号ｃ１及びｃ２のロウレベルにより、
Ｐ　ｆ　−？　７ネルＭＯＳＦＥＴＱ１８．Ｑｌ　９及
びＱ２３．Ｑ２４もオン状態にされ、それぞれ上記共通
ソース線Ｐｓｉ、ＮＳＩ及びＰＳ２．ＮＳ２と共通デー
タ線ＣＤＩ、ＣＤＩ及びＣＤ２゜ＣＤ２とを短絡状態に
している。共通ソース線ＰＳ１及びＮＳＩ等には、セン
スアンプを構成する多数の増幅ＭＯＳＦＥＴのソースが
共１ｆｆｉ接続されることによって比較的大きな容量値
の浮遊容量を持つため、これらの共通ソース線ＰＳ１及
びＮＳ１に結合された共通データ線ＣＤＩ、ＣＤＩの電
位は上記ハーフ電位にされることになる（図示せず）。

ロウアドレスストローブ信号ＲＡＳがロウレー・ルヘ立
ち下げられることによってＲＡ〜１のアクセスが開始さ
れる。ＲＡＭのアクセスの開始に同期して、プリチャー
ジ用のタイミング信号ＲＡＳ　２がロウレベルにされ、
プリチャージ回路が非動作状態にされる。

アドレスバッフ１は、タイミング発生回路から発生され
るタイミング信号ＲＡＳＩに応答して外部端子から供給
されたアドレス信号をロウアドレス信号Ｘ１として取り
込む、ＲＡＭのスタンバイ期間において予めロウレベル
のリセットレベルにされていた図示しないワード線選択
タイミング信号φＸは、アドレスバッファの動作の後に
ハイレベルにされる０例えば、上記アドレス信号ＸＩに
より指示されたメモリセルが存在するメモリアレイＭ−
ＡＲＹＩに対応したロウアドレスデコーダＸＤＣＲ１は
、ワード線選択タイミング信号がハイレベルにされるこ
とによって動作され、上記ロウアドレス信号Ｘｉを解読
して形成されたワード線Ｗをハイレベルに立ち上げて選
択状態にさせる。

このとき、メモリアレイＭ−ＡＲＹ２のように非選択と
されたメモリアレイのワード線はロウレベルのリセット
状態のままにされる。

この選択動作により、メモリアレイＭ−ＡＲＹ１の相補
データ線り、Ｄの一方は、メモリセルの情報記憶キャパ
シタＣｓに保持された電荷（同図では論理“０”）に従
った微少読み出し信号が現れ、他方のデータ線はハーフ
プリチャージレベルを維持する。これにより相補データ
線り、０間にはメモリセルの記憶情報に従った微少電位
差が生じる。上記アドレス信号Ｘｉの供給によって、そ
のデコード出力ＸＯＯのみがハイレベルにされる。

これと上記タイミング信号ＲＡＳ　１のハイレベルとに
より選択信号ｃ１のみがハイレベルにされる。

これにより、選択されるべきメモリアレイＭ−ＡＲＹＩ
に対して設けられたセンスアンプＳＡＩの共通ソース線
Ｐｓｉ、ＮＳＩと共通データ線ＣＤＩ、ＣＤＩとを接続
するスイッチＭＯＳ　Ｆ　ＥＴＱ１８、Ｑｌ９及び、共
通ソース線ＰｓｉとＮＳＩを短絡させるスイッチＭＯＳ
ＦＥＴＱＩ　７がオフ状態にされる。

メモリアレイＭ−ＡＲＹ　ｌに対して設けられたセンス
アンプＳＡＩを活性化させるタイミング信号φｐａｌ　
、φｐａｌは、ワードＩａＷが選択レベルにされた後に
ハイレベル、ロウレベルにされる。これによって、セン
スアンプＳＡＩに動作電圧（■ｃｃと回路の接地電位）
を供給するパワースイッチＭＯＳＦＥＴＱＩ　５．Ｑｌ
　６がオン状態にされ、センスアンプＳＡＩの増幅動作
が開始される。メモリアレイＭ−ＡＲＹ１の各相補デー
タ線間に選択されたメモリセルから与えられたレベル差
は、センスアンプＳＡＩによって最終的にハイレベルと
ロウレベルのように増幅される。

次に、カラムアドレスストローブ信号ＣＡＳがロウレベ
ルの選択レベルにされると、タイミング発生回路は、ま
ずアドレスバッファのためのタイミング信号を発生する
。これによって、アドレスバッファは、外部端子から供
給されたアドレス信号をカラムアドレス信号Ｙ１として
取り込み、そのアドレス信号に対応された内部相補アド
レス信号を出力する０次に、図示しないデータ線選択タ
イミング信号がタイミング発生回路から出力される。カ
ラムアドレスデコーダＹＤＣＲは、データ線選択タイミ
ング信号によって動作され、内部相補アドレス信号を解
読することによってデータ線選択信号を形成する。カラ
ムアドレスデコーダＹＤＣＲから出力されるデータ線選
択信号によって、メモリアレイＭ−ＡＲＹＩないしＭ−
ＡＲＹ４の相補データ線のそれぞれが対応された共通デ
ータ線に接続される。この場合、非選択状態のメモリア
レイＭ−ＡＲＹ２ないしＭ−ＡＲＹ４においては、その
共通データ線の電位が上記のようにセンスアンプの共通
ソース線との結合によってハーフプリチャージ電位とほ
り同じ電位にされている。

これにより、非選択状態のメモリアレイにおいてデータ
線と共通データ線が上記共通のデータ線選択信号によっ
て結合されても、それぞれのデータ線は、はＶハーフプ
リチャージレベルを維持するものである。この後、読み
出し／査き込み信号ｒＷＣ（ライトイネーブル信号ＷＥ
がハイレベルの読み出し動作ならメインアンプ動作タイ
ミング信号φ＋ｍａ）が発生され、上記共通データ線Ｃ
Ｄ　１゜ＣＤＩに読み出された信号を増幅して、外部端
子へ読み出し信号ＤＩを送出する。このとき、上記選択
信号ｃ１のハイレベルと、上記制御信号ｒｗＣのハイレ
ベルとにより、共通データ１ＩＡｃＤｌ。

ＣＤＩのプルアップＭＯ３Ｉ−’ＥＴＱ７．Ｑ８がオン
状態にされる。

ライトイネーブル信号ＷＥがロウレベルの書き込みレベ
ルにされると、それに応じてデータ入力回路ＤＩＢを動
作させるためのタイミング信号がタイミング発生回路か
ら発生される。この場合、上記制御信号ｒｖｃがロウレ
ベルにされ、プルアップＭＯＳＦＥＴＱ７．ＱＢがオフ
状態にされる。

この場合、外部端子Ｄｉｎの書き込みデータ信号がデー
タ入力回路、共通データ線ＣＤ１．ＣＤＩ及びカラムス
イッチ回路を介してメモリアレイＭ　−ＡＲＹｌのの相
摺データ線に供給され、選択されたメモリセルへの富き
込みが行われる。

ロウアドレスストローフ゛（言回ＲＡＳがハイレベルに
されることによ７て、ＲＡＭはスタンバイ状態にされる
。

このスタンバイ状態において、上記選択されたメモリア
レイＭ−ＡＲＹＩのワード線がリセット状態にされ、セ
ンスアンプＳＡＩが非動作状態とにされた後、タイミン
グ信号ＲＡＳ２のハイレベルによ、て上記相１ｉデータ
Ｅｌ、Ｄは、そのハイレベルとロウレベルが短絡される
ことによりハーフプリチャージ電位にされる。

次に゛、再びロウアドレスストローブ（Ｓ号ＲＡＳがロ
ウレベルにされ、それに同期して１ハ給されるロウアド
レス信号×２によりメモリアレイＭ−ＡＲＹ２のメモリ
セルを指示すると、上記同様な動作によりメモリアレイ
Ｍ−ＡＲＹ２のワード線の選択動作及びセンスアンプＳ
Ａ２が動作状態にされる。カラムアドレスストローブ（
ＭａｃＡｓＯロウレベルによってカラム系の選択動作が
上記同様に行われる。

この実施例では、少なくともカラム系の選択回路をスタ
ティック型回路により構成することにより、上記アドレ
ス信号Ｙ２により１つのメモリセルの読み出し信号Ｄ２
を外部端子へ送出した後、カラムアドレス信号Ｙ２’　
に切り換えると、これに応じてカラムスイッチの切り換
えが行われ、アドレス信号Ｙ２°により指示されたデー
タ線に結合されたメモリセルの読み出し信号Ｄ２’　が
外部端子へ送出される。このようなカラムスタティック
モードを実現するため、上記プルアップＭＯＳＦＥＴＱ
Ｉ　１．Ｑｌ　２等が必要にされる。すなわち、上記プ
ルアップＭＯＳＦＥＴＱＩ　１．Ｑｌ　２の動作によっ
て、前の読み出し又は葺き込み信号のロウレベルがプリ
チャージ動作なしにハイレベルにされるから、それと逆
相の読み出し信号又は書き込み信号が形成できるものと
なる。このような連続アクセスモードによってＲＡ　Ｍ
の高速動作化を実現できる。

〔効　果〕

（１）分割されたメモリアレイのうち、非選択とされた
メモリアレイに対応した共通データ線をそのセンスアン
プにおける共通ソース碌に結合させるスイッチ回路を設
けることによって、連続アクセス（スタティックモード
）を実現するために共通データ線にプルアップＭＯＳ　
Ｆ　ＥＴを設けても、共通データ線の電位をメモリアレ
イにおけるデータ線のハーフプリチャージレベルにほり
等しくさせることができる。これにより、カラムアドレ
スデコーダ回路の共通化が図られため、高集積化を実現
できるという効果が得られる。

（２）上記（１）により、メモリアクセス時に非選択状
態にしておくことができるから、選択すべきメモリセル
が存在するメモリアレイに対してのみ、その選択動作を
行うことによって、低消賀電力化を図ることができると
いう効果が得られる。

（３）上記（１）のメモリアレイの分割によって、デー
タ線に結合されるメモリセルの数を減らすことができる
。これによって、データ線の浮遊容量を小さくできるた
め、大記憶容量化のためのメモリセルを構成する素子の
よりいっそうの微細化が可能になり、上記（１）の効果
と相俟って、高集積度大記憶容量のダイナミック型ＲＡ
Ｍを実現できるという効果が得られる。

（４）上記ｆｉｌにより、共通データ線にプルアップ回
路を設けることができるから、共通データ線に刻するス
タティックモードによる信号の授受を行うこと力く可能
なる。したがって、カラムスタティックモードのような
高速動作化を実現できるという効果が得られる。

（５）上記＋ｌｌによりハーフプリチャージ方式を採用
することができるから、ダミーセルが不要になることに
よる高集積化を実現できるとともに、メモリセルとダミ
ーセルを構成する素子のアンバランスによる読み出しレ
ベルマージンの劣化を考慮する必要がないから、動作マ
ージンを太き（できるという効果が得られる。

以上本発ＦｒＡ３によってなされた発明を実施例に基づ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではな（、その要旨を逸脱しない範囲で種々Ｕ
−’ｆｆｌ可能であることはいうまでもない、前記第１
図に示した実施例のようにメモリアレイを４分割した場
合、そのリフレッシュサイクルを短くする等が必要なら
ば、２個づつに対とされたメモリアレイとそのセンスア
ンプ等を選択状態にするものであってもよい、この場合
には、２個のメモリアレイ　（センスアンプ）が前記同
様に選択状態にされたとき、残りの２咽のメモリアレイ
　（センスアンプ）が前記同様に非選択状態のままに置
かれる。この場合、１ビツトの単位でのデータの入出力
を実現するため選択回路が付加される。

また、メモリアレイの共通データ線や、センスアンプの
共通ソース線には一′中間レベルのプリチャージ電圧を
供給する回路は、上記のようにハイレベルとロウレベル
の電位を短絡するものの他、適当な定電圧により制御さ
れるプリチャージＭＯＳＦＥＴにより上記のようなプリ
チャージ電圧を供給するものであってもよい。

また、ロウアドレス信号とカラムアドレス信号とは、そ
れぞれ独立した外部アドレス端子から供給するものであ
ってもよい。

〔利用分野〕

この発明は、ダ・イナミソク型ＲＡ　Ｍに広く利用でき
るものである。

【図面の簡単な説明】 第１図は、この発明に係るダイナミック型ＲＡＭの主要
部分の一実施例を示す回路図、第２図は、そのセンスア
ンプを構成する単位回路の一実施例を示す回路図、 ＰＪ３図は、その動作の一例を示すタイミング図である
。 Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・メモリアレイ、ＳＡ　
ｌ　〜ＳＡ４−−センス７ンブ、ＸＤｃＲ１〜ＸＤＣＲ
４・・ロウアドレスデコーダ、ＹＤＣＲ・・カラムアド
レスデコーダ、ＵＳＡ・・センスアンプの単位回路、Ｌ
ＯＤ・・プルアップ回路、Ｓ　ＶＶＩ・・スイッチ回路 第３図 ０．５（門−＾ＲＹＩ） ｏ、Ｎｔｈ−＾ＲＹ２）

Claims (1)

1. 【特許請求の範囲】 １、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシ
   タとからなる複数のメモリセルがデータ線とワード線の
   交差点にマトリックス配置されて構成された複数のメモ
   リアレイと、上記データ線を電源電圧と回路の接地電位
   との中間電位にプリチャージさせるプリチャージ回路と
   、共通のデータ線選択信号により上記複数のメモリアレ
   イのデータ線とその非選択期間において上記データ線の
   プリチャージレベルと異なるレベルが与えられる共通デ
   ータ線とを結合させるカラム選択回路と、上記複数のメ
   モリアレイのうち実質的に選択すべきメモリセルが存在
   するメモリアレイに対してのみそのワード線の選択動作
   を行うワード線選択回路及びその増幅動作を行うセンス
   アンプと、その非選択状態のときにほゞ上記同様な中間
   レベルを保持するセンスアンプを構成する増幅ＭＯＳＦ
   ＥＴの共通ソース線とそのメモリアレイに対応した共通
   データ線とを結合させるスイッチ回路とを具備すること
   を特徴とするダイナミック型ＲＡＭ。 ２、センスアンプは、ラッチ形態にされたＣＭＯＳイン
   バータ回路を含み、上記ＣＭＯＳインバータ回路を構成
   するＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦ
   ＥＴのソースがそれぞれ共通化され、その増幅動作に必
   要な動作電圧が供給されるものであり、その非選択期間
   においては上記一対のソース線は短絡状態にされるもの
   であることを特徴とする特許請求の範囲第１項記載のダ
   イナミック型ＲＡＭ。 ３、上記共通データ線は、それが選択状態にされた時に
   オン状態にされるプルアップＭＯＳＦＥＴを含むスタテ
   ィック型回路からなるメインアンプの入力端子及び書き
   込み回路の出力端子が結合されるものであることを特徴
   とする特許請求の範囲第１又は第２項記載のダイナミッ
   ク型ＲＡＭ。