JPS6079593A - 半導体集積回路システム - Google Patents
半導体集積回路システムInfo
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- JPS6079593A JPS6079593A JP58186707A JP18670783A JPS6079593A JP S6079593 A JPS6079593 A JP S6079593A JP 58186707 A JP58186707 A JP 58186707A JP 18670783 A JP18670783 A JP 18670783A JP S6079593 A JPS6079593 A JP S6079593A
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- circuit
- semiconductor integrated
- refresh
- signal
- integrated circuit
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- 230000015654 memory Effects 0.000 claims description 24
- 230000006870 function Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 4
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- 230000000295 complement effect Effects 0.000 abstract description 22
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
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- 239000013078 crystal Substances 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路システムに関するもので、
例えば、自動リフレッシュ機能を持つダイナミック型Ｒ
ＡＭ（ラングＪ３・アクセス・メモ１月により構成され
たメモリシステムに有効な技術に関するものである。
例えば、自動リフレッシュ機能を持つダイナミック型Ｒ
ＡＭ（ラングＪ３・アクセス・メモ１月により構成され
たメモリシステムに有効な技術に関するものである。
ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、−上記キャパシタに蓄積され
た電荷が、リーク電流等によって時間とともに減少して
しまう。このため、常にメモリセルに正確な情報を記憶
させておくためには、メモリセルに記憶されている情報
を、その情報が失われる前に読み出して、これを増幅し
て再び同じメモリセルに宵込む動作、いわゆるリフレッ
シュ動作を行う必要がある。
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、−上記キャパシタに蓄積され
た電荷が、リーク電流等によって時間とともに減少して
しまう。このため、常にメモリセルに正確な情報を記憶
させておくためには、メモリセルに記憶されている情報
を、その情報が失われる前に読み出して、これを増幅し
て再び同じメモリセルに宵込む動作、いわゆるリフレッ
シュ動作を行う必要がある。
例えば、６４にビットのダイナミック型ＲＡＭにおける
メモリセルのりフレッシュ動作の１つとして、「電子技
術」誌のＶｏ１２３、患３のｐｐ３０〜３３に示されて
いる自動リフレッシュ機能が公知である。すなわち、ダ
イナミック型ＲＡＭに、リフレッシュ制御用の外部端子
を設＆Ｊて、この外部端子に所定のレベルのりフレッシ
ュ信号ＲＤＹを印加することにより、ダイナミック型Ｒ
ＡＭ内の複数のメモリセルが自動的にリフレッシュされ
るオートリフレッシュ機能と、上記リフレッシュ信号Ｒ
ＤＹを所定のレベルにしつづりることにより内蔵のタイ
マー回路を作動されて、一定周期毎に上記リフレッシュ
動作を行うセルフリフレッシュ機能とが設番ノられてい
る。この自動リフレッシュ方式は、外部制御信号ＲＤＹ
を必要とするので、完全自動リフレッシュとは言えない
。
メモリセルのりフレッシュ動作の１つとして、「電子技
術」誌のＶｏ１２３、患３のｐｐ３０〜３３に示されて
いる自動リフレッシュ機能が公知である。すなわち、ダ
イナミック型ＲＡＭに、リフレッシュ制御用の外部端子
を設＆Ｊて、この外部端子に所定のレベルのりフレッシ
ュ信号ＲＤＹを印加することにより、ダイナミック型Ｒ
ＡＭ内の複数のメモリセルが自動的にリフレッシュされ
るオートリフレッシュ機能と、上記リフレッシュ信号Ｒ
ＤＹを所定のレベルにしつづりることにより内蔵のタイ
マー回路を作動されて、一定周期毎に上記リフレッシュ
動作を行うセルフリフレッシュ機能とが設番ノられてい
る。この自動リフレッシュ方式は、外部制御信号ＲＤＹ
を必要とするので、完全自動リフレッシュとは言えない
。
そこで、内蔵のタイマー回路により、ある＝一定周期で
上記セルフリフレッシュ動作を行ね・Ｕることが考えら
れる。しかし、このようにすると、次のような問題の生
じることが本願発明者等によって見い出された。すなわ
ち、複数個のダイナミ・２り型ＲＡＭにより構成される
メモリアレイＪ２を丸えたとき、各ダイナミック型ＲＡ
Ｍがそれぞれ独自の周期により非同期のもとてリフレッ
シュ動作を行うこととなるので、メモリシステムのスル
ーブツトがＷ８端に落ちてしま・うちのとなる。
上記セルフリフレッシュ動作を行ね・Ｕることが考えら
れる。しかし、このようにすると、次のような問題の生
じることが本願発明者等によって見い出された。すなわ
ち、複数個のダイナミ・２り型ＲＡＭにより構成される
メモリアレイＪ２を丸えたとき、各ダイナミック型ＲＡ
Ｍがそれぞれ独自の周期により非同期のもとてリフレッ
シュ動作を行うこととなるので、メモリシステムのスル
ーブツトがＷ８端に落ちてしま・うちのとなる。
この発明の目的は、システムのスループ・２トの向上を
図った半導体集積回路シテスＪいを提供することにある
。
図った半導体集積回路シテスＪいを提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添ｆ１図面から明らかになるで
あろう。
この明細書の記述および添ｆ１図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの＄１
１１要を簡単に説明すれば、下記の通りである。
１１要を簡単に説明すれば、下記の通りである。
すなわち、非同期のもとに発生し、内部で形成された動
作開始信号、又は他の半導体集積回路で形成され、外部
から供給される動作開始信号の何れに対しても一定の内
部動作を行う複数の半導体集積回路によって１つのシス
テムを構成するものである。
作開始信号、又は他の半導体集積回路で形成され、外部
から供給される動作開始信号の何れに対しても一定の内
部動作を行う複数の半導体集積回路によって１つのシス
テムを構成するものである。
第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図におい
て、点線で囲まれた各回路ブロックは、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような１
個の半導体基板上において形成され、例えば、端子ＤＯ
〜Ｄ７．ＡＯ〜八１４．ＷＥ、Ｃ３，ＲＤＹ及びＶｃｃ
、Ｖｓｓは、その外部端子とされ、端子Ｖ ｃｃ、 Ｖ
ｓｓに図示しない適当な外部電源装置から給電が行わ
れる。
Ｍの一実施例のブロック図が示されている。同図におい
て、点線で囲まれた各回路ブロックは、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような１
個の半導体基板上において形成され、例えば、端子ＤＯ
〜Ｄ７．ＡＯ〜八１４．ＷＥ、Ｃ３，ＲＤＹ及びＶｃｃ
、Ｖｓｓは、その外部端子とされ、端子Ｖ ｃｃ、 Ｖ
ｓｓに図示しない適当な外部電源装置から給電が行わ
れる。
回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、公知の１ＭＯ３型メモリセルがマトリックス状
に配置されている。この実施例では、特に制限されない
が、上記メモリセルは一対の平行に配置された相補デー
タ線り、 Ｄに、その入出力ノードが結合された２交点
方式で配置される。
であり、公知の１ＭＯ３型メモリセルがマトリックス状
に配置されている。この実施例では、特に制限されない
が、上記メモリセルは一対の平行に配置された相補デー
タ線り、 Ｄに、その入出力ノードが結合された２交点
方式で配置される。
回路記号ＰＣ１で示されているのは、データ線のプリチ
ャージ回路であり、プリチャージパルスφｐｃｌを受け
て、特に制限されないが、相補データ線り、 Ｄを短絡
してＶｃｃ／２にプリチャージするＭＯＳ Ｆ ＪＥＴ
により構成される。
ャージ回路であり、プリチャージパルスφｐｃｌを受け
て、特に制限されないが、相補データ線り、 Ｄを短絡
してＶｃｃ／２にプリチャージするＭＯＳ Ｆ ＪＥＴ
により構成される。
回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶＳＳにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られた０ＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶＳＳにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られた０ＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。
タイミングパルスφｐａは、上記パワースイッチＭＯ３
ＦＥＴを制御するためのものである。パワースイッチＭ
Ｏ３ＦＥＴは、ブリヂャージ直前にオフにされ、相補デ
ータ線り、Ｄがフローティング状態で■ｃｃ、、Ｖｓｓ
レベルを保持する。そして、」−記プリチャージＭＯＳ
Ｆ ＥＴのオンによりＶｃｃ／２にプリチャージされ
るｅ 回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。
ＦＥＴを制御するためのものである。パワースイッチＭ
Ｏ３ＦＥＴは、ブリヂャージ直前にオフにされ、相補デ
ータ線り、Ｄがフローティング状態で■ｃｃ、、Ｖｓｓ
レベルを保持する。そして、」−記プリチャージＭＯＳ
Ｆ ＥＴのオンによりＶｃｃ／２にプリチャージされ
るｅ 回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。
回路記号Ｒ−ＡＤＨで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ｌＯ〜土８を形
成する。ここで、外部端子ＡＯから供給されるアドレス
信号と同相の内部アドレス信号ａＯと逆相の内部アドレ
ス信号ａＯとをあわせて相補アドレス信号ａＯのように
表すものである。他の相補アドレス信号Ａ」〜工８につ
いても同様である。
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ｌＯ〜土８を形
成する。ここで、外部端子ＡＯから供給されるアドレス
信号と同相の内部アドレス信号ａＯと逆相の内部アドレ
ス信号ａＯとをあわせて相補アドレス信号ａＯのように
表すものである。他の相補アドレス信号Ａ」〜工８につ
いても同様である。
回路記号Ｃ−ＡＤＨで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜八１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号土９〜ａ１
４を形成する。ここで、外部端子Ａ９から供給されるア
ドレス信号と同相の内部アドレス信号ａ９と逆相の内部
アドレス信号１９とをあわせて相補アドレス信号１９の
ように表すものである。他の相補アト”レス信号ａｌｏ
〜ａ１４についても同様である。
スバッファであり、外部端子Ａ９〜八１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号土９〜ａ１
４を形成する。ここで、外部端子Ａ９から供給されるア
ドレス信号と同相の内部アドレス信号ａ９と逆相の内部
アドレス信号１９とをあわせて相補アドレス信号１９の
ように表すものである。他の相補アト”レス信号ａｌｏ
〜ａ１４についても同様である。
回路記号Ｒ−ＯＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルヂプレクｆＭＰＸを介し
た 内部相補アドレス信号互０〜１８を受けて、Ｍ−Ａ
ＲＹのワード線選択信号を形成する。このワード線選択
信号は、ワード線選択タイミング信号φＸに同期し−ζ
、Ｍ−ＡＲＹに伝えられる。
デコーダであり、後述するマルヂプレクｆＭＰＸを介し
た 内部相補アドレス信号互０〜１８を受けて、Ｍ−Ａ
ＲＹのワード線選択信号を形成する。このワード線選択
信号は、ワード線選択タイミング信号φＸに同期し−ζ
、Ｍ−ＡＲＹに伝えられる。
回路記号Ｃ−Ｄ ＣＲで示されているのは、カラムアド
レスデコーダであり、内部相補アドレス信号１９〜互１
４を受けて、Ｍ −Ａ ＲＹのュータ線選択信号を形成
する。このデータ線選択信号は、データ線選択タイミン
グ信−１φｙに同期して、Ｃ−Ｓ Ｗに伝えられる。
レスデコーダであり、内部相補アドレス信号１９〜互１
４を受けて、Ｍ −Ａ ＲＹのュータ線選択信号を形成
する。このデータ線選択信号は、データ線選択タイミン
グ信−１φｙに同期して、Ｃ−Ｓ Ｗに伝えられる。
回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受りで共通相補データ線を短
絡する上記同様なＭＯＳＦＥＴにより構成されている。
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受りで共通相補データ線を短
絡する上記同様なＭＯＳＦＥＴにより構成されている。
回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプと同様な回路構成とされる。タイミ
ングパルスφｌ１ｌａは、そのパワースイッチＭＯ８Ｆ
ＥＴを制御するためのものである。
、上記センスアンプと同様な回路構成とされる。タイミ
ングパルスφｌ１ｌａは、そのパワースイッチＭＯ８Ｆ
ＥＴを制御するためのものである。
回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルス１ｒ−により、Ｍ
Ａからの読み出しデータを外部端子Ｄｏ−Ｄ７にそれぞ
れ送出する。なお、書込み時には、読み出しタイミング
パルスφｒ１４によりこのデータ出カバソファＤＯＢは
、不動作（出力ハイインピーダンス）にされる。
ァであり、読み出しタイミングパルス１ｒ−により、Ｍ
Ａからの読み出しデータを外部端子Ｄｏ−Ｄ７にそれぞ
れ送出する。なお、書込み時には、読み出しタイミング
パルスφｒ１４によりこのデータ出カバソファＤＯＢは
、不動作（出力ハイインピーダンス）にされる。
回路記号ＤＩＢで示されているのは、データ人カハッフ
ァであり、書込みタイミングパルスφｒ！１により、外
部端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ
線に伝える。なお、読の出し時には、書込みタイミング
パルスφｒＨによりこのデータ人カバソファＤＩＢは、
不動作にされる。
ァであり、書込みタイミングパルスφｒ！１により、外
部端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ
線に伝える。なお、読の出し時には、書込みタイミング
パルスφｒＨによりこのデータ人カバソファＤＩＢは、
不動作にされる。
上記各種タイミング信号は、次の各回路ブロックにより
形成される。
形成される。
回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ−ａ８（又はａＱ〜ａ８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。
が、アドレス信号ａＯ−ａ８（又はａＱ〜ａ８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。
回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信号ａ９〜ａ１４ （又は１９〜ａ１４）
を受けて、その立ち−Ｌがり又は立も下がりのエツジを
検出するエツジトリガ回路である。これらのエツジトリ
ガ回路は、特に制限されないが、アドレス信号ａＯ−ａ
８．アドレス信号ａ９〜ａ１４と、その遅延信号とをそ
れぞれ受りる排他的論理和回路と、それぞれの出方信号
を受ける論理和回路とにより構成され、いずれがのアド
レス信号ａＯ〜ａ８． アドレスイｓ９５）ａ９〜ａ１
４の変化タイミングに同期したエツジ検出パルスφｒ、
φＣをそれぞれ形成する。
が、アドレス信号ａ９〜ａ１４ （又は１９〜ａ１４）
を受けて、その立ち−Ｌがり又は立も下がりのエツジを
検出するエツジトリガ回路である。これらのエツジトリ
ガ回路は、特に制限されないが、アドレス信号ａＯ−ａ
８．アドレス信号ａ９〜ａ１４と、その遅延信号とをそ
れぞれ受りる排他的論理和回路と、それぞれの出方信号
を受ける論理和回路とにより構成され、いずれがのアド
レス信号ａＯ〜ａ８． アドレスイｓ９５）ａ９〜ａ１
４の変化タイミングに同期したエツジ検出パルスφｒ、
φＣをそれぞれ形成する。
回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記（１表として示されたＥＩ：、要なタイミ
ング信号等を形成する。このタイミング発主回路は、エ
ツジ検出パルスφ「、φＣの他、外ングバルスを形成す
る。
であり、上記（１表として示されたＥＩ：、要なタイミ
ング信号等を形成する。このタイミング発主回路は、エ
ツジ検出パルスφ「、φＣの他、外ングバルスを形成す
る。
回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、上記アドレスバッファＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号ａＱ−見８を選択的に上記デコーダＲ−ＤＣＨに伝
える。
あり、上記アドレスバッファＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号ａＱ−見８を選択的に上記デコーダＲ−ＤＣＨに伝
える。
回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
発生回路である。
発生回路である。
回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、特に制限されないが、リフレッシュアドレ
スカウンタ、タイマー回路とを含んでいる。
回路であり、特に制限されないが、リフレッシュアドレ
スカウンタ、タイマー回路とを含んでいる。
第２図には、上記自動リフレッシュ回路ＲＥ Ｆの一実
施例の回路図が示されている。
施例の回路図が示されている。
回路記号ＴＭで示されているのは、タイマー回路であり
、セルフリフレッシュ動作のための起動信号を形成する
。この起動信号は、’ｌをに制限されないが、オア（Ｏ
Ｒ）ゲート回路Ｇ２の一方の入力に供給される。また、
このオアゲート回路Ｇ２の他方の入力には外部端子ＲＤ
Ｙから供給された起動信号が供給される。特に制限され
ないが、この実施例では、上記外部端子ＲＤＹから供給
された起動信号は、インバータ回路ＩＶ２によって反転
され、アンド（ＡＮＤ）ゲート回路Ｇ１の一方の入力に
供給される。このアンドゲート回路Ｇｌの他方の入力に
は、後述するりフレッシュ制御回路ＲＥＦＣから送出さ
れるビジー信号ＢＳ’ＳＹがインバータ回路ＩＶＩによ
り反転されるとともに、遅延回路ＤＬによって遅延され
た信号が供給される。また、上記ビジー信号Ｂ５５Ｙは
、オープンドレインの出力ＭＯ３ＦＥＴＱのゲートに供
給される。この出力ＭＯ３ＦＥＴＱのドレインは、−に
記外部端子ＲＤＹに接続される。
、セルフリフレッシュ動作のための起動信号を形成する
。この起動信号は、’ｌをに制限されないが、オア（Ｏ
Ｒ）ゲート回路Ｇ２の一方の入力に供給される。また、
このオアゲート回路Ｇ２の他方の入力には外部端子ＲＤ
Ｙから供給された起動信号が供給される。特に制限され
ないが、この実施例では、上記外部端子ＲＤＹから供給
された起動信号は、インバータ回路ＩＶ２によって反転
され、アンド（ＡＮＤ）ゲート回路Ｇ１の一方の入力に
供給される。このアンドゲート回路Ｇｌの他方の入力に
は、後述するりフレッシュ制御回路ＲＥＦＣから送出さ
れるビジー信号ＢＳ’ＳＹがインバータ回路ＩＶＩによ
り反転されるとともに、遅延回路ＤＬによって遅延され
た信号が供給される。また、上記ビジー信号Ｂ５５Ｙは
、オープンドレインの出力ＭＯ３ＦＥＴＱのゲートに供
給される。この出力ＭＯ３ＦＥＴＱのドレインは、−に
記外部端子ＲＤＹに接続される。
リフレッシュ制御回路ＲＩＦ、 Ｆ Ｃは、上記オアゲ
ート回路Ｇ２の出力信号を受りて、リフレッシュ動作を
行うものであり、リフレッシュアドレス信号を形成する
カウンタを含んでいる。そして、リフレッシュ動作期間
は、第１図のマルチプレクサＭＰＸを自動リフレッシュ
回路ＲＥＦ側に切り換えるとともに、上記ビジー信号Ｂ
５５Ｙをハイレベルにするものである。
ート回路Ｇ２の出力信号を受りて、リフレッシュ動作を
行うものであり、リフレッシュアドレス信号を形成する
カウンタを含んでいる。そして、リフレッシュ動作期間
は、第１図のマルチプレクサＭＰＸを自動リフレッシュ
回路ＲＥＦ側に切り換えるとともに、上記ビジー信号Ｂ
５５Ｙをハイレベルにするものである。
上記タイマー回路ＴＭは、特に制限されないが、上記リ
フレッシュアドレスカウンタＣＯＮ Ｔの１回りがメモ
リセルのりフレッシュ周期と一致するような時間信号を
形成する。
フレッシュアドレスカウンタＣＯＮ Ｔの１回りがメモ
リセルのりフレッシュ周期と一致するような時間信号を
形成する。
この実施例回路の動作を次に説明する。
タイマー回路ＴＭにより起動信号が出方されると、例え
ば、この信号のハイレベル（論理ａ１”）によりリフレ
ッシュ制御回路［？ＲＦＣが動作状態にされる。この動
作状態によりビジー信号Ｂ５５Ｙがハイレベルにされる
。したがって、出方ＭＯ３ＦＥＴＱがオン状態になって
外部端子ＲＤ Ｙをロウレベルにしてセルフリフレッシ
ュ動作中であることを出力する。これにより、外部から
の書込み及び読み出し動作が禁止される。
ば、この信号のハイレベル（論理ａ１”）によりリフレ
ッシュ制御回路［？ＲＦＣが動作状態にされる。この動
作状態によりビジー信号Ｂ５５Ｙがハイレベルにされる
。したがって、出方ＭＯ３ＦＥＴＱがオン状態になって
外部端子ＲＤ Ｙをロウレベルにしてセルフリフレッシ
ュ動作中であることを出力する。これにより、外部から
の書込み及び読み出し動作が禁止される。
そして、上記マルチプレクサＭｌ”’Ｘを制御して上記
リフレッシュアドレスカウンタで形成した内部相補アド
レス借すｌＯ〜工８をデコーダ回路Ｒ−ＤＣＲに伝える
。これにより、上記カウンタで形成されたアドレス信号
ａＯ−ａ８に従ったりフレッシュ動作により１行（１つ
のワード線に結合されたメモリセル）のりフレッシュ動
作が行われる。
リフレッシュアドレスカウンタで形成した内部相補アド
レス借すｌＯ〜工８をデコーダ回路Ｒ−ＤＣＲに伝える
。これにより、上記カウンタで形成されたアドレス信号
ａＯ−ａ８に従ったりフレッシュ動作により１行（１つ
のワード線に結合されたメモリセル）のりフレッシュ動
作が行われる。
一方、上記タイマー回路ＴＭの出力がロウレベルのとき
、言い換えるならば、リフレッシュ期間でないとき、外
部端子ＲＤＹがロウレベルになると、インバータ回路Ｉ
Ｖ２の出力信号がハイレベル（論理“１”）になる。ま
た、この時には、ビジー信号Ｂ５５Ｙがロウレベル（論
理“０”）になっているので、インバータ回路ｒｖｉ、
＝遅延回路ＤＬを通した信号はハイレベルになっている
。
、言い換えるならば、リフレッシュ期間でないとき、外
部端子ＲＤＹがロウレベルになると、インバータ回路Ｉ
Ｖ２の出力信号がハイレベル（論理“１”）になる。ま
た、この時には、ビジー信号Ｂ５５Ｙがロウレベル（論
理“０”）になっているので、インバータ回路ｒｖｉ、
＝遅延回路ＤＬを通した信号はハイレベルになっている
。
したがって、アンドゲート回ｖＰＩＣＩが開いた状態テ
するので、上記外部端子ＲＤＹのロウレベルを受けるイ
ンバータ回路ＩＶ２の出力のハイレベルによりリフレッ
シュ制御回路ＲＥＦｃが起ＷＡＪされるので、上記同様
にしてリフレッシュ動作が行われる。この場合、−ヒ記
リフレッシュ制御回路ＲＥＦＣ’ｔｒ確実に起動させる
ために、遅延回Ｆ＠ＤＬが設けられる。ずなわち、リフ
レ・ノシュ制御回路ＲＥＦＣの起動によってビジー信号
Ｂ５−８Ｙがロウレベルになるとアンドゲート回路Ｇ１
を閉じるように作用する。そこで、遅延回路１） Ｌに
よって起動に必要な一定期間ゲート回路Ｇ１を開いた状
態にするものである。具体的には、リフレッシュアドレ
スカウンタの歩進に要するパルス幅を確保するものであ
る。
するので、上記外部端子ＲＤＹのロウレベルを受けるイ
ンバータ回路ＩＶ２の出力のハイレベルによりリフレッ
シュ制御回路ＲＥＦｃが起ＷＡＪされるので、上記同様
にしてリフレッシュ動作が行われる。この場合、−ヒ記
リフレッシュ制御回路ＲＥＦＣ’ｔｒ確実に起動させる
ために、遅延回Ｆ＠ＤＬが設けられる。ずなわち、リフ
レ・ノシュ制御回路ＲＥＦＣの起動によってビジー信号
Ｂ５−８Ｙがロウレベルになるとアンドゲート回路Ｇ１
を閉じるように作用する。そこで、遅延回路１） Ｌに
よって起動に必要な一定期間ゲート回路Ｇ１を開いた状
態にするものである。具体的には、リフレッシュアドレ
スカウンタの歩進に要するパルス幅を確保するものであ
る。
上述のようなリフレッシュ機能を持つダイナミック型Ｒ
ＡＭにあっては、第３図のブロック図に示すように、ダ
イナミック型ＲＡＭを構成する複数個のメモリｌＣＯＯ
〜ｌＣｍｎからなるメモリシステムにおいて、上記端子
ＲＤＹを共通化（ワイヤードオア構成）するものである
。このようにメモリシステムを構成することにより、各
ダイナミック型ＲＡＭに内蔵したタイマー回路ＴＭのう
ち、いずれか最も早いタイミングで発生する起動信号に
より、そのダイナミック型ＲＡＭのリフレッシュ動作が
行われるとともに、他のダイナミック型ＲＡＭに上記外
部端子１五屋を通してに記起動信号が伝えられるので、
全ダイナミック型ＲＡＭ （Ｉ Ｃ００〜Ｉ Ｃｒｎ
ｎ ）を−斉にリフレッシュ動作させることができる。
ＡＭにあっては、第３図のブロック図に示すように、ダ
イナミック型ＲＡＭを構成する複数個のメモリｌＣＯＯ
〜ｌＣｍｎからなるメモリシステムにおいて、上記端子
ＲＤＹを共通化（ワイヤードオア構成）するものである
。このようにメモリシステムを構成することにより、各
ダイナミック型ＲＡＭに内蔵したタイマー回路ＴＭのう
ち、いずれか最も早いタイミングで発生する起動信号に
より、そのダイナミック型ＲＡＭのリフレッシュ動作が
行われるとともに、他のダイナミック型ＲＡＭに上記外
部端子１五屋を通してに記起動信号が伝えられるので、
全ダイナミック型ＲＡＭ （Ｉ Ｃ００〜Ｉ Ｃｒｎ
ｎ ）を−斉にリフレッシュ動作させることができる。
したがっζ、内蔵の各タイマー回路ＴＭの動作にバラツ
キがあっても、最も早い周期の起動信号に同期し′成金
ダイナミック型ＲＡＭのりフレッシュ信号動作を行わせ
るものとなる。
キがあっても、最も早い周期の起動信号に同期し′成金
ダイナミック型ＲＡＭのりフレッシュ信号動作を行わせ
るものとなる。
上記共通化した外部端子ＲＤＹがロウレ・＼ルア５ら、
メモリ装置がリフレッシュ動作中であるので、マイクロ
プロセッサ等からの書込み又は読出し動作が禁止される
。
メモリ装置がリフレッシュ動作中であるので、マイクロ
プロセッサ等からの書込み又は読出し動作が禁止される
。
（１）複数個の半導体集積回路がそれぞれ独自のタイミ
ングで、言い換えれば非同期のもとに発生ずる起動信号
を相互に供給しあうことによって全半導体集積回路を−
・斉に動作状態にする。これによって、半導体集積回路
システムのスルーブツトが極端に低下することが防止で
きるという効果が（グられる。
ングで、言い換えれば非同期のもとに発生ずる起動信号
を相互に供給しあうことによって全半導体集積回路を−
・斉に動作状態にする。これによって、半導体集積回路
システムのスルーブツトが極端に低下することが防止で
きるという効果が（グられる。
（２）また、自動リフＬ・ソシュ機能を持つダイナミッ
ク型ＲＡＭにあっては、従来のように外部から供給する
りフレッシュ制御信号が不要となるので、上記（１１に
よりスループットを低下することなく、完全自動リフレ
ッシュ動作を実現することができるという効果が冑られ
る。
ク型ＲＡＭにあっては、従来のように外部から供給する
りフレッシュ制御信号が不要となるので、上記（１１に
よりスループットを低下することなく、完全自動リフレ
ッシュ動作を実現することができるという効果が冑られ
る。
（３）アドレス信号の変化を検出と７で内部タイミング
信号を形成する内部同期方式とした場合には、ダイナミ
ック型メモリセルに対して外部からはスタティック型メ
モリと同様に扱えるので、上記（２）による完全自動リ
フレッシュ動作と相俟ってユーザーにおいて極めて扱い
易いメモリシステムを構成することができるとい・）効
果が得られる。
信号を形成する内部同期方式とした場合には、ダイナミ
ック型メモリセルに対して外部からはスタティック型メ
モリと同様に扱えるので、上記（２）による完全自動リ
フレッシュ動作と相俟ってユーザーにおいて極めて扱い
易いメモリシステムを構成することができるとい・）効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能−Ｃあること４Ｊ−いうまでもない。上記タイマー回
路１゛Ｍ又は外部端子ＲＤＹからの起動信号により、一
連のりフレフシユリ１作（リフレッシュアドレスカウン
タの１回り）を行うようにするものであってもよい。こ
の場合、発振回路を新に設けて、上記カウンタの１回り
のり１作を行わせるパルスを供給するものとすればよい
。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能−Ｃあること４Ｊ−いうまでもない。上記タイマー回
路１゛Ｍ又は外部端子ＲＤＹからの起動信号により、一
連のりフレフシユリ１作（リフレッシュアドレスカウン
タの１回り）を行うようにするものであってもよい。こ
の場合、発振回路を新に設けて、上記カウンタの１回り
のり１作を行わせるパルスを供給するものとすればよい
。
なお、タイマー回路ＴＭの動作を禁止するようにすれば
、外部端子ＲＤＹに供給するりフレッシュ制御信号によ
り、そのリフレッシ−動作を制御゛」る外部制御式のオ
ートリフレッシュ動作をも行わせることができる。
、外部端子ＲＤＹに供給するりフレッシュ制御信号によ
り、そのリフレッシ−動作を制御゛」る外部制御式のオ
ートリフレッシュ動作をも行わせることができる。
また、ダイナミック型ＲＡＭの構成は、ア］レスマルチ
方式のもの等種々の実施形態を採ることができるもので
ある。そして、メそリーｊ°レイは、ダミーセルにより
読み出し基準電圧を形成するものであってもよい。
方式のもの等種々の実施形態を採ることができるもので
ある。そして、メそリーｊ°レイは、ダミーセルにより
読み出し基準電圧を形成するものであってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となってダイナミック型１ンＡＭに通用し
た場合について説明したが、これに限定されるものでは
なく、非同期のもとに動作開始信号を形成して一定の内
部動作を行うとともＣに、その動作期間外部にその旨を
外部に送出する機能もつ複数個の半導体集積回路がハン
ドシェイクによって動作する半導体集積回路システＪ１
に広く利用できるものである。
明をその背景となってダイナミック型１ンＡＭに通用し
た場合について説明したが、これに限定されるものでは
なく、非同期のもとに動作開始信号を形成して一定の内
部動作を行うとともＣに、その動作期間外部にその旨を
外部に送出する機能もつ複数個の半導体集積回路がハン
ドシェイクによって動作する半導体集積回路システＪ１
に広く利用できるものである。
第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すのブロック図。 第２図は、その自動リフレッシュ回路の一実施例を示す
回路図。 第３図は、この発明の一実施例を示すメモリシシステム
のブロフク図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・タ
イミング発生回路、ＲＥＦ・・自動リフレッシュ回路、
ＲＥＦ、Ｃ・・リフレッシュ制御回路、１〕０・タイマ
ー回路、Ｇ１・・アンドゲート回路、Ｇ２・・オアゲー
ト回路、ＩＶｌ、ＩＶ２・・インバータ回路 代理人弁理士 高摺 明大、、’：、−：１、（・ 、
； Ｌ、＜４．−１．、、−
の一実施例を示すのブロック図。 第２図は、その自動リフレッシュ回路の一実施例を示す
回路図。 第３図は、この発明の一実施例を示すメモリシシステム
のブロフク図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・タ
イミング発生回路、ＲＥＦ・・自動リフレッシュ回路、
ＲＥＦ、Ｃ・・リフレッシュ制御回路、１〕０・タイマ
ー回路、Ｇ１・・アンドゲート回路、Ｇ２・・オアゲー
ト回路、ＩＶｌ、ＩＶ２・・インバータ回路 代理人弁理士 高摺 明大、、’：、−：１、（・ 、
； Ｌ、＜４．−１．、、−
Claims (1)
- 【特許請求の範囲】 １、非同期のもとに動作開始信号を形成する動作信号発
生回路と、その動作開始信号によって一定の内部動作を
行うとともに、その動作期間外部にその旨の制御信号を
送出する回路とを内臓した複数の半導体集積回路を含み
、上記複数の半導体集積回路から送出される制御信号の
論理和信号がシステムビジー信号とされる半導体集積回
路システムにおいて、各半導体集積回路に他の半導体集
積回路により形成された制御信号を受けて上記一定の内
部動作を行う機能を設けたことを特徴とする半導体集積
回路システム。 ２、上記各半導体集積回路はダイナミック型ＲＡＭであ
り、上記動作信号発生回路は自υ１リフレッシュ回路で
あり、上記一定の内部動作はメモリセルのりフレッシュ
動作であることを特徴とする特許請求の範囲第１項記載
の半導体集積回路システム。 ３、上記動作信号発生回路の動作により形成された制御
信号を外部に送出する外部端子と、他の半導体集積回路
で形成された制御信号を受ける外部端子とは、共通の外
部端子とされるものであることを特徴とする特許請求の
範囲第１又は第２項記載の半導体集積回路システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186707A JPS6079593A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路システム |
| KR1019840006175A KR850003044A (ko) | 1983-10-07 | 1984-10-05 | 반도체 기억장치 및 그것을 사용한 시스템 |
| US06/658,910 US4660180A (en) | 1983-10-07 | 1984-10-09 | Semiconductor memory device including an improved data refreshing arrangement and a system employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186707A JPS6079593A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079593A true JPS6079593A (ja) | 1985-05-07 |
Family
ID=16193225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186707A Pending JPS6079593A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4660180A (ja) |
| JP (1) | JPS6079593A (ja) |
| KR (1) | KR850003044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4916435B2 (ja) * | 2005-03-29 | 2012-04-11 | リンテック株式会社 | 再剥離性粘着シート、その製造方法及び再剥離性粘着シート積層体 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079751B2 (ja) * | 1985-06-17 | 1995-02-01 | 株式会社日立製作所 | 半導体記憶装置 |
| US4951251A (en) * | 1985-06-17 | 1990-08-21 | Hitachi, Ltd. | Semiconductor memory device |
| US5444665A (en) * | 1985-06-17 | 1995-08-22 | Hitachi, Ltd. | Semiconductor memory device |
| JPH0664907B2 (ja) * | 1985-06-26 | 1994-08-22 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| EP0230960B1 (en) * | 1986-01-20 | 1992-05-13 | Nec Corporation | Microcomputer having a highspeed operation mode and a low-speed operation mode |
| JPS6356732A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | マイクロコンピユ−タシステム |
| JPH0770214B2 (ja) * | 1986-11-14 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| US4821226A (en) * | 1987-01-30 | 1989-04-11 | Rca Licensing Corporation | Dual port video memory system having a bit-serial address input port |
| JP2684365B2 (ja) * | 1987-04-24 | 1997-12-03 | 株式会社日立製作所 | 半導体記憶装置 |
| US4884234A (en) * | 1987-06-29 | 1989-11-28 | Ncr Corporation | Dynamic RAM refresh circuit with DMA access |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH02210685A (ja) * | 1989-02-10 | 1990-08-22 | Tokyo Electric Co Ltd | Ｄｒａｍコントローラ |
| JP2762589B2 (ja) * | 1989-07-21 | 1998-06-04 | 日本電気株式会社 | 半導体メモリ回路 |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| KR940008147B1 (ko) * | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
| EP1049720A1 (en) * | 1998-01-20 | 2000-11-08 | Grain Processing Corporation | Reduced malto-oligosaccharides |
| US6023429A (en) * | 1998-06-05 | 2000-02-08 | Micron Technology, Inc. | Method and apparatus for generating a signal with a voltage insensitive or controlled delay |
| JP4106811B2 (ja) * | 1999-06-10 | 2008-06-25 | 富士通株式会社 | 半導体記憶装置及び電子装置 |
| KR100455393B1 (ko) * | 2002-08-12 | 2004-11-06 | 삼성전자주식회사 | 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템. |
| KR101032946B1 (ko) * | 2004-04-01 | 2011-05-09 | 삼성전자주식회사 | 광센서 및 이를 구비한 표시 장치 |
| JP4667888B2 (ja) * | 2005-02-01 | 2011-04-13 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3811117A (en) * | 1972-10-19 | 1974-05-14 | Ibm | Time ordered memory system and operation |
| US4412313A (en) * | 1981-01-19 | 1983-10-25 | Bell Telephone Laboratories, Incorporated | Random access memory system having high-speed serial data paths |
| JPS57186289A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory |
-
1983
- 1983-10-07 JP JP58186707A patent/JPS6079593A/ja active Pending
-
1984
- 1984-10-05 KR KR1019840006175A patent/KR850003044A/ko not_active Application Discontinuation
- 1984-10-09 US US06/658,910 patent/US4660180A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4916435B2 (ja) * | 2005-03-29 | 2012-04-11 | リンテック株式会社 | 再剥離性粘着シート、その製造方法及び再剥離性粘着シート積層体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4660180A (en) | 1987-04-21 |
| KR850003044A (ko) | 1985-05-28 |
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