KR20240056671A - 금속 산화물 스위치를 갖는 작은 저장 커패시터를 갖는 박막 트랜지스터 - Google Patents

금속 산화물 스위치를 갖는 작은 저장 커패시터를 갖는 박막 트랜지스터 Download PDF

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정 배 김
동-길 임
수 영 최
라이 자오
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

디스플레이 디바이스를 위한 서브-픽셀 회로가 본원에서 개시된다. 서브-픽셀 회로는 구동 TFT 및 적어도 하나의 스위칭 TFT를 갖는다. 적어도 하나의 스위칭 TFT는 산화물 TFT이다. 서브-픽셀 회로는 부가적으로, 적어도 하나의 저장 커패시터를 가지며, 여기서, 저장 커패시터는 약 1 fF 내지 약 55 fF의 커패시턴스를 갖는다.

Description

금속 산화물 스위치를 갖는 작은 저장 커패시터를 갖는 박막 트랜지스터{THIN FILM TRANSISTOR WITH SMALL STORAGE CAPACITOR WITH METAL OXIDE SWITCH}
[0001] 본 개시내용은 일반적으로, 소형화된 저장 커패시터를 갖는 박막 트랜지스터에 관한 것이다. 박막 트랜지스터는 디스플레이 스크린, 이를테면 OLED(organic light emitting diode) 디스플레이 스크린에서 활용될 수 있다.
[0002] 디스플레이 디바이스들을 포함하는 입력 디바이스들은 다양한 전자 시스템들에서 사용될 수 있다. 디스플레이 해상도는 사용자의 스크린이 수평 및 수직으로 얼마나 많은 수의 픽셀들을 디스플레이할 수 있는지를 사용자에게 나타낸다. 이는 N x M의 형태로 작성된다. 이 예에서, 스크린은 수평으로 N개의 픽셀들을 표시하고 수직으로 M개의 픽셀들을 표시할 수 있다. 사이즈가 동일하지만 해상도들이 상이한 2개의 스크린들을 사용자가 비교하는 경우, 더 높은 해상도를 갖는 스크린(이는 더 많은 픽셀들을 갖는 스크린임)은 사용자가 작업 중인 내용을 사용자에게 더 많이 표시하는 것이 가능할 것이고, 그에 따라, 사용자가 너무 많이 스크롤링할 필요가 없게 된다. 디스플레이의 해상도가 더 높을수록, 디스플레이는 선명한 품질의 이미지들을 위한 더 높은 정도의 디테일(detail)을 생성할 것이다.
[0003] 600 ppi(pixels per inch) 초과를 갖는, OLED(organic light emitting diode)를 위한 고 해상도 디스플레이 디바이스들은 매우 작은 픽셀 사이즈들을 요구한다. 각각의 픽셀은 픽셀에서 컬러를 세팅하기 위해 3개 이상의 서브-픽셀들을 가질 수 있다. 픽셀 사이즈들이 축소됨에 따라, 고 해상도 디스플레이들에 대한 모든 것이 더 작아진다. 예컨대, 서브-픽셀을 구동시키는 회로망은 더 작은 풋프린트(foot print)를 갖게 될 것이다. 서브-픽셀을 구동시키는 회로망은 복수의 박막 트랜지스터들 및 커패시터들 뿐만 아니라 OLED(organic light emitting diode) 영역을 갖는다. TFT(thin film transistor) 사이즈는 고 해상도로부터의 픽셀 사이즈 축소에 기반하여 축소될 수 있다. 그러나, TFT 회로와 연관된 저장 커패시터들을 더 작게 만드는 것은 어려운데, 이는 요구되는 저장 커패시턴스가 저장 커패시턴스에 연결된 TFT를 통한 누설 전류 및 프레임 레이트에 의해 주로 결정되기 때문이다. 따라서, 픽셀 풋프린트의 추가적인 감소는 어렵다.
[0004] 결과로서, 픽셀 풋프린트 사이즈를 감소시킬 수 있는 새로운 기술이 개발되어야 한다.
[0005] 디스플레이 디바이스를 위한 서브-픽셀 회로가 본원에서 개시된다. 일 실시예에서, 서브-픽셀 회로는 구동 TFT 및 적어도 하나의 스위칭 TFT를 갖는다. 적어도 하나의 스위칭 TFT는 산화물 TFT이다. 서브-픽셀 회로는 부가적으로, 적어도 하나의 저장 커패시터를 가지며, 여기서, 저장 커패시터는 약 1 fF 내지 약 55 fF의 커패시턴스를 갖는다.
[0007] 다른 실시예에서, 서브-픽셀 회로는 스택(stack)에 형성된다. 서브-픽셀 회로는 구동 TFT를 갖는다. 구동 TFT는 스택의 최상부 표면 상에 배치된 소스, 스택의 최상부 표면 상의 드레인, 및 스택에 형성된 전도성 채널을 갖는다. 전도성 채널은 제1 단부 및 제2 단부를 갖는다. 제1 단부는 소스에 전기적으로 커플링되고, 제2 단부는 드레인에 전기적으로 커플링된다. 서브-픽셀 회로는 적어도 하나의 스위칭 TFT를 갖는다. 서브-픽셀 회로는 부가적으로, 적어도 하나의 저장 커패시터를 가지며, 여기서, 저장 커패시터는 구동 TFT 내부에서 전도성 채널 위에 그리고 최상부 표면 아래에 배치된다.
[0008] 다른 실시예에서, 디스플레이는 복수의 픽셀들을 갖는다. 픽셀들은 복수의 서브-픽셀들을 갖는다. 복수의 픽셀들의 각각의 서브-픽셀은 OLED 영역 및 서브-픽셀 회로를 갖는다. 서브-픽셀 회로는 구동 TFT 및 적어도 하나의 스위칭 TFT를 가지며, 여기서, 적어도 하나의 스위칭 TFT는 산화물 TFT이다. 서브-픽셀 회로는 부가적으로, 적어도 하나의 저장 커패시터를 가지며, 여기서, 저장 커패시터는 약 1 fF 내지 약 55 fF의 커패시턴스를 갖는다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 하나 이상의 실시예들에 따른 액티브 매트릭스 OLED(organic light emitting diode) 패널의 개략도이다.
[0011] 도 2a는 최하부 발광 OLED 디스플레이에 대한 개략적인 예시를 도시한다.
[0012] 도 2b는 최상부 발광 OLED 디스플레이에 대한 개략적인 예시를 도시한다.
[0013] 도 3은 하나 이상의 실시예들에 따른 예시적인 서브-픽셀 회로를 예시한다.
[0014] 도 4는 하나 이상의 실시예들에 따른 다른 예시적인 서브-픽셀 회로를 예시한다.
[0015] 도 5는 하나 이상의 실시예들에 따른, 스위칭 트랜지스터에 걸친 전압의 변화의 그래프를 예시한다.
[0016] 도 6a 및 도 6b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다.
[0017] 도 7a 및 도 7b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다.
[0018] 도 8a 및 도 8b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다.
[0019] 도 9a 및 도 9b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다.
[0020] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예에서 개시되는 엘리먼트들이 구체적인 설명 없이 다른 실시예들에 대해 유익하게 활용될 수 있다는 것이 고려된다. 본원에서 참조되는 도면들은 구체적으로 기재되지 않는 한 실척대로 도시된 것으로 이해되지 않아야 한다. 또한, 도면들은 대체로 간략화되고, 제시 및 설명의 명확성을 위해 세부사항들 또는 컴포넌트들이 생략된다. 도면들 및 논의는 아래에서 논의되는 원리들을 설명하는 역할을 하며, 여기서, 유사한 명칭들은 유사한 엘리먼트들을 표시한다.
[0021] 다음의 상세한 설명은 본질적으로 단지 예시적인 것일 뿐이고, 본 개시내용, 또는 본 개시내용의 애플리케이션 및 사용들을 제한하려고 의도된 것이 아니다. 게다가, 앞의 배경 기술, 발명의 내용, 또는 다음의 상세한 설명에서 제공되는 임의의 명시된 또는 암시된 이론에 의해 구속되게 하려는 의도는 없다.
[0022] 금속 산화물(MOx) TFT(thin film transistor)들의 오프 누설 전류(Ioff)는 일반적으로, LTPS(low temperature polysilicon) TFT보다 1000분의 1로 더 낮다. MOx TFT들로 제조된 스위칭 TFT들은 OLED 픽셀 디바이스들에 대한 낮은 Ioff로 인해 저장 커패시턴스를 효과적으로 홀딩할 수 있다. 따라서, 저장 커패시턴스 사이즈는 LTPS보다 MOx를 사용하여 제조된 스위칭 TFT에 걸친 누설 전류가 더 낮기 때문에 감소될 수 있다.
[0023] OLED를 위한 고 해상도(즉, 600 ppi(pixels per inch) 초과의) 디스플레이 디바이스들은 더 작은 픽셀 사이즈를 가질 것이다. 축소된 픽셀 사이즈로 인해, 고 해상도 디스플레이들에 대한 모든 것이 축소된다. TFT 사이즈는 고 해상도로부터의 픽셀 사이즈 축소에 기반하여 축소될 수 있다. 그러나, 저장 커패시터 커패시턴스, 즉 사이즈는, OLED 디스플레이를 위한 저장 커패시터에 연결된 스위칭 TFT를 통한 누설 전류 및 프레임 레이트에 의해 주로 결정된다. 결과들로서, 더 작은 저장 커패시터 사이즈들로 고 해상도 OLED의 동작을 가능하게 하는 디바이스 구조들 및 픽셀 회로들이 본원에서 개시된다.
[0024] MOx 스위칭 TFT를 사용하면, LTPS 스위칭 TFT들에 비하여 1000분의 1로 더 낮은 오프 누설 전류(Ioff)가 달성될 수 있다. 따라서, MOx 스위칭 TFT는 LTPS 스위칭 TFT에 비하여 커패시턴스를 잃지 않으면서 1 프레임 홀딩 시간 동안 저장 커패시턴스를 유지할 수 있다. 이 특성은 저장 커패시터 사이즈를 약 5배 내지 약 10배로 감소시킬 수 있다. 감소된 커패시터 사이즈들은 더 높은 픽셀 밀도를 위한 공간을 제공한다. 더 작은 커패시터 사이즈를 위한 하이 k 솔루션은 최대 약 1200 ppi(pixels per inch) OLED에 대해 유효하지만, 스위칭 MOx TFT는 더 높은 해상도들, 이를테면 1200 ppi 초과의 해상도에 적용될 수 있다.
[0025] 디스플레이를 위한 OLED 픽셀의 서브-픽셀을 동작시키기 위해, 적어도 2개의 트랜지스터들 및 1개의 커패시터가 요구된다. 스위칭 TFT는 데이터 전압을 커패시터(저장소)로 전달한다. 저장 커패시터는 구동 TFT를 위한 게이트에 연결된다. 저장 커패시턴스에 연결된 구동 TFT의 게이트 전압은 밝기를 제어하기 위해 구동 TFT의 전류가 OLED로 얼마나 많이 흐르는지를 결정한다. 저장 커패시터의 요구되는 커패시턴스는, 디스플레이를 위한 구동 TFT의 게이트와 저장 커패시터 둘 모두에 연결된 스위칭 TFT의 누설 전류 및 프레임 레이트에 의해 결정되며, 다음의 식으로 표현된다.
ΔQ = C x ΔV = 누설 전류 x Δt
[0026] 누설 전류가 10분의 1로 더 낮은 경우, 커패시턴스(C)도 마찬가지로 10분의 1로 더 작을 수 있다. 종래의 LTPS 스위칭 TFT를 MOx 스위칭 TFT로 대체하는 것은 적어도 10분의 1 또는 100분의 1로 누설 전류를 감소시킬 수 있다. 요구되는 커패시턴스가 또한, 동일한 레벨로 감소될 수 있다. 따라서, 저장 커패시터 사이즈는 MOx 스위칭 TFT를 사용함으로써 감소될 수 있다. 이러한 어레인지먼트의 추가적인 설명은 아래의 도면들의 설명에서 발견될 수 있다.
[0027] 도 1은 액티브 매트릭스 OLED(organic light emitting diode) 패널(100)의 개략도이다. OLED 패널(100)은 픽셀들(190)의 어레이, 즉, 행들(160) 및 열들(180)로 배열된, 제1 픽셀(1901), 제2 픽셀(1902), 제3 픽셀(1903) 등을 갖는다. 각각의 픽셀(190)은 픽셀(190)의 값을 결정하기 위한 복수의 서브-픽셀들(150)을 갖는다. 예컨대, 제1 픽셀(1901)은 제1 서브-픽셀(1501A), 제2 서브-픽셀(1501B), 및 제3 서브-픽셀(1501C)을 갖는다. 각각의 서브-픽셀(150)은 각각의 픽셀(190)의 단일 컬러 엘리먼트이다. 그러나, 제1 픽셀(1901)은 3개 초과의 서브-픽셀들(150), 예컨대 서브-픽셀(1501N)을 가질 수 있으며, 여기서, '1N'은 제1 픽셀(1901)에 대한 임의의 수의 서브-픽셀들(150)을 표현할 수 있다. OLED 패널(100) 내의 각각의 행(160)은 게이트 라인들(110)을 사용하여 독립적으로 액세스될 수 있다. OLED 패널(100) 내의 각각의 열(180)은 데이터 라인들(120)을 사용하여 액세스될 수 있다. 제1 게이트 라인(112) 및 제1 데이터 라인(122)을 어드레싱하는 것은 OLED 패널(100)의 제1 픽셀(1901) 내의 제1 서브-픽셀(1501A)에 액세스한다. 각각의 서브-픽셀(150)은 OLED 패널(100)에서 유사하게 어드레싱될 수 있다. 다양한 실시예들에서, 각각의 서브-픽셀(150)이 단일 선택 라인에 커플링된 것으로 예시되어 있지만, 각각의 서브-픽셀은 각각의 서브-픽셀(150)을 업데이트하는 것을 제어하는 데 사용될 수 있는 복수의 선택 라인들에 커플링될 수 있다. 그러한 실시예들에서, 선택 라인들은, 서브-픽셀들(150)의 업데이트 타이밍을 제어하기 위해, 상이한 선택 신호들로 상이한 시간들에 구동될 수 있다.
[0028] 하나 이상의 실시예들에서, OLED 패널(100)은 OLED(organic light emitting diode) 디스플레이 디바이스일 수 있다. 그러한 실시예에서, 서브-픽셀들(150) 각각은 하나 이상의 트랜지스터들을 통해 대응하는 선택 라인 또는 라인들 및 데이터 라인에 커플링된 애노드 전극을 포함할 수 있다. 서브-픽셀 데이터 신호 또는 신호들이 각각의 활성화된 애노드 전극에 인가되어, 애노드 전극을 특정 전압 레벨로 구동시킨다. OLED 디스플레이 디바이스는 부가적으로, 하나 이상의 유기 층들 및 디스플레이 업데이트를 위해 프로세싱 시스템에 의해 전압 레벨로 구동되는 캐소드 전극을 포함한다. 각각의 서브-픽셀에 공급 전압이 인가되어, 업데이트를 위해 서브-픽셀을 구동시킨다. 일 실시예에서, 양의 공급 전압은 ELVDD로 지칭될 수 있으며, 음의 공급 전압은 ELVSS로 지칭될 수 있다.
[0029] 도 2a는 최하부 발광 OLED 디스플레이에 대한 개략적인 예시를 도시한다. OLED는 서브-픽셀 회로(220)의 최상부 상에 포지셔닝된다. OLED로부터의 광은 발광 방향이 하방이기 때문에 서브-픽셀 회로 영역(220)을 통과할 수 없다. 단일 서브-픽셀(150)은 제1 서브-픽셀(1501A)일 수 있다. 그러나, 도 2a에 도시된 단일 서브-픽셀(150)은 제1 서브-픽셀(1501A)과 같은 서브-픽셀들(150) 각각에 대해 일반적이며, 추가적인 논의는 일반적인 서브-픽셀(150)에 관하여 이루어질 것이다. 서브-픽셀(150)은 서브-픽셀 영역(250)을 갖는다. 서브-픽셀 영역(250)의 일부는 OLED(organic light emitting diode) 영역(210)에 의해 점유된다. OLED 영역(210)은 서브-픽셀(150)의 발광 엘리먼트이다. OLED 영역(210)은 전류 구동식 발광 디바이스이다. 서브-픽셀 영역(250)의 나머지 부분은 서브-픽셀 회로(220)에 의해 점유되며, 서브-픽셀 회로(220)는 하나 이상의 트랜지스터들, 커패시터들, 및 서브-픽셀 회로(220)를 형성하기 위해 트랜지스터들과 커패시터들을 연결하는 금속 라우팅을 갖는다. 서브-픽셀 회로(220)를 형성할 시에, 하나 이상의 트랜지스터들, 커패시터들, 및 금속 라우팅은, 트랜지스터들, 커패시터들, 및 금속 라우팅 중 다른 하나와 상이한, 기판(디바이스)의 금속 층 내에 배치될 수 있다. 서브-픽셀 회로(220)는 서브-픽셀(150)을 구동시키는 데 요구되는 전력을 제공하여 OLED 영역(210)을 제어하는데, 즉, 발광하거나 또는 발광하지 않도록 제어한다.
[0030] 도 2b는 최상부 발광 OLED 디스플레이에 대한 개략적인 예시를 도시한다. 최상부 발광 OLED 디스플레이의 경우, OLED는 서브-픽셀 회로(220)의 최상부 상에 포지셔닝된다. OLED로부터의 광의 방향은 상방이고, 그에 따라, 서브-픽셀 회로들(220)은 광을 차단하지 않는다. 따라서, 최상부 발광 OLED 디스플레이로부터의 서브-픽셀 회로들(220)의 영역은 OLED 영역(210)과 유사할 수 있으며, 이는 최하부 발광 OLED 디스플레이보다 더 높은 밀도를 가능하게 한다.
[0031] 도 3 및 도 4는 하나 이상의 실시예들에 따른, 서브-픽셀(150)을 위한 서브-픽셀 회로(220)의 예시적인 개략도들을 예시한다. 서브-픽셀 회로(220)는 복수의 TFT(thin-film transistor) 및 저장 커패시터를 갖는다. 그러나, 서브-픽셀 회로(220)가 2개 초과의 트랜지스터들 및/또는 1개 초과의 커패시터를 가질 수 있다는 것이 인식되어야 한다. 일반적으로, 서브-픽셀 회로(220)는 스위칭 트랜지스터(310), 전류 조절기 또는 구동 트랜지스터(330), 및 저장 커패시터(320)를 포함한다. 트랜지스터들(310, 330)은 비교적 낮은-누설 전류 트랜지스터들, 이를테면, 산화물 트랜지스터, LTPS(low-temperature polycrystalline silicon) 트랜지스터, 또는 LTPS와 산화물의 하이브리드, 즉 LTPO 트랜지스터일 수 있다. 바람직하게, 스위칭 트랜지스터(310)는 약 10-12 A 이하의 누설 전류를 갖는다. 구동 TFT(330)는 p-타입 LTPS TFT(Tp2), 또는 n-타입 LTPS TFT 또는 n-타입 산화물 TFT(Tn2)일 수 있다. 스위칭 TFT(310)는 산화물 TFT(Tn1) 또는 하이브리드 LTPO일 수 있다.
[0032] 스위칭 TFT(310) 게이트(G1)는 선택 스캔 라인(Vscan)(386)에 연결되고, 소스-드레인은 구동 TFT(330)의 게이트(G2)와 Vdata 라인(384) 사이에 연결된다. 풀-컬러 디스플레이 내의 서브-픽셀(150)의 OLED 영역(210)에 배치된 OLED(388)가 구동 트랜지스터(330)에 전기적으로 연결된다. OLED(388)를 위한 회로는 저 레벨 공급 전압(VSS) 또는 접지부(GND)까지 더 이어진다. OLED(388)는 서브-픽셀 회로(220)에 의해 제어되고, 그리고 공통 단자 또는 전도체에 연결된 캐소드를 가지며, 애노드는 구동 TFT(330)의 소스-드레인을 통해 고 레벨 전력 공급부(VDD)(382)에 연결된다. 저장 커패시터(Cst)(320)의 역할은 구동 TFT(Tn2/Tp2)(330)의 게이트 전압을 홀딩하기 위한 것이다. 도 3에서, 저장 커패시터(320)는 구동 TFT(330)의 게이트(G2)와 VDD(382) 사이에 연결된다. 도 4에서, 저장 커패시터(320)는 구동 TFT(330)의 게이트(G2)와 OLED(388) 사이에 연결된다.
[0033] 선택 신호가 Vscan 라인(386) 상에 나타나고, 데이터 신호가 Vdata 라인(384) 상에 나타날 때, OLED(388)가 어드레싱 또는 선택된다. 트랜지스터들은 선택된 라인을 통해 트랜지스터(310/330)의 게이트에 선택 신호를 인가함으로써 턴 온 및 오프될 수 있다. Vscan 라인(386) 상의 신호가 스위칭 트랜지스터(310)의 게이트(G1)에 인가되어, 트랜지스터를 턴 "온"시킨다. Vdata 라인(384) 상의 데이터 신호가 스위칭 트랜지스터(310)의 소스-드레인을 통해 구동기 트랜지스터(330)의 게이트(G2)에 인가되어, 데이터 신호의 진폭 및/또는 지속기간에 따라 구동기 트랜지스터(330)를 턴 "온"시킨다. 이어서, 구동기 트랜지스터(330)는, 일반적으로는 구동 전류의 형태로, 전력을 OLED(388)에 공급하며, OLED(388)에 의해 생성되는 광의 밝기 또는 세기는 공급되는 전류의 양 및/또는 지속기간에 따라 좌우될 수 있다. 저장 커패시터(320)는 스위칭 트랜지스터(310)가 턴 "오프"된 후에 Vdata 라인(384) 상의 전압을 기억한다.
[0034] 도 5는 하나 이상의 실시예들에 따른, 스위칭 트랜지스터에 걸친 전압의 변화의 그래프를 예시한다. 그래프(500)는 시간(570)에 걸친 Vdata 라인(384) 및 Vscan 라인(386)에 대한 전압을 예시한다. Vscan 라인(386)은 시간(570)에 걸쳐 로우 Vscan 전압(518)과 하이 Vscan 전압(512) 사이를 트래버싱(traverse)한다. Vdata 라인(384)은 동일한 시간 기간(570)에 걸쳐 로우 Vdata 전압(528)과 하이 Vdata 전압(522) 사이를 트래버싱한다. 픽셀 전압이 감소된 만큼의 전압 값은 도 5의 그래프에서 아이템(550)으로 도시된 킥백 전압(kickback voltage)(ΔVp)으로 지칭된다. 킥백 전압(550)은 데이터 신호에 기반하여 변동되고, 그리고 게이트 신호가 떨어질 때, 즉, Vscan 라인(386)이 하이 Vscan 전압(512)으로부터 로우 Vscan 전압(518)으로 이동할 때 유발된다. OLED를 구동시키기 위한 게이트(G2) 전압(VG2)은 커패시터(Cst)(320)에 의해 유지된다. 스위칭 TFT(310)에 걸친 누설은 VG2에 대한 값을 감소시킨다. 그래프 라인(530)은 스위칭 TFT(310)(산화물 TFT-TN1)를 통한 누설이 없는 경우의 VG2를 예시한다. 그래프 라인(540)은 스위칭 TFT(310)(LTPS TFT-TN1)를 통한 소량의 누설이 있는 경우의 VG2를 예시한다. 누설이 없는 경우의 VG2(라인(530))와 누설이 있는 경우의 VG2(라인(540)) 사이의 전압 차이(560)는 커패시터(Cst)(320)에 의해 보상된다. 커패시터(Cst)(320)는 게이트(G2)에서 전압을 유지하기 위해 킥백 전압 및 누설을 보상하도록 사이즈가 설정된다. Cgd1이 G1과 D1 사이의 TFT 커패시터이고, Cgs2가 G2와 D2 사이의 TFT 커패시터인 경우, VG2와 킥백 전압(ΔVp) 둘 모두는 다음의 식들로 계산될 수 있다.
VG2 = (Vdata, 하이 - Vdata, 로우) x {(Cst + Cgs2) / (Cst + Cgd1 + Cgs2)
ΔVp = (Vdata, 하이 - Vdata, 로우) x {(Cgd1) / (Cst + Cgd1 + Cgs2)
[0035] LTPS TFT 대신에 산화물 TFT가 Tn1으로서 사용되는 경우, Tn1을 통한 더 적은 누설 전류로 인해, VG2 전압 강하가 최소화될 수 있다. Cst가 Cgd1보다 훨씬 더 큰 경우, Cgd1(G1과 D1 사이의 TFT 커패시터)에 의해 야기되는 VG2 전압 강하 및 킥백 전압(ΔVp)이 최소화될 수 있다.
[0036] 도 3을 다시 참조하면, LTPS TFT 대신에 산화물 TFT가 Tn1으로서 사용되는 경우, Tn1을 통한 더 적은 누설 전류로 인해, VG2 전압 강하가 최소화될 수 있다. Cst가 Cgd1보다 훨씬 더 큰 경우, Cgd1(G1과 D1 사이의 TFT 커패시터)에 의해 야기되는 VG2 전압 강하 및 킥백 전압(ΔVp)이 최소화될 수 있다. 여기서, Tn1은 n-타입 산화물 TFT이고, Tp2는 p-타입 LTPS TFT이다. 적어도 2개의 TFT들이 활용되며, 하나의 TFT는 구동 TFT(Tp2)이고, 다른 하나의 TFT는 스위칭 TFT(Tn1)이다.
[0037] 도 4를 다시 참조하면, LTPS TFT 대신에 산화물 TFT가 Tn1으로서 사용되는 경우, Tn1을 통한 더 적은 누설 전류로 인해, VG2 전압 강하가 최소화될 수 있다. Cst가 Cgd1보다 훨씬 더 큰 경우, Cgd1(G1과 D1 사이의 TFT 커패시터)에 의해 야기되는 VG2 전압 강하 및 킥백 전압(ΔVp)이 모두 최소화될 수 있다. 여기서, Tn1은 n-타입 산화물 TFT이고, Tn2는 n-타입 LTPS TFT 또는 n-타입 산화물 TFT이다. 따라서, 적어도 하나의 커패시터 및 2개의 TFT들이 서브-픽셀 회로(220)를 위해 활용되며, 여기서, 2개의 TFT들은 하나의 구동 TFT(Tp2) 및 하나의 스위칭 TFT(Tn1)를 포함한다.
[0038] Cst(320)는 스위칭 TFT(310)에 걸친 누설 전류 뿐만 아니라 ΔVp(550)를 보상하도록 사이즈가 설정된다. 이제 도 3 및 도 4를 참조하면, Cst의 용량(사이즈)은 전압 킥백을 최소화하기 위해 Cgs의 약 9배보다 더 클 필요가 있으며, 여기서, Cgs는 스위칭 TFT(310)의 게이트와 소스 사이의 커패시턴스이다.
[0039] 약 10 μm의 TFT 길이, 약 40 μm의 폭, 및 약 100 nm의 게이트 산화물 두께, 및 약 0.50 fF/μm2의 Cgs의 경우, 바람직한 Cst 값 범위는 Cst보다 약 2.2 fF 더 크고 약 55 fF보다 더 작다.
[0040] 약 10 μm의 TFT 길이, 약 40 μm의 폭, 및 약 150 nm의 게이트 산화물 두께, 및 약 0.34 fF/μm2의 Cgs의 경우, 바람직한 Cst 값 범위는 Cst보다 약 1.5 fF 더 크고 약 37 fF보다 더 작다.
[0041] 약 10 μm의 TFT 길이, 약 40 μm의 폭, 및 약 200 nm의 게이트 산화물 두께, 및 약 0.25 fF/μm2의 Cgs의 경우, 바람직한 Cst 값 범위는 Cst보다 약 1.1 fF 더 크고 약 28 fF보다 더 작다.
[0042] 도 6a 및 도 6b는 하나 이상의 실시예들에 따른, 스택(650)에 형성된 서브-픽셀 회로의 예를 예시한다. 스택들(650)은 제1 층(602)을 갖는다. 제2 층(604)이 제1 층(602) 상에 배치된다. 일 실시예에서, 제2 층(604)은 제1 층(602)과 접촉한다. 제3 층(606)이 제2 층(604) 상에 배치된다. 일 실시예에서, 제3 층(606)은 제2 층(604)과 접촉한다. 제4 층(608)이 제3 층(606) 상에 배치된다. 일 실시예에서, 제4 층(608)은 제3 층(606)과 접촉한다. 제5 층(610)이 제4 층(608) 상에 배치된다. 일 실시예에서, 제5 층(610)은 제4 층(608)과 접촉한다. 제6 층(612)이 제5 층(610) 상에 배치된다. 일 실시예에서, 제6 층(612)은 제5 층(610)과 접촉한다.
[0043] 제1 층(602)은 유리 또는 다른 적합한 가요성 기판일 수 있다. 제2 층(604)은 제1 버퍼 층이다. 제2 층(604)(버퍼 1)은, 재료, 이를테면, p-타입 실리콘(붕소-도핑된 실리콘), 바나듐 산화물(V2O5), 알루미늄 질화물(AlN), 텅스텐 질화물, 다른 금속 산화물들 또는 금속 질화물들, 또는 이들의 조합들로 구성될 수 있다. 제3 층(606)은 게이트 절연 층(GI)이다. 제3 층(606)(GI)은, 재료, 이를테면 예컨대, 실리콘 이산화물(SiO2), PMSQ(polymethylsilsesquioxane), 또는 다른 적합한 재료로 구성될 수 있다. 제4 층(608)은 제1 층간 유전체(ILD)이다. 제4 층(608)(ILD1)은, 재료, 이를테면, 산화물들(도핑된 산화물과 도핑되지 않은 산화물 둘 모두), 질화물들, 산질화물들, 및 탄화물들, 이를테면 실리콘-계 유전체 막들로 구성될 수 있다. 제5 층(610)은 제2 버퍼 층이다. 제5 층(610)(버퍼 2)은 제2 층(604)(버퍼 1)과 실질적으로 동일한 재료 리스트로부터 형성될 수 있다. 제6 층(612)은 제2 층간 유전체(ILD)이다. 제6 층(612)(ILD2)은 제4 층(608)(ILD1)과 실질적으로 동일한 재료 리스트로부터 형성될 수 있다.
[0044] 스위칭 TFT(310)는 제6 층(612)(ILD2)에 예시된다. 스위칭 TFT(310)는 산화물 TFT이다. 스위칭 TFT(310)는 ILD2, 즉 제6 층(612)의 최상부 상에 배치된 소스(S1) 및 드레인(D1)을 갖는다. 소스(S1) 및 드레인(D1)은 전도성 채널(IGZO)까지 이어지는 제6 층(612) 내의 비아들에 커플링되며, 이 예에서, 전도성 채널은 IGZO(indium gallium zinc oxide)로 형성되지만, 다른 재료들도 동일하게 적합할 수 있다. 전도성 채널(IGZO)은 제5 층(610)(버퍼 2)의 최상부 상에 형성된다. 게이트 절연(GI) 재료가 제6 층(612)(ILD2)에서 전도성 채널(IGZO) 상에 형성된다. GI 재료는 실리콘 이산화물(SiO2), PMSQ(polymethylsilsesquioxane), 또는 다른 적합한 재료로 구성된다. 게이트(G1) 재료가 게이트 절연(GI) 재료의 최상부 상에 형성된다. 게이트(G1)는 금속 전도성 재료, 예컨대, ITO(indium tin oxide), 아연 산화물, IGZO(indium gallium zinc oxide), 또는 다른 적합한 재료이다.
[0045] 구동 TFT(330)는 제3 층(606) 내지 제6 층(612)(ILD2)에 예시된다. 구동 TFT(330)는 LTPS TFT이다. 구동 TFT(330)는 ILD2, 즉 제6 층(612)의 최상부 상에 배치된 소스(S2) 및 드레인(D2)을 갖는다. 소스(S2) 및 드레인(D2)은 제6 층(612) 및 제5 층(610) 내의 비아들에 커플링되며, 제2 소스(S2)(664) 및 제2 드레인(D2)이 제5 층(610)(버퍼 2)에 배치된다. 비아들은 ILD1을 통해 그리고 GI 층 내로 다결정질 실리콘(LTPS)의 전도성 채널(634)까지 더 연장된다. 전도성 채널(634)은 제2 층(604)(버퍼 1)의 최상부 표면 상에 형성된다. 게이트(G2)(632)는 전도성 채널(634) 위에서 그리고 제3 층(606)(GI)의 최상부 상에서 제4 층(608)(ILD1)에 형성된다. G2 재료는 실리콘 이산화물(SiO2), PMSQ(polymethylsilsesquioxane), 또는 다른 적합한 재료로 구성된다. 제3 층(606)(GI)은 전도성 채널(634)과 게이트(G2)(632) 사이의 게이트 절연 재료이다.
[0046] 이제 전적으로 도 6a로 넘어가면, 커패시터(320)는 구동 TFT(330) 근방에서 제3 층(606)(GI), 제4 층(608)(ILD1), 및 제5 층(610)(버퍼 2)에 형성된다. 제2 소스(S2)(664)는 제2 드레인(D2) 반대편 방향으로 제5 층(610)(버퍼 2)에서 측방향으로 연장된다. 비아(662)가 제2 소스(S2)(664)로부터 제4 층(608)(ILD1)을 통해 그리고 제3 층(606)(GI) 내로 연장된다. 비아(662)는 다결정질 실리콘(LTPS)의 전도성 채널(640)까지 연장된다. 전도성 채널(640)은 제2 층(604)(버퍼 1)의 최상부 표면 상에 배치된다. 전도성 채널(634)은 제3 층(606)의 게이트 절연 재료에 의해 전도성 채널(640)로부터 격리된다. 게이트(G2)(670)는 전도성 채널(640) 위에서 그리고 제3 층(606)(GI)의 최상부 상에서 제4 층(608)(ILD1)에 형성된다. 게이트(G2)(670)는 게이트(G2)(670)와 게이트(G2)(632) 사이의 비아(662)에 의해 게이트(G2)(632)로부터 격리된다.
[0047] 이제 전적으로 도 6b로 넘어가면, 커패시터(320)는 구동 TFT(330) 근방에서 제4 층(608)(ILD1) 및 제5 층(610)(버퍼 2)에 형성된다. 제2 소스(S2)(664)는 제2 드레인(D2)으로부터 멀어지는 방향으로 제5 층(610)(버퍼 2)에서 측방향으로 연장된다. 게이트(G2)(670)는 전도성 채널(640) 위에서 그리고 제3 층(606)(GI)의 최상부 상에서 제4 층(608)(ILD1)에 형성된다. 결과적인 커패시터는 도 6a에서 형성된 커패시터로부터 마스크가 하나 더 감소된다.
[0048] 위의 도 6a 및 도 6b에서 예시된 이점은 마스크가 하나 더 감소되는 것이 가능하여 서브-픽셀 회로(220)의 형성이 덜 복잡해지는 것이다.
[0049] 도 7a 및 도 7b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다. 예시된 스위칭 TFT(310)는 산화물 타입이고, 그리고 도 6a 및 도 6b에 대하여 위에서 설명된 것과 실질적으로 유사하다.
[0050] 이제 전적으로 도 7a로 넘어가면, 구동 TFT(330)가 제3 층(606) 내지 제6 층(612)(ILD2)에 예시된다. 구동 TFT(330)는 LTPS TFT이다. 구동 TFT(330)는 ILD2, 즉 제6 층(612)의 최상부 상에 배치된 소스(S2) 및 드레인(D2)을 갖는다. 소스(S2) 및 드레인(D2)은 제6 층(612) 및 제5 층(610) 내의 비아들에 커플링되며, 제2 소스(S2)(664) 및 제2 드레인(D2)이 제5 층(610)(버퍼 2)에 배치된다. 비아들은 ILD1을 통해 그리고 GI 층 내로 다결정질 실리콘(LTPS)의 전도성 채널(634)까지 더 연장된다. 전도성 채널(634)은 제2 층(604)(버퍼 1)의 최상부 표면 상에 형성된다. 게이트(G2)(632)는 전도성 채널(634) 위에서 그리고 제3 층(606)(GI)의 최상부 상에서 제4 층(608)(ILD1)에 형성된다. G2 재료는 실리콘 이산화물(SiO2), PMSQ(polymethylsilsesquioxane), 또는 다른 적합한 재료로 구성된다. 제3 층(606)(GI)은 전도성 채널(634)과 게이트(G2)(632) 사이의 게이트 절연 재료이다.
[0051] 커패시터(320)는 구동 TFT(330) 내에서 제4 층(608)(ILD1) 및 제5 층(610)(버퍼 2)에 형성된다. 제2 소스(S2)(760)는 제4 층(608)(ILD1)에 형성된 게이트(G2)(632) 위에서 그리고 제2 드레인(D2)을 향하는 방향으로 제5 층(610)(버퍼 2)에서 측방향으로 연장된다. 구동 TFT(330)에 위치된 결과적인 커패시터는 서브-픽셀 회로(220)에 대한 풋프린트를 감소시킨다.
[0052] 이제 전적으로 도 7b로 넘어가면, 구동 TFT(330)가 제6 층(612)(ILD2)에 예시된다. 구동 TFT(330)는 산화물 TFT이다. 구동 TFT(330)는 ILD2, 즉 제6 층(612)의 최상부 상에 배치된 소스(S2)(762) 및 드레인(D2)을 갖는다. 소스(S2) 및 드레인(D2)은 전도성 채널(IGZO)까지 이어지는 제6 층(612) 내의 비아들에 커플링되며, 이 예에서, 전도성 채널은 IGZO(indium gallium zinc oxide)로 형성되지만, 다른 재료들도 동일하게 적합할 수 있다. 전도성 채널(IGZO)은 제5 층(610)(버퍼 2)의 최상부 상에 형성된다. 게이트 절연(GI) 재료(742)가 제6 층(612)(ILD2)에서 전도성 채널(IGZO) 상에 형성된다. GI 재료(742)는 실리콘 이산화물(SiO2), PMSQ(polymethylsilsesquioxane), 또는 다른 적합한 재료로 구성된다. 게이트(G2) 재료가 게이트 절연(GI) 재료(742)의 최상부 상에 형성된다. 게이트(G2)는 금속 전도성 재료, 예컨대, ITO(indium tin oxide), 아연 산화물, IGZO(indium gallium zinc oxide), 또는 다른 적합한 재료이다.
[0053] 커패시터(320)는 구동 TFT(330) 내부에 형성된다. 소스(S2)(762)가 게이트(G2) 재료 위에서 그리고 제6 층(612)의 최상부 표면을 따라 드레인(D2) 쪽으로 연장되어 커패시터를 형성한다.
[0054] 유리하게, 저장 커패시터(320)는 구동 TFT(330)에 더 가까이 형성되어, 픽셀 회로 영역의 감소에 의해 더 높은 해상도를 생성한다.
[0055] 도 8a 및 도 8b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다. 예시된 스위칭 TFT(310)는 산화물 타입이고, 그리고 도 6a 및 도 6b에 대하여 위에서 설명된 것과 실질적으로 유사하다. 도 8a에서, 스위칭 TFT(310)는 전도성 채널(IGZO) 아래에서 제5 층(610)(버퍼 2)에 형성된 광 차폐부(810)를 갖는다. 도 8b에서, 스위칭 TFT(310)는 전도성 채널(IGZO) 아래에서 제4 층(608)(ILD1)에 형성된 광 차폐부(820)를 갖는다. 광 차폐부들(810/820)은 금속 재료로 형성된다. 산화물 스위칭 TFT(310) 아래에 금속이 사용되어, 산화물 스위칭 TFT(310)의 안정성을 개선한다.
[0056] 도 8a 및 도 8b에 예시된 구동 TFT(330) 및 커패시터(320)는, 실질적으로, 도 7a에 대하여 위에서 논의된 구동 TFT(330)에 대하여 설명된 바와 같다. 구동 TFT(330)는 LTPS TFT이고, 그리고 제3 층(606) 내지 제6 층(612)(ILD2)에 배치된다. 커패시터(320)는 구동 TFT(330) 내에서 제4 층(608)(ILD1) 및 제5 층(610)(버퍼 2)에 형성된다. 구동 TFT(330)에 위치된 결과적인 커패시터는 서브-픽셀 회로(220)에 대한 풋프린트를 감소시킨다.
[0057] 유리하게, 저장 커패시터(320)는 구동 TFT(330)에 가까이 형성되어, 픽셀 회로 영역의 감소에 의해 더 높은 해상도를 생성한다. 부가적으로, 위에서 언급된 바와 같이, 광 차폐부 금속(810/820)이 스위칭 TFT(310)의 안정성을 개선한다.
[0058] 도 9a 및 도 9b는 하나 이상의 실시예들에 따른, 기판에 형성된 서브-픽셀 회로의 예들을 예시한다. 예시된 스위칭 TFT(310)는 산화물 타입이고, 그리고 도 6a 및 도 6b에 대하여 위에서 설명된 것과 실질적으로 유사하다. 광 차폐부(810)가 전도성 채널(IGZO) 아래에서 제5 층(610)(버퍼 2)에 형성된다. 부가적으로, 게이트 재료(G2)(934)가 광 차폐부(810) 아래에서 제4 층(608)(ILD1)에 형성된다. 게이트 재료(G2)(934)는 금속 재료로 형성된다. 광 차폐부들(810) 및 게이트 재료(G2)(934)는 스위칭 TFT(310) 아래에 제2 커패시터(920)를 형성한다.
[0059] 이제 전적으로 도 9a로 넘어가면, 구동 TFT(330) 및 커패시터는 도 7a에 대하여 위에서 설명된 바와 같다. 즉, 서브-픽셀 회로(220)를 최소화하기 위해 커패시터(320)가 구동 TFT(330) 내부에 형성된다.
[0060] 이제 전적으로 도 9b로 넘어가면, 구동 TFT(330) 및 커패시터(320)는 도 7b에 대하여 위에서 설명된 바와 같다. 서브-픽셀 회로(220)를 최소화하기 위해 커패시터(320)가 구동 TFT(330) 내부에 형성된다. 부가적으로, 게이트 재료(G2)(936)가 소스 층(S2)(950) 아래에서 제4 층(608)(ILD1)에 형성된다. 게이트 재료(G2)(936)는 금속 재료로 형성된다. 소스 층(S2)(950) 및 게이트 재료(G2)(936)는 구동 TFT(330) 아래에 또 다른 커패시터(991)를 형성한다.
[0061] 유리하게, 저장 커패시터(320)는 구동 TFT(330)에 더 가까이 형성되어, 픽셀 회로 영역의 감소에 의해 더 높은 해상도를 생성한다. 광 차폐부 금속(810)은 스위칭 TFT(310)의 안정성을 개선한다. 부가적으로, 부가적인 저장 커패시터(934)가 스위칭 TFT(310) 아래에 형성되어, 서브-픽셀 회로(220)의 풋프린트를 유지하는 한편, 저장 용량을 증가시키고, 더 긴 프레임 레이트를 가능하게 한다.
[0062] 픽셀 회로들은 하나의 구동 TFT, 적어도 하나의 스위칭 TFT, 및 적어도 하나의 저장 커패시터로 구성된다. 스위칭 TFT는 저장 커패시터와 구동 TFT의 게이트 둘 모두에 연결된다. 저장 커패시터 사이즈는, LTPS TFT와 비교하여 100분의 1 내지 1000분의 1로 더 낮은 누설 전류로 인해, 산화물 TFT를 스위칭 TFT로서 사용함으로써 감소될 수 있다. 그러나, 저장 커패시터는 전압 킥백으로 인해 매우 작을 수는 없다. 위에서 나타낸 바와 같이, 저장 커패시터(Cst) 제안 사이즈는 약 1 fF 내지 약 55 fF이다. 게이트 절연체 두께는 약 100 nm 내지 약 200 nm이다. TFT 채널 길이는 약 0.5 μm 내지 3 μm이다. 그리고, TFT 채널 폭은 약 1 μm 내지 약 4 μm이다.
[0063] 위에서 도시된 스위칭 TFT의 디바이스 구조들은, 다결정질 실리콘과 게이트 금속 사이에 저장 커패시터가 형성되어 있는, 저장 커패시터 및 구동 TFT를 예시하였다. 대안적으로, 구조는 생산 동안 마스크들의 수를 감소시키기 위해 게이트와 소스 금속들 사이에 형성된 저장 커패시터를 예시한다. 또 다른 대안에서, 고 해상도 구조가 제공되며, 여기서, 저장 커패시터는 구동 트랜지스터의 게이트와 소스 금속들을 오버래핑(overlap)함으로써 형성된다. 또 다른 대안에서, 고 해상도 구조가 제공되며, 여기서, 저장 커패시터는 산화물 TFT 아래에 형성된다. 또 다른 구조들에서, 금속으로 형성된 광 차폐부가 산화물 TFT 아래에 부가된다. 이들 구조들은 1E-12 (A) 미만의 누설 전류를 갖는 산화물 TFT를 제공하였고, 이는 약 7.5 pA x (1/60 초) / 0.35 V 또는 약 36 fF의 저장 커패시터를 가능하게 하였다.
[0064] VRR(variable refresh rate)[60Hz, 30Hz, 15Hz, 1Hz]로 상당한 OLED 패널 절전이 달성된다. 그러나, 60Hz 미만의 리프레시 레이트들은 시각적 아티팩트(visual artifact)들, 이를테면 깜박임 및 갑작스러운 밝기 변화를 초래할 수 있다. LCD 및 OLED에서의 데이터 전압 홀딩을 위해 저장 커패시터(C1)를 홀딩하도록 연결된 스위칭 TFT를 통한 누설 전류가 더 작아짐에 따라 깜박임 및 갑작스러운 밝기 변화가 최소화된다. 요구되는 저장 커패시터(C1) 값이 36 fF을 초과하는 경우, 부가적인 저장 커패시터가 도 9a 및 도 9b에 보이는 바와 같이 제공될 수 있다. 저장 커패시터 사이즈가 2배로(예컨대, 72 fF으로) 될 경우, ΔVG는 대략 절반, 즉 약 0.175 V가 될 것이다. 따라서, VG 변동의 감소에 의한 개선된 균일성이 달성된다. 부가적으로, 누설 전류가 절반인 경우, 요구되는 저장 커패시터 값은 절반, 즉 약 18 fF이 될 것이다. 픽셀 사이즈 영역의 감소에 의해, 더 높은 PPI를 가능하게 하는 회로에 대해, 픽셀 내 저장 커패시터 영역이 이전의 사이즈의 대략 절반으로 감소된다.
[0065] 이들 및 다른 이점들은 설명된 특정 실시예들 뿐만 아니라 다른 변형예들에 따라 실현될 수 있다. 위의 설명은 예시적인 것으로 의도되고, 제한적인 것으로 의도되지 않는다는 것이 이해될 것이다. 청구항들의 범위 및 사상 내의 다수의 다른 실시예들 및 수정들은 위의 설명을 검토할 시에 당업자에게 자명하게 될 것이다. 따라서, 본 발명의 범위는, 첨부된 청구항들에 의해 권리가 부여되는 균등물들의 전체 범위와 함께, 첨부된 청구항들에 관하여 결정되어야 한다. 다음의 청구항들에서, "제1", "제2", 및 "제3" 등과 같은 용어들은 단지 라벨들로서 사용되는 것일 뿐이고, 그리고 이들의 대상들에 수치 요건들을 부과하는 것으로 의도되지 않는다.

Claims (7)

  1. 디스플레이를 위한 서브-픽셀 회로로서,
    구동 TFT (thin film transistor) ― 상기 구동 TFT는,
    게이트 절연 층 내의 제1 전도성 채널;
    상기 게이트 절연 층 위의 제1 층간 유전체 층 내에 배치된 제1 게이트;
    상기 제1 층간 유전체 층 위의 버퍼 층 내에 배치되고 그리고 상기 제1 전도성 채널에 연결된 제1 소스; 및
    상기 버퍼 층 내에 배치되고 그리고 상기 제1 전도성 채널에 연결된 제1 드레인을 포함함 ―;
    상기 버퍼 층 위의 제2 층간 유전체 층 내에 형성된 적어도 하나의 스위칭 TFT ― 상기 적어도 하나의 스위칭 TFT는 산화물 TFT임 ―; 및
    적어도 하나의 저장 커패시터 ― 상기 적어도 하나의 저장 커패시터는:
    상기 게이트 절연 층 내에 배치되고 그리고 상기 제1 전도성 채널로부터 격리된 제2 전도성 채널;
    상기 제1 층간 유전체 층 내에 배치되고 그리고 상기 제1 게이트로부터 격리된 제2 게이트; 및
    상기 제2 전도성 채널 및 상기 제1 소스에 연결된 상기 제1 소스의 비아를 포함하고, 상기 적어도 하나의 저장 커패시터는 약 1 fF 내지 약 55 fF의 커패시턴스를 가짐 ― 를 포함하는,
    디스플레이를 위한 서브-픽셀 회로.
  2. 제1 항에 있어서,
    상기 적어도 하나의 스위칭 TFT는:
    약 100 nm 내지 약 200 nm의 두께를 갖는 상기 게이트 절연 층;
    약 0.5 μm 내지 3 μm의 상기 제1 전도성 채널의 채널 길이; 및
    약 1 μm 내지 약 4 μm의 상기 제1 전도성 채널의 채널 폭
    을 더 포함하는,
    디스플레이를 위한 서브-픽셀 회로.
  3. 제2 항에 있어서,
    상기 적어도 하나의 스위칭 TFT는:
    약 1E-12 미만의 TFT 누설 전류를 더 포함하는,
    디스플레이를 위한 서브-픽셀 회로.
  4. 제1 항에 있어서,
    상기 제1 전도성 채널 및 상기 제2 전도성 채널은 다결정질 실리콘(LTPS)을 포함하는,
    디스플레이를 위한 서브-픽셀 회로.
  5. 디스플레이로서,
    복수의 서브-픽셀들을 포함하는 복수의 픽셀들을 포함하고, 상기 복수의 픽셀들의 각각의 서브-픽셀은:
    OLED(organic light emitting diode) 영역; 및
    서브-픽셀 회로를 포함하고, 상기 서브-픽셀 회로는:
    구동 TFT ― 상기 구동 TFT는:
    게이트 절연 층 내의 전도성 채널;
    상기 게이트 절연 층 위의 제1 층간 유전체 층 내에 배치된 게이트;
    상기 제1 층간 유전체 층 위의 버퍼 층 내에 배치되고 그리고 상기 전도성 채널에 연결된 소스; 및
    상기 버퍼 층 내에 배치되고 그리고 상기 전도성 채널에 연결된 드레인을 포함함 ―;
    상기 버퍼 층 위의 제2 층간 유전체 층 내에 형성된 적어도 하나의 스위칭 TFT ― 상기 적어도 하나의 스위칭 TFT는 산화물 TFT임 ―; 및
    적어도 하나의 저장 커패시터 ― 상기 적어도 하나의 저장 커패시터는 상기 구동 TFT 내에 배치되고, 그리고 상기 적어도 하나의 저장 커패시터는, 상기 드레인을 향해 연장되고 그리고 상기 게이트와 오버래핑(overlap)하는 소스를 포함함 ― 를 포함하는,
    디스플레이.
  6. 제5 항에 있어서,
    상기 적어도 하나의 저장 커패시터는 약 1 fF 내지 약 55 fF의 커패시턴스를 갖는,
    디스플레이.
  7. 제5 항에 있어서,
    상기 전도성 채널은 다결정질 실리콘(LTPS) 또는 금속 산화물을 포함하는,
    디스플레이.
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