KR102491873B1 - 박막트랜지스터 어레이 기판, 그 제조 방법, 및 유기 발광 표시 장치 - Google Patents

박막트랜지스터 어레이 기판, 그 제조 방법, 및 유기 발광 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은, 기판; 상기 기판 상에 배치되며, 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층; 상기 제1 활성층 상에 배치되며, 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 전기적으로 연결된 도전층; 상기 제1 활성층과 상기 도전층 사이에 순차적으로 배치되며, 상기 콘택홀을 포함하는 제1 절연층 및 제2 절연층; 및 상기 제1 절연층과 상기 제2 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제1 지지층;을 포함한다.

Description

박막트랜지스터 어레이 기판, 그 제조 방법, 및 유기 발광 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME, AND ORGANIC LIGHT EMITTING DISPLAY}
본 발명의 실시예들은 박막트랜지스터 어레이 기판, 그 제조 방법, 및 박막트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치에 관한 것으로, 더욱 상세하게는 미세한 콘택홀을 포함하여 표시 품질을 개선한 박막트랜지스터 어레이 기판, 그 제조 방법, 및 박막트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 복수의 배선을 포함한다. 표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 표시 장치가 작동된다.
최근 콤팩트하고 해상도가 높은 표시 장치에 대한 요구가 증가함에 따라, 표시 장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치와 연결 구조에 대한 요구가 높아지고 있다.
한편, 유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(excited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시 장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 시야각, 콘트라스트(contrast), 응답 속도 등의 특성이 우수하기 때문에 MP3 플레이어나 휴대폰 등과 같은 개인용 휴대기기에서 텔레비전(TV)에 이르기까지 응용 범위가 확대되고 있다.
콤팩트하고 해상도가 높은 유기 발광 표시 장치를 구현하기 위해서는, 유기 발광 표시 장치에 포함되는 소자들의 크기는 감소시키고 개수는 증가시킬 필요가 있다.
한편, 유기 발광 표시 장치에 포함되는 소자의 개수가 증가할수록, 유기 발광 표시 장치의 기판에 배치되는 콘택홀의 개수도 증가한다. 그러나, 기판 상에 미세하고 균일한 크기를 갖는 다수의 콘택홀들을 형성하는 것은 용이하지 않다.
본 발명의 실시예들은 절연층의 손상 없이 미세한 콘택홀을 포함하여 표시 품질을 개선한 박막트랜지스터 어레이 기판, 그 제조 방법, 및 박막트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치를 제공한다.
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은, 기판; 상기 기판 상에 배치되며, 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층; 상기 제1 활성층 상에 배치되며, 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 전기적으로 연결된 도전층; 상기 제1 활성층과 상기 도전층 사이에 순차적으로 배치되며, 상기 콘택홀을 포함하는 제1 절연층 및 제2 절연층; 및 상기 제1 절연층과 상기 제2 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제1 지지층;을 포함한다.
상기 제1 지지층은 금속 물질로 이루어질 수 있다.
상기 제1 절연층과 상기 제2 절연층 사이에 배치되며, 상기 채널 영역과 평면상 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극;을 더 포함하고, 상기 제1 지지층은 상기 제1 게이트 전극과 동일한 물질로 이루질 수 있다.
상기 제1 활성층과 상기 제1 절연층 사이에 배치되며, 상기 콘택홀을 포함하는 제3 절연층; 상기 제1 트랜지스터와 전기적으로 연결된 제2 트랜지스터; 및 상기 제2 트랜지스터와 평면상 중첩된 커패시터;를 더 포함하며, 상기 제2 트랜지스터는, 상기 제1 활성층과 동일층에 배치된 제2 활성층 및 상기 제3 절연층 상에 상기 제2 활성층의 적어도 일부와 중첩되도록 배치된 제2 게이트 전극을 포함하고, 상기 커패시터는, 상기 커패시터의 하부 전극으로 기능하는 상기 제2 게이트 전극 및 상기 제2 게이트 전극에 대향하는 상부 전극을 포함할 수 있다.
상기 제1 지지층은 상기 상부 전극과 동일층에 배치되며, 동일한 물질로 이루어질 수 있다.
상기 제3 절연층과 상기 제1 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제2 지지층;을 더 포함할 수 있다.
상기 제2 절연층과 상기 도전층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 마스크 패턴;을 더 포함하고, 상기 마스크 패턴은 상기 도전층과 직접 접할 수 있다.
상기 마스크 패턴은 금속 물질로 이루질 수 있다.
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조 방법은, 기 상에 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층을 형성하는 단계; 상기 제1 활성층을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 상기 제1 활성층의 적어도 일부와 평면상 중첩되며 금속 물질로 이루어진 제1 지지층을 형성하는 단계; 상기 제1 절연층 상에 상기 제1 지지층을 덮도록 제2 절연층을 형성하는 단계; 상기 소스 영역 또는 상기 드레인 영역의 적어도 일부가 노출되도록 상기 제1 절연층 및 상기 제2 절연층을 식각하여 상기 제1 지지층과 적어도 일부가 접하는 콘택홀을 형성하는 단계; 및 상기 제2 절연층 상에 상기 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 연결된 도전층을 형성하는 단계;를 포함한다.
상기 제1 절연층을 형성하는 단계 후에, 상기 제1 절연층 상에 상기 채널 영역과 평면상 중첩되며, 상기 제1 지지층과 이격되도록 제1 게이트 전극을 형성하는 단계;를 더 포함하며, 상기 제1 게이트 전극을 형성하는 단계와 상기 제1 지지층을 형성하는 단계는 동일한 마스크 공정에 의해 수행될 수 있다.
상기 제1 트랜지스터와 전기적으로 연결된 제2 트랜지스터 및 상기 제2 트랜지스터와 평면상 중첩된 커패시터를 형성하는 단계를 더 포함하며, 상기 제2 트랜지스터 및 상기 커패시터를 형성하는 단계는, 상기 제1 절연층을 형성하는 단계 전에, 상기 제1 활성층과 동일층에 상기 제2 트랜지스터의 제2 활성층을 형성하는 단계; 상기 기판 상에 상기 제1 활성층 및 상기 제2 활성층을 덮도록 제3 절연층을 형성하는 단계; 및 상기 제3 절연층 상에 상기 제2 활성층의 적어도 일부와 중첩되도록 제2 게이트 전극을 형성하는 단계;를 포함하며, 상기 제1 절연층을 형성하는 단계 후에, 상기 제1 절연층 상에 상기 커패시터의 하부 전극으로 기능하는 상기 제2 게이트 전극에 대향하도록 상기 커패시터의 상부 전극을 형성하는 단계;를 포함할 수 있다.
상기 상부 전극을 형성하는 단계와 상기 제1 지지층을 형성하는 단계는 동일한 마스크 공정에 의해 수행될 수 있다.
상기 도전층을 형성하는 단계 전에, 상기 제2 절연층 상에 상기 도전층과 접하는 마스크 패턴을 형성하는 단계를 더 포함하며, 상기 마스크 패턴을 형성하는 단계는, 상기 제2 절연층 상의 전면에 금속 물질을 형성하는 단계; 상기 금속 물질 상에 포토레지스트를 형성하는 단계; 상기 포토레지스트에 광을 투과시키는 투광부, 광의 일부를 투과시키는 반투광부, 및 광을 차단하는 차광부를 포함하는 하프톤 마스크를 이용하여 광을 조사하는 단계; 상기 포토레지스트 중 광이 조사된 영역을 제거하여, 상기 차광부에 대응되는 제1 영역, 상기 반투광부에 대응되며 상기 제1 영역보다 낮은 높이를 갖는 제2 영역, 및 상기 투광부에 대응되는 개구를 포함하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 상기 개구에 의해 노출된 금속 물질 및 상기 금속 물질의 하부에 배치된 상기 제1 절연층 및 상기 제2 절연층을 제거함으로써 상기 콘택홀을 형성하는 단계; 애싱(ashing)에 의해, 상기 반투광부에 대응되는 상기 포토레지스트 패턴의 전부 및 상기 차광부에 대응되는 상기 포토레지스트 패턴의 일부를 제거하는 단계; 및 제거된 포토레지스트 패턴에 의해 노출된 금속 물질을 제거하여 마스크 패턴을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는, 기판; 상기 기판 상에 배치되며, 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층; 상기 제1 활성층 상에 배치되며, 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 전기적으로 연결된 도전층; 상기 제1 활성층과 상기 도전층 사이에 순차적으로 배치되며, 상기 콘택홀을 포함하는 제1 절연층 및 제2 절연층; 상기 제1 절연층과 상기 제2 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제1 지지층; 상기 제1 트랜지스터를 덮는 비아 절연층; 상기 비아 절연층 상에 배치된 제1 전극; 상기 제1 전극에 대향하는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기 발광층;을 포함한다.
상기 제1 지지층은 금속 물질로 이루어질 수 있다.
상기 제1 절연층과 상기 제2 절연층 사이에 배치되며, 상기 채널 영역과 평면상 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극;을 더 포함하고, 상기 제1 지지층은 상기 제1 게이트 전극과 동일한 물질로 이루어질 수 있다.
상기 제1 활성층과 상기 제1 절연층 사이에 배치되며, 상기 콘택홀을 포함하는 제3 절연층; 상기 제1 트랜지스터와 전기적으로 연결된 제2 트랜지스터; 및 상기 제2 트랜지스터와 평면상 중첩된 커패시터;를 더 포함하며, 상기 제2 트랜지스터는, 상기 제1 활성층과 동일층에 배치된 제2 활성층, 및 상기 제3 절연층 상에 상기 제2 활성층의 적어도 일부와 중첩되도록 배치된 제2 게이트 전극을 포함하고, 상기 커패시터는, 상기 커패시터의 하부 전극으로 기능하는 상기 제2 게이트 전극 및 상기 제2 게이트 전극에 대향하는 상부 전극을 포함할 수 있다.
상기 제1 지지층은 상기 상부 전극과 동일층에 배치되며, 동일한 물질로 이루어질 수 있다.
상기 제3 절연층과 상기 제1 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제2 지지층을 더 포함할 수 있다.
상기 제2 절연층과 상기 도전층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 마스크 패턴;을 더 포함하고, 상기 마스크 패턴은 상기 도전층과 직접 접하며 금속 물질로 이루어질 수 있다.
본 발명의 실시예들에 따르면, 절연층의 손상 없이 미세한 콘택홀을 형성하여 집적화가 용이하고 표시 품질을 개선한 박막트랜지스터 어레이 기판, 그 제조 방법, 및 박막트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치를 제공할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 일 화소의 등가 회로도이다.
도 2는 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 3은 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 4는 또 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 5는 또 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 6a 내지 도 6F는 도 5의 유기 발광 표시 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 7은 다른 실시예에 따른 유기 발광 표시 장치의 일 화소의 등가 회로도이다.
도 8은 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 9는 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 층, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
이하의 실시예에서, 층, 영역, 구성 요소 등이 연결되었다고 할 때, 층, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 층, 영역, 구성요소들 중간에 다른 층, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 층, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 층, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 층, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
또한, 첨부 도면에서는, 하나의 화소에 7개의 박막트랜지스터(thin film transistor, TFT)와 1개의 커패시터(capacitor)를 구비하는 7Tr-1Cap 구조와 하나의 화소에 2개의 박막트랜지스터와 1개의 커패시터를 구비하는 2Tr-1Cap 구조의 능동 구동(active matrix, AM)형 유기 발광 표시 장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 유기 발광 표시 장치는 하나의 화소에 복수 개의 박막트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 화소는 화상을 표시하는 최소 단위를 말하며, 유기 발광 표시 장치는 복수의 화소들을 통해 화상을 표시한다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 일 화소의 등가 회로도이다.
도 1을 참조하면, 유기 발광 표시 장치(1)는 박막트랜지스터 어레이 기판(11) 및 박막트랜지스터 어레이 기판(11) 상에 배치된 유기 발광 소자(OLED)를 포함한다. 유기 발광 표시 장치(1)는 유기 발광 소자(OLED)가 각각 배치된 복수개의 화소들로 구성될 수 있다. 박막트랜지스터 어레이 기판(11)은 각 화소를 구동하기 위한 화소 회로 및 상기 화소 회로에 전기적인 신호를 인가하는 복수개의 배선들을 포함한다.
상기 배선들은 스캔 신호(Sn, Sn-1)를 전달하는 스캔선(SLn, SLn-1), 데이터 신호(Dm)를 전달하는 데이터선(DLm) 및 구동 전압(ELVDD)을 전달하는 구동 전압선(PL)을 포함할 수 있다. 한편 본 발명은 이에 한정되지 않고 도 1에 도시된 바와 같이 초기화 전압(VINT)을 전달하는 초기화 전압선(VL), 및 발광 제어 신호(En)를 전달하는 발광 제어선(ELn)을 더 포함할 수 있다. 각 화소는 제1 방향으로 연장되는 복수 개의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수 개의 배선들이 교차하는 지점에 배치된다.
각 화소는 빛을 발광하는 유기 발광 소자(OLED) 및 배선으로부터 신호를 전달받아 유기 발광 소자(OLED)를 구동하는 화소 회로를 포함한다. 화소 회로는 적어도 두 개의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 한편, 본 발명은 이에 한정되지 않고 도 1에 도시된 바와 같이 화소 회로가 7개의 트랜지스터(T11 내지 T17) 및 1개의 커패시터(Cst1)를 포함할 수 있다.
트랜지스터는 구동 트랜지스터(T11), 스위칭 트랜지스터(T12), 보상 트랜지스터(T13), 제1 초기화 트랜지스터(T14), 제1 발광 제어 트랜지스터(T15), 제2 발광 제어 트랜지스터(T16), 및 제2 초기화 트랜지스터(T17)을 포함할 수 있다.
구동 트랜지스터(T11)는 구동 게이트 전극(G11), 구동 소스 전극(S11), 및 구동 드레인 전극(D11)을 포함한다. 구동 게이트 전극(G11)은 커패시터(Cst1)의 하부 전극(Cst11)과 연결되어 있고, 구동 소스 전극(S11)은 제1 발광 제어 트랜지스터(T15)를 경유하여 구동 전압선(PL)과 연결되어 있으며, 구동 드레인 전극(D11)은 제2 발광 제어 트랜지스터(T16)를 경유하여 유기 발광 소자(OLED)의 제1 전극과 전기적으로 연결되어 있다. 구동 트랜지스터(T11)는 스위칭 트랜지스터(T12)의 데이터 전달 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
스위칭 트랜지스터(T12)는 스위칭 게이트 전극(G12), 스위칭 소스 전극(S12), 및 스위칭 드레인 전극(D12)을 포함한다. 스위칭 게이트 전극(G12)은 스캔선(SLn)과 연결되어 있고, 스위칭 소스 전극(S12)은 데이터선(DLm)과 연결되어 있으며, 스위칭 드레인 전극(D12)은 구동 소스 전극(S11)과 연결되어 있으면서 제1 발광 제어 트랜지스터(T15)을 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 스위칭 트랜지스터(T12)는 스캔선(SLn)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 소스 전극(S11)으로 전달하는 데이터 전달 동작을 수행한다.
보상 트랜지스터(T13)는 보상 게이트 전극(G13), 보상 소스 전극(S13), 및 보상 드레인 전극(D13)을 포함한다. 보상 게이트 전극(G13)은 스캔선(SLn)에 연결되어 있고, 보상 소스 전극(S13)은 구동 드레인 전극(D11)과 연결되어 있으면서 제2 발광 제어 트랜지스터(T16)를 경유하여 유기 발광 소자(OLED)의 제1 전극과 연결되어 있다. 보상 드레인 전극(D13)은 커패시터(Cst1)의 하부 전극(Cst11), 제1 초기화 트랜지스터(T14)의 제1 초기화 소스 전극(S14) 및 구동 게이트 전극(G11)과 함께 연결되어 있다. 이러한 보상 트랜지스터(T13)는 스캔선(SLn)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 게이트 전극(G11)과 구동 드레인 전극(D11)을 서로 연결하여 구동 트랜지스터(T11)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 트랜지스터(T14)는 제1 초기화 게이트 전극(G14), 제1 초기화 드레인 전극(D14), 및 제1 초기화 소스 전극(S14)을 포함한다. 제1 초기화 게이트 전극(G14)은 이전 스캔선(SLn-1)과 연결되어 있고, 제1 초기화 드레인 전극(D14)은 초기화 전압선(VL)과 연결되어 있다. 제1 초기화 소스 전극(S14)은 커패시터(Cst1)의 하부 전극(Cst11), 보상 드레인 전극(D13) 및 구동 게이트 전극(G11)과 함께 연결되어 있다. 제1 초기화 트랜지스터(T14)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 게이트 전극(G11)에 전달하여 구동 게이트 전극(G11)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 트랜지스터(T15)는 제1 발광 제어 게이트 전극(G15), 제1 발광 제어 소스 전극(S15), 및 제1 발광 제어 드레인 전극(D15)을 포함한다. 제1 발광 제어 게이트 전극(G15)은 발광 제어선(ELn)과 연결되어 있다. 제1 발광 제어 소스 전극(S15)은 구동 전압선(PL)과 연결되어 있고, 제1 발광 제어 드레인 전극(D15)은 구동 소스 전극(S11) 및 스위칭 드레인 전극(D12)과 연결되어 있다. 제1 발광 제어 트랜지스터(T15)는 구동 전압선(PL)과 구동 트랜지스터(T11) 사이에 위치한다. 제1 발광 제어 트랜지스터(T15)는 발광 제어선(ELn)에 의해 전달된 발광 제어 신호(En)에 의해 턴 온되어 구동 전압(ELVDD)을 구동 트랜지스터(T11)로 전달한다.
제2 발광 제어 트랜지스터(T16)는 제2 발광 제어 게이트 전극(G16), 제2 발광 제어 소스 전극(S16), 및 제2 발광 제어 드레인 전극(D16)을 포함한다. 제2 발광 제어 게이트 전극(G16)은 발광 제어선(ELn)과 연결되어 있으며, 제2 발광 제어 소스 전극(S16)은 구동 드레인 전극(D11) 및 보상 소스 전극(S13)과 연결되어 있다. 제2 발광 제어 드레인 전극(D16)은 유기 발광 소자(OLED)의 제1 전극과 전기적으로 연결되어 있다. 제1 발광 제어 트랜지스터(T15)와 제2 발광 제어 트랜지스터(T16)는 발광 제어선(ELn)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 구동 전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2 초기화 트랜지스터(T17)는 제2 초기화 게이트 전극(G17), 제2 초기화 소스 전극(S17), 및 제2 초기화 드레인 전극(D17)을 포함한다. 제2 초기화 게이트 전극(G17)은 이전 스캔선(SLn-1)에 연결되어 있다. 제2 초기화 소스 전극(S17)은 유기 발광 소자(OLED)의 제1 전극과 연결되어 있다. 제2 초기화 드레인 전극(D17)은 초기화 전압선(VL)과 연결되어 있다. 제2 초기화 트랜지스터(T17)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 유기 발광 소자(OLED)의 제1 전극을 초기화시킨다.
본 실시예에서는 제1 초기화 트랜지스터(T14)와 제2 초기화 트랜지스터(T17)가 이전 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 트랜지스터(T14)는 이전 스캔선(SLn-1)에 연결되어 이전 스캔 신호(Sn-1)에 따라 구동하고, 제2 초기화 트랜지스터(T17)는 별도의 스캔선(미도시)에 연결되어 스캔 신호(미도시)에 따라 구동할 수 있다.
커패시터(Cst1)의 상부 전극(Cst12)은 구동 전압선(PL)과 연결되어 있으며, 유기 발광 소자(OLED)의 제2 전극은 공통 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 소자(OLED)는 구동 트랜지스터(T11)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 2는 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 일 실시예에 따른 유기 발광 표시 장치(1')는 박막트랜지스터 어레이 기판(11') 및 박막트랜지스터 어레이 기판(11') 상에 배치된 유기 발광 소자(OLED)를 포함하며, 박막트랜지스터 어레이 기판(11')은 기판(110), 기판(110) 상에 배치되며, 스위칭 소스 영역(S12), 스위칭 채널 영역(C12), 및 스위칭 드레인 영역(D12)을 포함하는 스위칭 트랜지스터(T12)의 스위칭 활성층(A12), 스위칭 활성층(A12) 상에 배치되며, 콘택홀(CH1)을 통해 스위칭 소스 영역(S12) 또는 스위칭 드레인 영역(D12)과 전기적으로 연결된 도전층(SE12), 스위칭 활성층(A12)과 도전층(SE12) 사이에 순차적으로 배치되며, 콘택홀(CH1)을 포함하는 상부 게이트 절연층(115) 및 층간 절연층(117), 및 상부 게이트 절연층(115)과 층간 절연층(117) 사이에 콘택홀(CH1)의 적어도 일부를 둘러싸도록 배치된 제2 지지층(116)을 포함한다.
기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등 다양한 재료로 형성된 것일 수 있다.
기판(110) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 불순 원소의 침투를 방지하며 기판(110)의 표면을 평탄화하는 역할을 한다. 버퍼층(111)은 예컨대, 실리콘 산화물(SiO2) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 버퍼층(111)은 실리콘 산화물(SiO2)의 단일층, 실리콘 질화물(SiNx)의 단일층, 또는 실리콘 산화물(SiO2)과 실리콘 질화물(SiNx)이 적층된 이중층 구조로 형성될 수 있다.
버퍼층(111) 상에는 구동 트랜지스터(T11) 및 스위칭 트랜지스터(T12)가 배치된다. 구동 트랜지스터(T11) 및 스위칭 트랜지스터(T12)는 각각 구동 활성층(A11) 및 스위칭 활성층(A12)을 포함한다. 구동 활성층(A11)과 스위칭 활성층(A12)은 동일층에 배치될 수 있다. 청구범위에 기재된 제1 트랜지스터, 제1 활성층, 제2 트랜지스터, 및 제2 활성층은 각각 도 2의 스위칭 트랜지스터(T12), 스위칭 활성층(A12), 구동 트랜지스터(T11), 및 구동 활성층(A11)일 수 있으나, 이에 한정되지 않는다.
구동 활성층(A11)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 구동 소스 영역(S11)과 구동 드레인 영역(D11), 및 구동 소스 영역(S11)과 구동 드레인 영역(D11) 사이에 배치되며 반도체 물질로 구성된 구동 채널 영역(C11)을 포함할 수 있다. 스위칭 활성층(A12)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 스위칭 소스 영역(S12)과 스위칭 드레인 영역(D12), 및 스위칭 소스 영역(S12)과 스위칭 드레인 영역(D12) 사이에 배치되며 반도체 물질로 구성된 스위칭 채널 영역(C12)을 포함할 수 있다. 구동 트랜지스터(T11)와 스위칭 트랜지스터(T12)는 전기적으로 연결될 수 있다. 예컨대, 구동 소스 영역(S11)과 스위칭 드레인 영역(D12)이 동일한 영역일 수 있다. 청구범위에 기재된 소스 영역, 채널 영역, 및 드레인 영역은 각각 도 2의 스위칭 소스 영역(S12), 스위칭 채널 영역(C12), 및 스위칭 드레인 영역(D12)일 수 있으나, 이에 한정되지 않는다.
스위칭 트랜지스터(T12)는 더미 활성층(DU12)을 더 포함할 수 있다. 더미 활성층(DU12)은 스위칭 소스 영역(S12)과 인접하도록 배치될 수 있으며, 스위칭 채널 영역(C12)과 동일한 물질 즉, 반도체 물질로 구성될 수 있다.
버퍼층(111) 상에는 구동 활성층(A11), 스위칭 활성층(A12), 및 더미 활성층(DU12)을 덮는 하부 게이트 절연층(113)이 배치되며, 하부 게이트 절연층(113) 상에는 구동 활성층(A11)의 적어도 일부와 중첩되는 구동 게이트 전극(G11), 스위칭 활성층(A12)의 적어도 일부와 중첩되는 스위칭 게이트 전극(G12), 및 더미 활성층(DU12)의 적어도 일부와 중첩되는 제1 지지층(114)이 배치될 수 있다. 청구범위에 기재된 제3 절연층, 제2 게이트 전극, 및 제2 지지층은 각각 도 2의 하부 게이트 절연층(113), 구동 게이트 전극(G11), 및 제1 지지층(114)일 수 있다.
하부 게이트 절연층(113)은 구동 활성층(A11), 스위칭 활성층(A12), 및 더미 활성층(DU12)과 상부 게이트 절연층(115) 사이에 배치되며, 콘택홀(CH1)을 포함할 수 있다. 하부 게이트 절연층(113)은 무기물 또는 유기물을 포함하는 단층 또는 다층의 박막으로 이루어질 수 있다. 단층의 박막으로 이루어진 하부 게이트 절연층(113)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
도시하진 않았지만, 하부 게이트 절연층(113)은 다층의 박막으로 이루어질 수 있다. 일 실시예에 따르면, 하부 게이트 절연층(113)은 실리콘 산화물을 포함하는 하부 박막과 실리콘 질화물을 포함하는 상부 박막으로 이루어질 수 있다. 실리콘 산화물보다 에칭액에 강한 실리콘 질화물이 실리콘 산화물의 상부에 배치되면, 게이트 전극이 패터닝될 때 하부 게이트 절연층(113)의 손상이 줄어들 수 있다.
구동 게이트 전극(G11)은 커패시터(Cst1)의 하부 전극(Cst11)으로 기능할 수 있다.
스위칭 게이트 전극(G12)은 하부 게이트 절연층(113)과 상부 게이트 절연층(115) 사이에 배치되며, 스위칭 채널 영역(C12)과 평면상 중첩할 수 있다.
제1 지지층(114)은 하부 게이트 절연층(113)과 상부 게이트 절연층(115) 사이에 콘택홀(CH1)의 적어도 일부를 둘러싸도록 배치될 수 있다.
구동 게이트 전극(G11), 스위칭 게이트 전극(G12), 및 제1 지지층(114)은 동일한 물질로 이루어질 수 있다. 구동 게이트 전극(G11), 스위칭 게이트 전극(G12), 및 제1 지지층(114)은 단층 또는 다층의 금속 물질 예컨대, 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브데늄(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 및 인듐 아연 산화물(IZO)을 포함하는 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있다.
하부 게이트 절연층(113) 상에는 구동 게이트 전극(G11), 스위칭 게이트 전극(G12), 및 제1 지지층(114)을 덮는 상부 게이트 절연층(115)이 배치될 수 있다. 청구범위에 기재된 제1 절연층은 도 2의 상부 게이트 절연층(115)일 수 있다. 상부 게이트 절연층(115)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
상부 게이트 절연층(115) 상에는 제2 지지층(116) 및 커패시터(Cst1)의 상부 전극(Cst12)이 배치될 수 있다. 즉, 제2 지지층(116)은 커패시터(Cst1)의 상부 전극(Cst12)과 동일층에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다. 청구범위에 기재된 제1 지지층은 도 2의 제2 지지층(116)일 수 있다.
제2 지지층(116) 및 커패시터(Cst1)의 상부 전극(Cst12)은 금속 물질로 이루어질 수 있다. 예를 들어, 제2 지지층(116) 및 커패시터(Cst1)의 상부 전극(Cst12)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu)를 포함하는 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있다.
제2 지지층(116)은 콘택홀(CH1)의 측벽에 콘택홀(CH1)의 적어도 일부를 둘러싸도록 배치될 수 있다.
커패시터(Cst1)는 구동 트랜지스터(T11)와 평면상 중첩되도록 배치될 수 있다. 즉, 커패시터(Cst1)는 상부 게이트 절연층(115)을 사이에 두고, 커패시터(Cst1)의 하부 전극(Cst11)으로 기능하는 구동 게이트 전극(G11) 및 구동 게이트 전극(G11)에 대향하는 커패시터(Cst1)의 상부 전극(Cst12)을 포함할 수 있다. 커패시터(Cst1)를 구성하는 하부 전극(Cst11) 및 상부 전극(Cst12)의 면적이 클수록 커패시터(Cst1)의 용량이 커진다.
상부 게이트 절연층(115) 상에는 제2 지지층(116) 및 커패시터(Cst1)의 상부 전극(Cst12)을 덮는 층간 절연층(117)이 배치될 수 있다. 청구범위에 기재된 제2 절연층은 도 2의 층간 절연층(117)일 수 있다. 층간 절연층(117)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
하부 게이트 절연층(113), 상부 게이트 절연층(115), 및 층간 절연층(117)은 스위칭 소스 영역(S12)을 노출하는 콘택홀(CH1)을 포함할 수 있다. 일 실시예에 따르면, 콘택홀(CH1)을 형성하기 위하여 하부 게이트 절연층(113), 상부 게이트 절연층(115), 및 층간 절연층(117)을 식각함에 있어서, 제1 지지층(114) 및 제2 지지층(116)이 상부 게이트 절연층(115) 및 층간 절연층(117)의 하부를 보호하는 역할을 수행하므로, 상부 게이트 절연층(115) 및 층간 절연층(117)의 손상을 방지할 수 있다. 따라서, 하부 게이트 절연층(113), 상부 게이트 절연층(115), 및 층간 절연층(117)은 보다 미세한 콘택홀(CH1)을 포함할 수 있다.
층간 절연층(117) 상에는 스위칭 트랜지스터(T12)의 도전층(SE12)이 배치될 수 있다. 도전층(SE12)은 콘택홀(CH1)을 통해 스위칭 소스 영역(S12)에 연결될 수 있으며, 데이터선(DLm, 도 1)과 전기적으로 연결될 수 있다. 즉, 도전층(SE12)을 통해, 스위칭 소스 영역(S12)이 데이터선(DLm, 도 1)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 도전층(SE12)은 데이터선(DLm)의 일부일 수 있다.
층간 절연층(117) 상에는 구동 트랜지스터(T11) 및 스위칭 트랜지스터(T12)를 덮는 비아 절연층(119)이 배치되고, 비아 절연층(119) 상에는 유기 발광 소자(OLED)의 제1 전극(121)이 배치될 수 있다.
비아 절연층(119)은 아크릴계 유기물, 폴리이미드(polyimide) 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 비아 절연층(119)은 비아 절연층(119)의 하부에 배치된 트랜지스터 등의 소자를 보호하는 역할 및 상면을 평탄화시키는 역할을 할 수 있다.
제1 전극(121)은 높은 일함수를 갖는 물질로 형성될 수 있으며, 금속 반사 물질 및 투명 도전 물질 중 적어도 하나로 구성될 수 있다. 예를 들면, 제1 전극(121)은 인듐 틴 옥사이드(ITO; indium tin oxide), 인듐 징크 옥사이드(IZO; indium zinc oxide), 징크 옥사이드(ZnO; zinc oxide), 인듐 옥사이드(In2O3; indium oxide), 인듐 갈륨 옥사이드(IGO; indium gallium oxide), 알루미늄 징크 옥사이드(AZO; aluminium zinc oxide), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), (Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 및 크롬(Cr)를 포함하는 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있다.
도시하진 않았지만, 비아 절연층(119) 상에는 각각의 화소를 구획하는 화소 정의층(미도시)이 배치될 수 있다. 상기 화소 정의층(미도시)은 제1 전극(121)의 상면을 노출하는 개구(미도시)를 포함하며, 제1 전극(121)의 둘레를 덮을 수 있다.
상기 화소 정의층(미도시)에 의해 노출된 제1 전극(121) 상에는 유기 발광층(1222)을 포함하는 중간층(122)이 배치될 수 있다. 중간층(122)은 유기 발광층(1222) 외에, 제1 전극(121)과 유기 발광층(1222) 사이에 배치된 하부 공통층(1221) 및 유기 발광층(1222)과 제2 전극(123) 사이에 배치된 상부 공통층(1223)을 포함할 수 있다. 즉, 유기 발광층(1222)은 제1 전극(121)과 제2 전극(123) 사이에 배치될 수 있다.
상기 화소 정의층(미도시) 및 중간층(122) 상에는 제1 전극(121)에 대향하는 제2 전극(123)이 배치될 수 있다. 유기 발광 소자(OLED)는 제1 전극(121), 중간층 (122), 및 제2 전극(123)을 포함할 수 있다.
도시하진 않았지만, 제2 전극(123) 상에는 봉지 기판(미도시) 또는 봉지층(미도시)이 배치될 수 있다.
상술한 실시예에 따르면, 미세한 콘택홀을 배치함으로써 고집적화에 유리하고, 미세한 콘택홀을 포함하면서도 손상이 적은 절연층을 배치함으로써 단선의 위험이 적어 표시 품질이 개선된 유기 발광 표시 장치(1’)를 제공할 수 있다.
이하에서는 중복되는 설명은 생략하거나 간략히 한다.
도 3은 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 다른 실시예에 따른 유기 발광 표시 장치(1'')는 박막트랜지스터 어레이 기판(11'') 및 박막트랜지스터 어레이 기판(11'') 상에 배치된 유기 발광 소자(OLED)를 포함하며, 박막트랜지스터 어레이 기판(11'')은 기판(210), 기판(210) 상에 배치되며, 스위칭 소스 영역(S22), 스위칭 채널 영역(C22), 및 스위칭 드레인 영역(D22)을 포함하는 스위칭 트랜지스터(T22)의 스위칭 활성층(A22), 스위칭 활성층(A22) 상에 배치되며, 콘택홀(CH2)을 통해 스위칭 소스 영역(S22) 또는 스위칭 드레인 영역(D22)과 전기적으로 연결된 도전층(SE22), 스위칭 활성층(A22)과 도전층(SE22) 사이에 순차적으로 배치되며, 콘택홀(CH2)을 포함하는 하부 게이트 절연층(213) 및 상부 게이트 절연층(215), 및 하부 게이트 절연층(213)과 상부 게이트 절연층(215) 사이에 콘택홀(CH2)의 적어도 일부를 둘러싸도록 배치된 제1 지지층(214)을 포함한다.
청구범위에 기재된 제1 트랜지스터 및 제1 활성층은 각각 도 3의 스위칭 트랜지스터(T22) 및 스위칭 활성층(A22)일 수 있으나, 이에 한정되지 않는다.
스위칭 활성층(A22)는 스위칭 소스 영역(S22), 스위칭 드레인 영역(D22), 스위칭 채널 영역(C22), 및 스위칭 소스 영역(S22)과 인접하도록 배치된 더미 활성층(DU22)을 포함할 수 있다. 청구범위에 기재된 소스 영역, 채널 영역, 및 드레인 영역은 각각 도 3의 스위칭 소스 영역(S22), 스위칭 채널 영역(C22), 및 스위칭 드레인 영역(D22)일 수 있으나, 이에 한정되지 않는다.
하부 게이트 절연층(213) 상에는 스위칭 활성층(A22)의 적어도 일부와 중첩되는 스위칭 게이트 전극(G22), 및 더미 활성층(DU22)의 적어도 일부와 중첩되는 제1 지지층(214)이 배치될 수 있다. 청구범위에 기재된 제1 절연층은 도 3의 하부 게이트 절연층(213)일 수 있다.
하부 게이트 절연층(213) 스위칭 활성층(A22) 및 더미 활성층(DU22)과 상부 게이트 절연층(215) 사이에 배치되며, 콘택홀(CH2)을 포함할 수 있다. 청구범위에 기재된 제2 절연층은 도 3의 상부 게이트 절연층(215)일 수 있다.
스위칭 게이트 전극(G22)은 하부 게이트 절연층(213)과 상부 게이트 절연층(215) 사이에 배치되며, 스위칭 채널 영역(C22)과 평면상 중첩할 수 있다. 청구범위에 기재된 제1 게이트 전극은 도 3의 스위칭 게이트 전극(G22)일 수 있다.
제1 지지층(214)은 하부 게이트 절연층(213)과 상부 게이트 절연층(215) 사이에 콘택홀(CH2)의 적어도 일부를 둘러싸도록 배치될 수 있으며, 스위칭 게이트 전극(G22)와 동일한 물질로 이루어질 수 있다.
상부 게이트 절연층(215) 상에는 층간 절연층(217)이 배치될 수 있다.
하부 게이트 절연층(213), 상부 게이트 절연층(215), 및 층간 절연층(217)은 스위칭 소스 영역(S22)을 노출하는 콘택홀(CH2)을 포함할 수 있다. 일 실시예에 따르면, 콘택홀(CH2)을 형성하기 위하여 하부 게이트 절연층(213), 상부 게이트 절연층(215), 및 층간 절연층(217)을 식각함에 있어서, 제1 지지층(214)이 상부 게이트 절연층(215)의 하부를 보호하는 역할을 수행하므로, 상부 게이트 절연층(215)의 손상을 방지할 수 있다. 따라서, 하부 게이트 절연층(213), 상부 게이트 절연층(215), 및 층간 절연층(217)은 보다 미세한 콘택홀(CH2)을 포함할 수 있다.
도 4는 또 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 또 다른 실시예에 따른 유기 발광 표시 장치(1''')는 박막트랜지스터 어레이 기판(11''') 및 박막트랜지스터 어레이 기판(11''') 상에 배치된 유기 발광 소자(OLED)를 포함하며, 박막트랜지스터 어레이 기판(11''')은 기판(310), 기판(310) 상에 배치되며, 스위칭 소스 영역(S32), 스위칭 채널 영역(C32), 및 스위칭 드레인 영역(D32)을 포함하는 스위칭 트랜지스터(T32)의 스위칭 활성층(A32), 스위칭 활성층(A32) 상에 배치되며, 콘택홀(CH3)을 통해 스위칭 소스 영역(S32) 또는 스위칭 드레인 영역(D32)과 전기적으로 연결된 도전층(SE32), 스위칭 활성층(A32)과 도전층(SE32) 사이에 순차적으로 배치되며, 콘택홀(CH3)을 포함하는 상부 게이트 절연층(315) 및 층간 절연층(317), 및 상부 게이트 절연층(315)과 층간 절연층(317) 사이에 콘택홀(CH3)의 적어도 일부를 둘러싸도록 배치된 제1 지지층(316)을 포함한다.
청구범위에 기재된 제1 트랜지스터, 제1 활성층, 제2 트랜지스터, 및 제2 활성층은 각각 도 4의 스위칭 트랜지스터(T32), 스위칭 활성층(A32), 구동 트랜지스터(T31), 및 구동 활성층(A31)일 수 있으나, 이에 한정되지 않는다.
구동 활성층(A31)은 구동 소스 영역(S31), 구동 드레인 영역(D31), 및 구동 채널 영역(C31)을 포함할 수 있고, 스위칭 활성층(A32)는 스위칭 소스 영역(S32), 스위칭 드레인 영역(D32), 스위칭 채널 영역(C32)을 포함할 수 있다. 청구범위에 기재된 소스 영역, 채널 영역, 및 드레인 영역은 각각 도 4의 스위칭 소스 영역(S32), 스위칭 채널 영역(C32), 및 스위칭 드레인 영역(D32)일 수 있으나, 이에 한정되지 않는다.
버퍼층(311) 상에는 구동 활성층(A31) 및 스위칭 활성층(A32)을 덮는 하부 게이트 절연층(313)이 배치되며, 하부 게이트 절연층(313) 상에는 구동 활성층(A31)의 적어도 일부와 중첩되는 구동 게이트 전극(G31) 및 스위칭 활성층(A32)의 적어도 일부와 중첩되는 스위칭 게이트 전극(G32)이 배치될 수 있다. 청구범위에 기재된 제3 절연층 및 제2 게이트 전극은 각각 도 4의 하부 게이트 절연층(313) 및 구동 게이트 전극(G31)일 수 있다.
하부 게이트 절연층(313)은 콘택홀(CH3)을 포함할 수 있다.
구동 게이트 전극(G31)은 커패시터(Cst3)의 하부 전극(Cst31)으로 기능할 수 있다.
스위칭 게이트 전극(G32)은 하부 게이트 절연층(313)과 상부 게이트 절연층(315) 사이에 배치되며, 스위칭 채널 영역(C32)과 평면상 중첩할 수 있다.
하부 게이트 절연층(313) 상에는 구동 게이트 전극(G31) 및 스위칭 게이트 전극(G32)을 덮는 상부 게이트 절연층(315)이 배치될 수 있다. 청구범위에 기재된 제1 절연층은 도 4의 상부 게이트 절연층(315)일 수 있다.
상부 게이트 절연층(315) 상에는 제1 지지층(316) 및 커패시터(Cst3)의 상부 전극(Cst32)이 배치될 수 있다. 즉, 제1 지지층(316)은 커패시터(Cst3)의 상부 전극(Cst32)과 동일층에 배치될 수 있으며, 콘택홀(CH3)의 적어도 일부를 둘러싸도록 배치될 수 있다.
커패시터(Cst3)는 구동 트랜지스터(T31)와 평면상 중첩되도록 배치될 수 있다. 즉, 커패시터(Cst3)는 상부 게이트 절연층(315)을 사이에 두고, 커패시터(Cst3)의 하부 전극(Cst31)으로 기능하는 구동 게이트 전극(G31) 및 구동 게이트 전극(G31)에 대향하는 커패시터(Cst3)의 상부 전극(Cst32)을 포함할 수 있다.
상부 게이트 절연층(315) 상에는 제1 지지층(316) 및 커패시터(Cst3)의 상부 전극(Cst32)을 덮는 층간 절연층(317)이 배치될 수 있다. 청구범위에 기재된 제2 절연층은 도 4의 층간 절연층(317)일 수 있다.
하부 게이트 절연층(313), 상부 게이트 절연층(315), 및 층간 절연층(317)은 스위칭 소스 영역(S32)을 노출하는 콘택홀(CH3)을 포함할 수 있다. 일 실시예에 따르면, 콘택홀(CH3)을 형성하기 위하여 하부 게이트 절연층(313), 상부 게이트 절연층(315), 및 층간 절연층(317)을 식각함에 있어서, 제1 지지층(316)이 층간 절연층(317)의 하부를 보호하는 역할을 수행하므로, 층간 절연층(317)의 손상을 방지할 수 있다. 따라서, 하부 게이트 절연층(313), 상부 게이트 절연층(315), 및 층간 절연층(317)은 보다 미세한 콘택홀(CH3)을 포함할 수 있다.
도 5는 또 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 5를 참조하면, 또 다른 실시예에 따른 유기 발광 표시 장치(1'''')는 박막트랜지스터 어레이 기판(11'''') 및 박막트랜지스터 어레이 기판(11'''') 상에 배치된 유기 발광 소자(OLED)를 포함하며, 박막트랜지스터 어레이 기판(11'''')은 기판(410), 기판(410) 상에 배치되며, 스위칭 소스 영역(S42), 스위칭 채널 영역(C42), 및 스위칭 드레인 영역(D42)을 포함하는 스위칭 트랜지스터(T42)의 스위칭 활성층(A42), 스위칭 활성층(A42) 상에 배치되며, 콘택홀(CH4)을 통해 스위칭 소스 영역(S42) 또는 스위칭 드레인 영역(D42)과 전기적으로 연결된 도전층(SE42), 스위칭 활성층(A42)과 도전층(SE42) 사이에 순차적으로 배치되며, 콘택홀(CH4)을 포함하는 상부 게이트 절연층(415) 및 층간 절연층(417), 및 상부 게이트 절연층(415)과 층간 절연층(417) 사이에 콘택홀(CH4)의 적어도 일부를 둘러싸도록 배치된 제2 지지층(416)을 포함한다.
청구범위에 기재된 제1 트랜지스터, 제1 활성층, 제2 트랜지스터, 및 제2 활성층은 각각 도 5의 스위칭 트랜지스터(T42), 스위칭 활성층(A42), 구동 트랜지스터(T41), 및 구동 활성층(A41)일 수 있으나, 이에 한정되지 않는다.
청구범위에 기재된 소스 영역, 채널 영역, 및 드레인 영역은 각각 도 5의 스위칭 소스 영역(S42), 스위칭 채널 영역(C42), 및 스위칭 드레인 영역(D42)일 수 있으나, 이에 한정되지 않는다.
청구범위에 기재된 제3 절연층, 제2 게이트 전극, 및 제2 지지층은 각각 도 5의 하부 게이트 절연층(413), 구동 게이트 전극(G41), 및 제1 지지층(414)일 수 있다.
청구범위에 기재된 제1 절연층은 도 5의 상부 게이트 절연층(415)일 수 있다.
청구범위에 기재된 제1 지지층은 도 5의 제2 지지층(416)일 수 있다.
청구범위에 기재된 제2 절연층은 도 5의 층간 절연층(417)일 수 있다.
층간 절연층(417) 상에는 마스크 패턴(418) 및 스위칭 트랜지스터(T42)의 도전층(SE42)이 배치될 수 있다.
마스크 패턴(418)은 층간 절연층(417)과 도전층(SE42) 사이에 콘택홀(CH4)의 적어도 일부를 둘러싸도록 배치될 수 있으며, 금속 물질로 이루어질 수 있다.
도전층(SE42)은 마스크 패턴(418) 상에 마스크 패턴(418)과 직접 접하도록 배치될 수 있으며, 콘택홀(CH4)을 통해 스위칭 소스 영역(S42)에 연결될 수 있다. 도전층(SE42)의 단부와 마스크 패턴(418)의 단부는 단차 없이 서로 연결될 수 있으나, 이에 한정되지 않는다.
상술한 실시예에 따르면 소스 전극 또는 드레인 전극 하부에 형성된 마스크 패턴이 금속 물질로 형성되어 산화막이 발생하는 경우에도, 산화막으로 인해 화소간 단선이 발생하는 것을 방지하여 표시 품질이 개선된 유기 발광 표시 장치(1'''')를 제공할 수 있다. 이에 관해서는 도 6a 내지 도 6f를 참조하여 후술한다.
도 6a 내지 도 6F는 도 5의 유기 발광 표시 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
이하의 설명은 도 5의 유기 발광 표시 장치뿐만 아니라, 동일한 구성에 대한 도 2 내지 도 5의 유기 발광 표시 장치의 제조 방법에도 해당할 수 있다.
도 6a를 참조하면, 기판(410) 상에 스위칭 소스 영역(S42), 스위칭 채널 영역(C42), 및 스위칭 드레인 영역(D42)을 포함하는 스위칭 트랜지스터(T42)의 스위칭 활성층(A42)을 형성한다.
스위칭 활성층(A42)을 형성하기 위해서 먼저, 기판(410) 상에 버퍼층(411)을 형성하고, 버퍼층(411) 상에 구동 반도체 패턴(미도시) 및 스위칭 반도체 패턴(미도시)을 형성할 수 있다. 구동 반도체 패턴(미도시) 및 스위칭 반도체 패턴(미도시)은 연결될 수 있다.
이어서, 기판(410) 상에 상기 구동 반도체 패턴(미도시) 및 상기 스위칭 반도체 패턴(미도시)을 덮는 하부 게이트 절연층(413)을 형성하고, 하부 게이트 절연층(413) 상에 금속 물질을 형성한 후 이를 패터닝함으로써 제1 지지층(414), 스위칭 게이트 전극(G42), 및 구동 게이트 전극(G41)을 형성할 수 있다.
이때, 제1 지지층(414)은 상기 스위칭 반도체 패턴(미도시)의 적어도 일부와 평면상 중첩되도록 형성될 수 있다. 스위칭 게이트 전극(G42)은 상기 스위칭 반도체 패턴(미도시)의 적어도 일부와 평면상 중첩되며 제1 지지층(414)과 이격되도록 형성될 수 있으며, 구동 게이트 전극(G41)은 상기 구동 반도체 패턴(미도시)의 적어도 일부와 평면상 중첩되도록 형성될 수 있다.
이처럼, 구동 게이트 전극(G41), 스위칭 게이트 전극(G42), 및 제1 지지층(414)은 동일한 마스크 공정에 의해 형성될 수 있으나, 이에 한정되지 않는다.
이어서, 구동 게이트 전극(G41), 스위칭 게이트 전극(G42), 및 제1 지지층(414)을 마스크로 이용하여 상기 구동 반도체 패턴(미도시) 및 상기 스위칭 반도체 패턴(미도시)에 이온 불순물을 도핑함으로써, 구동 활성층(A41), 스위칭 활성층(A42) 및 더미 활성층(DU42)을 형성할 수 있다. 더미 활성층(DU42)은 불순물이 도핑되지 않아 구동 채널 영역(C41) 및 스위칭 채널 영역(C42)과 같은 반도체 물질로 이루어질 수 있고, 스위칭 소스 영역(S42)과 인접한 영역에 형성될 수 있다.
도 6b를 참조하면, 하부 게이트 절연층(413) 상에 구동 게이트 전극(G41), 스위칭 게이트 전극(G42), 및 제1 지지층(414)을 덮는 상부 게이트 절연층(415)을 형성하고, 상부 게이트 절연층(415) 상에 금속 물질을 형성한 후 이를 패터닝함으로써, 제2 지지층(416) 및 커패시터(Cst4)의 상부 전극(Cst42)을 형성할 수 있다.
이때, 제2 지지층(416)은 제1 지지층(414)의 적어도 일부와 평면상 중첩되도록 형성될 수 있고, 커패시터(Cst4)의 상부 전극(Cst42)은 구동 게이트 전극(G41)과 대향되도록 형성될 수 있다. 도 6b에 도시된 제2 지지층(416)은 콘택홀(CH4)을 둘러싸는 폐곡선 형태이나, 이에 한정되지 않는다.
이처럼, 제2 지지층(416) 및 커패시터(Cst4)의 상부 전극(Cst42)은 동일한 마스크 공정에 의해 형성될 수 있으나, 이에 한정되지 않는다.
도 6c를 참조하면, 상부 게이트 절연층(415) 상에 제2 지지층(416) 및 커패시터(Cst4)의 상부 전극(Cst42)을 덮는 층간 절연층(417)을 형성한다.
이어서, 층간 절연층(417) 상의 전면에 금속 물질(418’)을 형성한 후, 금속 물질(418’) 상에 포토레지스트(PR)를 형성할 수 있다.
포토레지스트(PR)를 형성한 후, 광을 투과시키는 투광부(Ma), 광의 일부를 투과시키는 반투광부(Mb), 및 광을 차단하는 차광부(Mc)를 포함하는 하프톤 마스크(M)를 이용하여 포토레지스트(PR)에 광을 조사할 수 있다. 포토레지스트(PR)는 광이 조사된 영역이 현상액에 용해되는 포지티브 포토레지스트(positive photoresist)일 수 있으며, 이에 한정되지 않는다.
도 6d를 참조하면, 포토레지스트(PR)에 광을 조사한 후, 포토레지스트(PR) 중 광이 조사된 영역을 제거하여, 차광부(Mc)에 대응되는 제1 영역(PR1), 반투광부(Mb)에 대응되며 제1 영역(PR1) 보다 낮은 높이를 갖는 제2 영역(PR2), 및 투광부(Ma)에 대응되는 개구를 포함하는 포토레지스트 패턴을 형성할 수 있다.
도 6e를 참조하면, 스위칭 소스 영역(S42)의 적어도 일부가 노출되도록, 층간 절연층(417), 상부 게이트 절연층(415), 및 하부 게이트 절연층(413)을 식각하여, 제1 지지층(414) 및 제2 지지층(416)과 적어도 일부가 접하는 콘택홀(CH4)을 형성할 수 있다.
즉, 상기 포토레지스트 패턴의 상기 개구에 의해 노출된 금속 물질(418’) 및 그 하부에 배치된 층간 절연층(417), 상부 게이트 절연층(415), 및 하부 게이트 절연층(413)을 제거함으로써, 콘택홀(CH4)을 형성할 수 있다.
층간 절연층(417)을 식각하는 과정에서는, 층간 절연층(417)의 하부에 형성된 제2 지지층(416)이 층간 절연층(417)의 하부가 과다 식각되는 것을 방지할 수 있다. 상부 게이트 절연층(415)을 식각하는 과정에서는, 상부 게이트 절연층(415)의 하부에 형성된 제1 지지층(414)이 상부 게이트 절연층(415)의 하부가 과다 식각되는 것을 방지할 수 있다. 이처럼 본 발명의 실시예들에 따르면, 콘택홀을 포함하는 하나 이상의 절연층을 식각하는 과정에서 상기 하나 이상의 절연층이 과다 식각되지 않고 균일하게 식각될 수 있으므로, 보다 미세한 콘택홀을 형성할 수 있다.
이어서, 애싱(ashing)에 의해 반투광부(Mb)에 대응되는 상기 포토레지스트 패턴의 전부 및 차광부(Mc)에 대응되는 상기 포토레지스트 패턴의 일부를 제거함으로써, 제3 포토레지스트(PR3)를 형성할 수 있다.
도 6f를 참조하면, 제거된 포토레지스트 패턴에 의해 노출된 금속 물질을 제거하여 마스크 패턴(418)을 형성할 수 있다. 마스크 패턴(418)은 콘택홀(CH4)의 적어도 일부를 둘러싸도록 배치될 수 있다.
이어서, 층간 절연층(417) 상에 콘택홀(CH4)을 통해 스위칭 소스 영역(S42)과 연결된 도전층(SE42)을 형성한다.
도전층(SE42)을 형성하기 위해, 층간 절연층(417) 상에 마스크 패턴(418)을 덮는 도전 물질을 형성할 수 있다. 이때, 하부 게이트 절연층(413), 상부 게이트 절연층(415), 및 층간 절연층(417)에 포함된 콘택홀(CH4) 내에 도전 물질이 매립될 수 있다. 이어서, 층간 절연층(417) 상에 형성된 상기 도전 물질을 패터닝함으로써, 마스크 패턴(418) 상에 마스크 패턴(418)과 직접 접하는 도전층(SE42)을 형성할 수 있다.
상술한 실시예에 따르면, 마스크 패턴(418)과 도전층(SE42)을 각각 상이한 마스크 공정에 의해 형성함으로써, 마스크 패턴(418)의 상부에 형성된 산화막에 의해 마스크 패턴(418)이 식각되지 않는 현상을 방지할 수 있다. 따라서, 화소간 단선을 방지할 수 있고, 표시 품질이 개선된 유기 발광 표시 장치(1'''')를 제공할 수 있다.
도 7은 다른 실시예에 따른 유기 발광 표시 장치의 일 화소의 등가 회로도이다.
도 7을 참조하면, 유기 발광 표시 장치(2)는 박막트랜지스터 어레이 기판(12) 및 박막트랜지스터 어레이 기판(12) 상에 배치된 유기 발광 소자(OLED)를 포함한다.
박막트랜지스터 어레이 기판(11)에 포함된 배선들은 스캔 신호(Scan)를 전달하는 스캔선(SLn), 데이터 신호(Data)를 전달하는 데이터선(DLm), 및 구동 전압(ELVDD)을 전달하는 구동 전압선(PL)을 포함할 수 있다.
일 실시예에 따르면, 화소 회로는 2개의 트랜지스터(T21 및 T22) 및 1개의 커패시터(Cst2)를 포함할 수 있다.
구동 트랜지스터(T21)의 구동 게이트 전극(G21)은 커패시터(Cst2)의 하부 전극(Cst21)과 연결되어 있고, 구동 트랜지스터(T21)의 구동 소스 전극(S21)은 구동 전압선(PL)과 연결되어 있으며, 구동 트랜지스터(T21)의 구동 드레인 전극(D21)은 유기 발광 소자(OLED)의 제1 전극(521, 도 8)과 전기적으로 연결되어 있다. 구동 트랜지스터(T21)는 스위칭 트랜지스터(T22)의 스위칭 동작에 따라 데이터 신호(Data)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
스위칭 트랜지스터(T22)의 스위칭 게이트 전극(G22)은 스캔선(SLn)과 연결되어 있고, 스위칭 트랜지스터(T22)의 스위칭 소스 전극(S22)은 데이터선(DLm)과 연결되어 있으며, 스위칭 트랜지스터(T22)의 스위칭 드레인 전극(D22)은 구동 트랜지스터(T21)의 구동 게이트 전극(G21)과 연결되어 있다. 스위칭 트랜지스터(T22)는 스캔선(SLn)을 통해 전달받은 스캔 신호(Scan)에 따라 턴 온되어 데이터선(DLm)으로부터 전달된 데이터 신호(Data)를 구동 트랜지스터(T21)의 구동 게이트 전극(G21)으로 전달하는 스위칭 동작을 수행한다.
커패시터(Cst2)의 상부 전극(Cst22)은 구동 전압선(PL)과 연결되어 있으며, 커패시터(Cst2)의 하부 전극(Cst21)은 구동 트랜지스터(T21)의 구동 게이트 전극(G21)과 연결되어 있다. 커패시터(Cst2)는 구동 트랜지스터(T21)의 구동 게이트 전극(G21)에 인가되는 데이터 신호(Data)를 충전하고 스위칭 트랜지스터(T22)가 턴 오프된 후에도 이를 유지한다.
유기 발광 소자(OLED)의 제1 전극(521, 도 8)은 구동 트랜지스터(T21)의 구동 드레인 전극(D21)에 연결되어 있고, 유기 발광 소자(OLED)의 제2 전극(231, 도 2)은 공통 전압(ELVSS)을 공급받는다. 이에 따라, 유기 발광 소자(OLED)는 구동 트랜지스터(T21)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 8은 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 일 실시예에 따른 유기 발광 표시 장치(2')는 박막트랜지스터 어레이 기판(12') 및 박막트랜지스터 어레이 기판(12') 상에 배치된 유기 발광 소자(OLED)를 포함하며, 박막트랜지스터 어레이 기판(12')은 기판(510), 기판(510) 상에 배치되며, 구동 소스 영역(S51), 구동 채널 영역(C51), 및 구동 드레인 영역(D51)을 포함하는 구동 트랜지스터(T51)의 구동 활성층(A51), 구동 활성층(A51) 상에 배치되며 구동 소스 콘택홀(CH51)을 통해 구동 소스 영역(S51)과 전기적으로 연결된 구동 소스 전극(SE51), 구동 활성층(A51) 상에 배치되며 구동 드레인 콘택홀(CH52)을 통해 구동 드레인 영역(D51)과 전기적으로 연결된 구동 드레인 전극(DE51), 구동 활성층(A51)과 구동 소스 전극(SE51) 및 구동 드레인 전극(DE51) 사이에 순차적으로 배치되며, 구동 소스 콘택홀(CH51) 및 구동 드레인 콘택홀(CH52)을 포함하는 하부 게이트 절연층(513) 및 상부 게이트 절연층(515), 및 하부 게이트 절연층(513)과 상부 게이트 절연층(515) 사이에 구동 소스 콘택홀(CH51)의 적어도 일부를 둘러싸도록 배치된 제1 지지층(5141) 및 하부 게이트 절연층(513)과 상부 게이트 절연층(515) 사이에 구동 드레인 콘택홀(CH52)의 적어도 일부를 둘러싸도록 배치된 제2 지지층(5142)을 포함한다.
기판(510) 상에는 버퍼층(511)이 배치될 수 있다. 버퍼층(511) 상에는 구동 활성층(A51)을 포함하는 구동 트랜지스터(T51)가 배치된다. 청구범위에 기재된 제1 트랜지스터 및 제1 활성층은 각각 도 8의 구동 트랜지스터(T51) 및 구동 활성층(A51)일 수 있으나, 이에 한정되지 않는다.
구동 활성층(A51)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 구동 소스 영역(S51)과 구동 드레인 영역(D51), 및 구동 소스 영역(S51)과 구동 드레인 영역(D51) 사이에 배치되며 반도체 물질로 구성된 구동 채널 영역(C51)을 포함할 수 있다. 청구범위에 기재된 소스 영역, 채널 영역, 및 드레인 영역은 각각 도 8의 구동 소스 영역(S51), 구동 채널 영역(C51), 및 구동 드레인 영역(D51)일 수 있으나, 이에 한정되지 않는다.
구동 트랜지스터(T51)는 제1 더미 활성층(DU51) 및 제2 더미 활성층(DU52)을 더 포함할 수 있다. 제1 더미 활성층(DU51) 및 제2 더미 활성층(DU52)은 각각 구동 소스 영역(S51) 및 구동 드레인 영역(D51)과 인접하도록 배치될 수 있으며, 구동 채널 영역(C51)과 동일한 물질 즉, 반도체 물질로 구성될 수 있다.
버퍼층(511) 상에는 구동 활성층(A51)을 덮는 하부 게이트 절연층(513)이 배치되며, 하부 게이트 절연층(513) 상에는 구동 활성층(A51)의 적어도 일부와 중첩되는 구동 게이트 전극(G51), 제1 더미 활성층(DU51)의 적어도 일부와 중첩되는 제1 지지층(5141), 및 제2 더미 활성층(DU52)의 적어도 일부와 중첩되는 제2 지지층(5142)이 배치될 수 있다. 청구범위에 기재된 제1 절연층은 도 8의 하부 게이트 절연층(513)일 수 있으며, 청구범위에 기재된 제1 지지층은 각각 도 8의 제1 지지층(5141) 및 제2 지지층(5142)일 수 있다.
하부 게이트 절연층(513)은 구동 활성층(A51), 제1 더미 활성층(DU51), 및 제2 더미 활성층(DU52)과 상부 게이트 절연층(515) 사이에 배치되며, 구동 소스 콘택홀(CH51) 및 구동 드레인 콘택홀(CH52)을 포함할 수 있다. 청구범위에 기재된 제2 절연층은 도 8의 상부 게이트 절연층(515)일 수 있다.
구동 게이트 전극(G51)은 하부 게이트 절연층(513)과 상부 게이트 절연층(515) 사이에 배치되며, 구동 채널 영역(C51)과 평면상 중첩할 수 있다. 청구범위에 기재된 제1 게이트 전극은 도 8의 구동 게이트 전극(G51)일 수 있다
제1 지지층(5141)은 하부 게이트 절연층(513)과 상부 게이트 절연층(515) 사이에 배치되며, 구동 소스 콘택홀(CH51)의 적어도 일부를 둘러싸도록 배치될 수 있다.
제2 지지층(5142)은 하부 게이트 절연층(513)과 상부 게이트 절연층(515) 사이에 배치되며, 구동 드레인 콘택홀(CH52)의 적어도 일부를 둘러싸도록 배치될 수 있다.
구동 게이트 전극(G51), 제1 지지층(5141), 및 제2 지지층(5142)은 동일한 물질로 이루어질 수 있다.
하부 게이트 절연층(513) 상에는 구동 게이트 전극(G51), 제1 지지층(5141), 및 제2 지지층(5142)을 덮는 상부 게이트 절연층(515)이 배치될 수 있다.
하부 게이트 절연층(513) 및 상부 게이트 절연층(515)은 구동 소스 영역(S51) 및 구동 드레인 영역(D51)을 각각 노출하는 구동 소스 콘택홀(CH51) 및 구동 드레인 콘택홀(CH52)을 포함할 수 있다. 일 실시예에 따르면, 구동 소스 콘택홀(CH51) 및 구동 드레인 콘택홀(CH52)을 형성하기 위하여 하부 게이트 절연층(513) 및 상부 게이트 절연층(515)을 식각함에 있어서, 제1 지지층(5141) 및 제2 지지층(5142)이 상부 게이트 절연층(515)의 하부를 보호하므로, 상부 게이트 절연층(515)의 손상을 방지할 수 있다. 이에 따라, 하부 게이트 절연층(513) 및 상부 게이트 절연층(515)은 보다 미세한 콘택홀을 포함할 수 있다.
상부 게이트 절연층(515) 상에는 구동 트랜지스터(T51)의 구동 소스 전극(SE51) 및 구동 드레인 전극(DE51)이 배치될 수 있다. 구동 소스 전극(SE51)은 구동 소스 콘택홀(CH51)을 통해 구동 소스 영역(S51)에 연결될 수 있고, 구동 드레인 전극(DE51)은 구동 드레인 콘택홀(CH52)을 통해 구동 드레인 영역(D51)에 연결될 수 있다.
상부 게이트 절연층(515) 상에는 구동 소스 전극(SE51) 및 구동 드레인 전극(DE51)을 덮는 비아 절연층(519)이 배치될 수 있다. 일 실시예에 따르면, 비아 절연층(519)은 아크릴계 유기물, 폴리이미드(polyimide) 또는 BCB(Benzocyclobutene) 등의 유기 물질로 이루어질 수 있다. 비아 절연층(519)은 비아 절연층(519)의 하부에 배치된 화소 회로에 포함된 박막트랜지스터 등의 소자를 보호하는 역할 및 화소 회로에 의한 단차를 해소하여 상면을 평탄화시키는 역할을 할 수 있다.
비아 절연층(519)은 구동 트랜지스터(T51)의 구동 드레인 전극(DE51)을 노출시키는 비아홀(VIA5)을 포함할 수 있다. 상부 게이트 절연층(515)에 포함된 구동 드레인 콘택홀(CH52)에는 구동 트랜지스터(T51)의 구동 드레인 전극(DE51)이 매립될 수 있다. 비아홀(VIA5)을 통해 구동 드레인 전극(DE51)과 유기 발광 소자(OLED)의 제1 전극(521)은 전기적으로 연결될 수 있다. 즉, 제1 전극(521)은 구동 드레인 콘택홀(CH52) 및 비아홀(VIA5)을 통해 구동 트랜지스터(T51)와 전기적으로 연결될 수 있다
비아 절연층(519) 상에는 유기 발광 소자(OLED)의 제1 전극(521)이 배치될 수 있다. 일 실시예에 따르면, 유기 발광 표시 장치(2')는 기판(510)의 상부 방향으로 화상이 표시되는 전면 발광형일 수 있으며, 이 경우, 제1 전극(521)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 등의 금속 반사막과 ITO, IZO, ZnO, 인듐 틴 징크 옥사이드(ITZO, indium tin zinc oxide) 등의 투명 도전막으로 구성될 수 있다. 다른 실시예에 따르면, 유기 발광 표시 장치(2')는 기판(510)의 하부 방향으로 화상이 표시되는 배면 발광형일 수 있으며, 이 경우, 제1 전극(521)은 ITO, IZO, ZnO, ITZO 등의 투명 도전막으로 구성될 수 있으며, 추가적으로 반투과 금속층을 더 포함할 수 있다.
비아 절연층(519) 상에는 각각의 화소를 구획하는 화소 정의막(525)이 배치될 수 있다. 화소 정의막(525)은 제1 전극(521)의 상면을 노출하는 개구를 포함하며, 제1 전극(521)의 가장자리 영역을 덮을 수 있다.
화소 정의막(525)에 의해 노출된 제1 전극(521) 상에는 유기 발광층(5222)을 포함하는 중간층(522)이 배치될 수 있다. 유기 발광층(5222)은 적색광, 녹색광, 청색광 또는 백색광을 방출할 수 있다. 중간층(522)은 유기 발광층(5222) 외에, 제1 전극(521)과 유기 발광층(5222) 사이에 배치된 하부 공통층(5221) 및 유기 발광층(5222)과 제2 전극(523) 사이에 배치된 상부 공통층(5223)을 포함할 수 있다.
하부 공통층(5221)은 정공 주입층(hole injection layer) 및/또는 정공 수송층(hole transport layer)을 포함할 수 있으며, 상부 공통층(5223)은 전자 수송층(electron transport layer) 및/또는 전자 주입층(electron injection layer)을 포함할 수 있다. 일 실시예에 따르면, 제1 전극(521)과 제2 전극(523) 사이에는 상술한 층들 외에 기타 다양한 기능층이 더 배치될 수 있다.
화소 정의막(525) 및 중간층(522) 상에는 제2 전극(523)이 배치될 수 있다. 제2 전극(523)은 유기 발광 표시 장치(2')가 전면 발광형인 경우 투명 또는 반투명 전극으로 구성될 수 있으며, 유기 발광 표시 장치(2')가 배면 발광형인 경우 반사 전극으로 구성될 수 있다.
도시하진 않았지만, 제2 전극(523) 상에는 봉지 기판(미도시) 또는 봉지층(미도시)이 배치될 수 있다.
상술한 실시 예에 따르면, 미세한 콘택홀을 배치함으로써 고집적화에 유리하고, 미세한 콘택홀을 포함하면서도 손상이 적은 절연층을 배치함으로써 단선의 위험이 적어 표시 품질이 개선된 유기 발광 표시 장치(2')를 제공할 수 있다.
이하에서는 도 8과 중복되는 설명은 생략하거나 간략히 한다.
도 9는 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 다른 실시예에 따른 유기 발광 표시 장치(2'')는 박막트랜지스터 어레이 기판(12'') 및 박막트랜지스터 어레이 기판(12'') 상에 배치된 유기 발광 소자(OLED)를 포함하며, 박막트랜지스터 어레이 기판(12'')은 기판(610), 기판(610) 상에 배치되며, 구동 소스 영역(S61), 구동 채널 영역(C61), 및 구동 드레인 영역(D61)을 포함하는 구동 트랜지스터(T61)의 구동 활성층(A61), 구동 활성층(A61) 상에 배치되며 구동 소스 콘택홀(CH61)을 통해 구동 소스 영역(S61)과 전기적으로 연결된 구동 소스 전극(SE61), 구동 활성층(A61) 상에 배치되며 구동 드레인 콘택홀(CH62)을 통해 구동 드레인 영역(D61)과 전기적으로 연결된 구동 드레인 전극(DE61), 구동 활성층(A61)과 구동 소스 전극(SE61) 및 구동 드레인 전극(DE61) 사이에 순차적으로 배치되며, 구동 소스 콘택홀(CH61) 및 구동 드레인 콘택홀(CH62)을 포함하는 하부 게이트 절연층(613) 및 상부 게이트 절연층(615), 및 하부 게이트 절연층(613)과 상부 게이트 절연층(615) 사이에 구동 소스 콘택홀(CH61)의 적어도 일부를 둘러싸도록 배치된 제1 지지층(6141) 및 하부 게이트 절연층(613)과 상부 게이트 절연층(615) 사이에 구동 드레인 콘택홀(CH62)의 적어도 일부를 둘러싸도록 배치된 제2 지지층(6142)을 포함한다.
상부 게이트 절연층(515) 상에는 마스크 패턴(616), 구동 트랜지스터(T61)의 구동 소스 전극(SE61), 및 구동 트랜지스터(T61)의 구동 드레인 전극(DE61)이 배치될 수 있다.
마스크 패턴(616)은 상부 게이트 절연층(515)과 구동 소스 전극(SE61) 사이에 구동 소스 콘택홀(CH61)의 적어도 일부를 둘러싸도록 배치될 수 있고, 상부 게이트 절연층(515)과 구동 드레인 전극(DE61) 사이에 구동 드레인 콘택홀(CH62)의 적어도 일부를 둘러싸도록 배치될 수 있으며, 금속 물질로 이루어질 수 있다.
구동 소스 전극(SE61) 및 구동 드레인 전극(DE61)은 각각 마스크 패턴(616) 상에 마스크 패턴(616)과 직접 접하도록 배치될 수 있다. 구동 소스 전극(SE61) 및 구동 드레인 전극(DE61)의 각각의 단부와 마스크 패턴(616)의 단부는 단차 없이 서로 연결될 수 있으나, 이에 한정되지 않는다.
상술한 실시 예에 따르면 소스 전극 및 드레인 전극 하부에 형성된 마스크 패턴이 금속 물질로 형성되어 산화막이 발생하는 경우에도, 산화막으로 인해 화소간 단선이 발생하는 것을 방지하여 표시 품질이 개선된 유기 발광 표시 장치(2'')를 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1’: 유기 발광 표시 장치
11’: 박막트랜지스터 어레이 기판
OLED: 유기 발광 소자
110: 기판
S12: 스위칭 소스 영역
C12: 스위칭 채널 영역
D12: 스위칭 드레인 영역
T12: 스위칭 트랜지스터
A12: 스위칭 활성층
CH1: 콘택홀
SE12: 도전층
115: 상부 게이트 절연층
117: 층간 절연층
116: 제2 지지층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층;
    상기 제1 활성층 상에 배치되며, 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 전기적으로 연결된 도전층;
    상기 제1 활성층과 상기 도전층 사이에 순차적으로 배치되며, 상기 콘택홀을 포함하는 제1 절연층 및 제2 절연층; 및
    상기 제1 절연층과 상기 제2 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제1 지지층;을 포함하고,
    상기 제1 지지층이 상기 도전층에 컨택하는, 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 지지층은 금속 물질로 이루어진, 박막트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 사이에 배치되며, 상기 채널 영역과 평면상 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극;을 더 포함하고,
    상기 제1 지지층은 상기 제1 게이트 전극과 동일한 물질로 이루어진, 박막트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 제1 활성층과 상기 제1 절연층 사이에 배치되며, 상기 콘택홀을 포함하는 제3 절연층;
    상기 제1 트랜지스터와 전기적으로 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터와 평면상 중첩된 커패시터;를 더 포함하며,
    상기 제2 트랜지스터는, 상기 제1 활성층과 동일층에 배치된 제2 활성층 및 상기 제3 절연층 상에 상기 제2 활성층의 적어도 일부와 중첩되도록 배치된 제2 게이트 전극을 포함하고,
    상기 커패시터는, 상기 커패시터의 하부 전극으로 기능하는 상기 제2 게이트 전극 및 상기 제2 게이트 전극에 대향하는 상부 전극을 포함하는, 박막트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 제1 지지층은 상기 상부 전극과 동일층에 배치되며, 동일한 물질로 이루어진, 박막트랜지스터 어레이 기판.
  6. 제4항에 있어서,
    상기 제3 절연층과 상기 제1 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제2 지지층;을 더 포함하는, 박막트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 제2 절연층과 상기 도전층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 마스크 패턴;을 더 포함하고,
    상기 마스크 패턴은 상기 도전층과 직접 접하는, 박막트랜지스터 어레이 기판.
  8. 제7항에 있어서,
    상기 마스크 패턴은 금속 물질로 이루어진, 박막트랜지스터 어레이 기판.
  9. 기판 상에 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층을 형성하는 단계;
    상기 제1 활성층을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 활성층의 적어도 일부와 평면상 중첩되며 금속 물질로 이루어진 제1 지지층을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 지지층을 덮도록 제2 절연층을 형성하는 단계;
    상기 소스 영역 또는 상기 드레인 영역의 적어도 일부가 노출되도록 상기 제1 절연층 및 상기 제2 절연층을 식각하여 콘택홀을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 연결되고, 상기 제1 지지층과 컨택하는 도전층을 형성하는 단계;를 포함하는, 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 절연층을 형성하는 단계 후에,
    상기 제1 절연층 상에 상기 채널 영역과 평면상 중첩되며, 상기 제1 지지층과 이격되도록 제1 게이트 전극을 형성하는 단계;를 더 포함하며,
    상기 제1 게이트 전극을 형성하는 단계와 상기 제1 지지층을 형성하는 단계는 동일한 마스크 공정에 의해 수행되는, 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 트랜지스터와 전기적으로 연결된 제2 트랜지스터 및 상기 제2 트랜지스터와 평면상 중첩된 커패시터를 형성하는 단계를 더 포함하며,
    상기 제2 트랜지스터 및 상기 커패시터를 형성하는 단계는,
    상기 제1 절연층을 형성하는 단계 전에,
    상기 제1 활성층과 동일층에 상기 제2 트랜지스터의 제2 활성층을 형성하는 단계;
    상기 기판 상에 상기 제1 활성층 및 상기 제2 활성층을 덮도록 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 상에 상기 제2 활성층의 적어도 일부와 중첩되도록 제2 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 절연층을 형성하는 단계 후에,
    상기 제1 절연층 상에 상기 커패시터의 하부 전극으로 기능하는 상기 제2 게이트 전극에 대향하도록 상기 커패시터의 상부 전극을 형성하는 단계;를 포함하는, 박막트랜지스터 어레이 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 상부 전극을 형성하는 단계와 상기 제1 지지층을 형성하는 단계는 동일한 마스크 공정에 의해 수행되는, 박막트랜지스터 어레이 기판의 제조 방법.
  13. 제9항에 있어서,
    상기 도전층을 형성하는 단계 전에,
    상기 제2 절연층 상에 상기 도전층과 접하는 마스크 패턴을 형성하는 단계를 더 포함하며,
    상기 마스크 패턴을 형성하는 단계는,
    상기 제2 절연층 상의 전면에 금속 물질을 형성하는 단계;
    상기 금속 물질 상에 포토레지스트를 형성하는 단계;
    상기 포토레지스트에 광을 투과시키는 투광부, 광의 일부를 투과시키는 반투광부, 및 광을 차단하는 차광부를 포함하는 하프톤 마스크를 이용하여 광을 조사하는 단계;
    상기 포토레지스트 중 광이 조사된 영역을 제거하여, 상기 차광부에 대응되는 제1 영역, 상기 반투광부에 대응되며 상기 제1 영역보다 낮은 높이를 갖는 제2 영역, 및 상기 투광부에 대응되는 개구를 포함하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 상기 개구에 의해 노출된 금속 물질 및 상기 금속 물질의 하부에 배치된 상기 제1 절연층 및 상기 제2 절연층을 제거함으로써 상기 콘택홀을 형성하는 단계;
    애싱(ashing)에 의해, 상기 반투광부에 대응되는 상기 포토레지스트 패턴의 전부 및 상기 차광부에 대응되는 상기 포토레지스트 패턴의 일부를 제거하는 단계; 및
    제거된 포토레지스트 패턴에 의해 노출된 금속 물질을 제거하여 마스크 패턴을 형성하는 단계;를 포함하는, 박막트랜지스터 어레이 기판의 제조 방법.
  14. 기판;
    상기 기판 상에 배치되며, 소스 영역, 채널 영역, 및 드레인 영역을 포함하는 제1 트랜지스터의 제1 활성층;
    상기 제1 활성층 상에 배치되며, 콘택홀을 통해 상기 소스 영역 또는 상기 드레인 영역과 전기적으로 연결된 도전층;
    상기 제1 활성층과 상기 도전층 사이에 순차적으로 배치되며, 상기 콘택홀을 포함하는 제1 절연층 및 제2 절연층;
    상기 제1 절연층과 상기 제2 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제1 지지층;
    상기 제1 트랜지스터를 덮는 비아 절연층;
    상기 비아 절연층 상에 배치된 제1 전극;
    상기 제1 전극에 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 유기 발광층;을 포함하고,
    상기 제1 지지층이 상기 도전층에 컨택하는, 유기 발광 표시 장치.
  15. 제14항에 있어서,
    상기 제1 지지층은 금속 물질로 이루어진, 유기 발광 표시 장치.
  16. 제14항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 사이에 배치되며, 상기 채널 영역과 평면상 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극;을 더 포함하고,
    상기 제1 지지층은 상기 제1 게이트 전극과 동일한 물질로 이루어진, 유기 발광 표시 장치.
  17. 제14항에 있어서,
    상기 제1 활성층과 상기 제1 절연층 사이에 배치되며, 상기 콘택홀을 포함하는 제3 절연층;
    상기 제1 트랜지스터와 전기적으로 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터와 평면상 중첩된 커패시터;를 더 포함하며,
    상기 제2 트랜지스터는, 상기 제1 활성층과 동일층에 배치된 제2 활성층, 및 상기 제3 절연층 상에 상기 제2 활성층의 적어도 일부와 중첩되도록 배치된 제2 게이트 전극을 포함하고,
    상기 커패시터는, 상기 커패시터의 하부 전극으로 기능하는 상기 제2 게이트 전극 및 상기 제2 게이트 전극에 대향하는 상부 전극을 포함하는, 유기 발광 표시 장치.
  18. 제17항에 있어서,
    상기 제1 지지층은 상기 상부 전극과 동일층에 배치되며, 동일한 물질로 이루어진, 유기 발광 표시 장치.
  19. 제17항에 있어서,
    상기 제3 절연층과 상기 제1 절연층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 제2 지지층을 더 포함하는, 유기 발광 표시 장치.
  20. 제14항에 있어서,
    상기 제2 절연층과 상기 도전층 사이에 상기 콘택홀의 적어도 일부를 둘러싸도록 배치된 마스크 패턴;을 더 포함하고,
    상기 마스크 패턴은 상기 도전층과 직접 접하며 금속 물질로 이루어진, 유기 발광 표시 장치.
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