KR20210085218A - 박막 트랜지스터 및 이를 이용한 표시패널 - Google Patents

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KR20210085218A
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driving transistor
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오금미
김현진
고승효
고선욱
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엘지디스플레이 주식회사
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Abstract

본 명세서의 일 실시예에 따른 표시패널은 기판, 기판 상에 있고 소스 영역, 드레인 영역, 및 패널 영역을 포함하는 액티브 전극, 및 액티브 전극 상에 있는 곡선 형태의 액티브 상부 전극을 포함한다. 액티브 전극의 채널 영역 및 액티브 상부 전극은 서로 중첩하여 채널 영역은 액티브 상부 전극의 형태와 동일할 수 있다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 화소 내의 집적도를 향상시킬 수 있다.

Description

박막 트랜지스터 및 이를 이용한 표시패널{THIN FILM TRANSISTOR AND DISPLAY PANEL USING THE SAME}
본 명세서는 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 높은 구동 전류를 발생시킬 수 있는 박막 트랜지스터 및 이를 이용한 표시패널에 관한 것이다.
현재까지 널리 이용되고 있는 액정 표시장치(Liquid Crystal Display Device; LCD), 유기 발광 표시장치(Organic Light Emitting Display Device; OLED), 및 양자점 표시장치(Quantum Dot Display Device; QD)는 그 적용 범위가 점차 확대되고 있다.
상술한 표시장치들은 이미지를 구현하기 위하여 복수의 발광 소자를 표시장치의 기판 상에 배치하고, 각각의 발광 소자를 개별적으로 발광하도록 컨트롤하기 위해 구동 신호 또는 구동 전류를 공급하는 구동 소자를 발광 소자와 함께 기판 상에 배치하여, 기판 상에 배치된 복수의 발광 소자를 표시하고자 하는 정보의 배열대로 해석하여 기판 상에 표시하도록 한다.
액정 표시장치는 자체 발광 방식이 아니므로 액정 표시장치의 후면에 빛을 발광하도록 배치된 백라이트 유닛이 필요하다. 백라이트 유닛은 액정 표시장치의 두께를 증가시키고, 플렉서블하거나 원형 등과 같은 다양한 형태의 디자인으로 표시장치를 구현하는데 제한이 있으며, 휘도 및 응답 속도가 저하될 수 있다.
한편, 자체 발광 소자가 있는 표시장치는 광원을 내장하는 표시장치보다 얇게 구현될 수 있으므로, 플렉서블하고 접을 수 있는 표시장치를 구현할 수 있다. 자체 발광 소자가 있는 표시장치는 발광층으로 유기물을 포함하는 유기 발광 표시장치와 LED(Light Emitting Diode)를 발광 소자로 사용하는 LED 표시장치 등이 있을 수 있는데, 유기 발광 표시장치 또는 LED 표시장치와 같은 자체 발광 표시장치는 별도의 광원이 필요 없기 때문에 더욱 얇거나 다양한 형태의 표시장치로 활용될 수 있다.
그러나, 유기물을 사용하는 유기 발광 표시장치는 수분과 산소의 침투에 의한 유기 발광층과 전극 간의 산화현상 등 불량 화소가 발생되기 쉬우므로 산소와 수분의 침투를 최소화하기 위한 다양한 기술적 구성이 추가적으로 요구된다.
상술한 문제점을 해결하기 위해 근래에는 무기물을 사용하는 LED를 발광 소자로 사용하는 표시장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시장치로서 각광받고 있다.
LED 소자는 반도체에 전류를 흘려주면 빛을 내는 성질을 이용한 반도체 발광 소자로 조명, TV, 사이니지(signinage) 표시장치, 및 타일링(tiling) 표시장치 등 각종 표시장치 등에 널리 활용되고 있다. LED 소자는 n형 전극과 p형 전극, 그리고 그 사이에 있는 활성층으로 구성된다. n형 전극 및 p형 전극은 각각 반도체로 형성된다. n형 전극과 p형 전극에 전류를 흘려주면 n형 전극으로부터의 전자와, p형 전극으로부터의 정공이 활성층에서 결합하여 빛을 낸다.
LED 소자는 GaN와 같은 화합물 반도체로 구성되어 무기 재료 특성상 고 전류를 주입할 수 있어 고휘도를 구현할 수 있고, 열, 수분, 산소 등 환경 영향성이 낮아 고신뢰성을 갖는다.
또한, LED 소자는 내부 양자 효율이 90% 수준으로 유기 발광 표시장치보다 높으므로 고휘도의 영상을 표시할 수 있으며, 소모 전력이 낮은 표시장치를 구현할 수 있는 장점이 있다.
또한, 유기 발광 표시장치와는 달리 무기물을 사용하기에 산소와 수분의 영향이 미미한 수준으로 산소와 수분의 침투를 최소화하기 위한 별도의 봉지막 또는 봉지기판이 필요 없다. 따라서, 봉지막 또는 봉지기판을 배치함으로써 발생할 수 있는 마진 영역인 표시장치의 비표시 영역을 줄일 수 있는 장점이 있다.
그러나, LED 소자와 같은 발광 소자는 액정 표시장치나 유기 발광 표시장치와 상대적으로 높은 구동 전류를 필요로 한다. 화소 구동 회로는 발광 소자에 일정한 전류를 제공하기 위한 구동 소자를 포함한다. 그리고, 발광 소자는 발광 소자에 연결된 화소 구동 회로로부터 구동 전류를 제공받음으로써 발광한다.
높은 구동 전류를 발생시키기 위해서는 구동 소자의 액티브 전극의 형태를 변형하여 설계할 수 있는데, 일반적으로 액티브 전극의 폭을 크게 형성함으로써 구동 전류를 증가시킬 수 있다. 이 경우, 액티브 전극의 길이는 캐리어가 이동하는 방향으로의 수치이고, 캐리어는 액티브 전극의 소스 영역으로부터 드레인 영역으로 이동한다. 그리고, 액티브 전극의 폭은 캐리어가 이동하는 길의 넓이를 의미한다. 구체적으로, 액티브 전극의 길이 및 폭은 캐리어가 이동하는 길인 채널 영역의 길이 및 폭을 의미한다.
하지만, 액티브 전극의 폭을 크게 형성하는 경우 화소 내에서 구동 소자가 차지하는 면적이 높아지게 되므로 고해상도 표시패널이 요구될수록 화소 면적을 축소시키는데 한계가 발생한다.
이에 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하여, 높은 구동 전류를 발생시킬 수 있는 구동 소자 및 이를 이용한 표시패널을 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 높은 구동 전류를 발생시키면서 화소 내의 집적도를 향상시킬 수 있는 박막 트랜지스터를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 기판, 기판 상에 있고 소스 영역, 드레인 영역, 및 패널 영역을 포함하는 액티브 전극, 및 액티브 전극 상에 있는 곡선 형태의 액티브 상부 전극을 포함한다. 액티브 전극의 채널 영역 및 액티브 상부 전극은 서로 중첩하여 채널 영역은 액티브 상부 전극의 형태와 동일할 수 있다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 화소 내의 집적도를 향상시킬 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 액티브 전극, 액티브 전극의 상부에 있고 액티브 전극과 중첩하며 곡선 형태로 구현된 액티브 상부 전극, 및 액티브 전극의 하부에 있고 액티브 전극과 중첩하는 액티브 하부 전극을 포함한다. 액티브 상부 전극 및 액티브 하부 전극은 소스 전극, 드레인 전극, 또는 게이트 전극의 역할을 한다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 화소 내의 집적도를 향상시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 표시패널은 소스 전극 또는 게이트 전극을 곡선 형태로 구현된 박막 트랜지스터를 포함함으로써, 높은 구동 전류를 발광 소자에 제공하여 휘도를 향상시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 박막 트랜지스터와 커패시터를 중첩하여 구현함으로써, 화소 내의 직접도를 향상시켜 고해상도 표시장치를 구현할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 박막 트랜지스터의 액티브 전극의 채널 영역의 폭을 채널 영역의 길이보다 길게 구현함으로써, 박막 트랜지스터는 높은 구동 전류를 발광 소자에 제공할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 평면도이다.
도 2는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 발광 소자를 나타낸 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 서브화소의 평면도이다.
도 4a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다.
도 4b는 도 4a의 A-A'를 자른 단면도이다.
도 5a 내지 도 5g는 도 4a에 도시된 구성요소의 제조 방법을 나타낸 도면이다.
도 6a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다.
도 6b는 도 6a의 B-B'를 자른 단면도이다.
도 7a 내지 도 7f는 도 6a에 도시된 구성요소의 제조 방법을 나타낸 도면이다.
도 8a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다.
도 8b는 도 8a의 C-C'를 자른 단면도이다.
도 9a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다.
도 9b는 도 9a의 D-D'를 자른 단면도이다.
도 10a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다.
도 10b는 도 10a의 E-E'를 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로', '직접', '인접한'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 게이트 구동부 및 화소 구동 회로는 n타입 또는 p타입의 박막 트랜지스터로 구현될 수 있다. 예를 들어, 박막 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급한다. 트랜지스터 내에서 캐리어는 소스 전극으로부터 이동하기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다.
예를 들어, 트랜지스터에서 캐리어는 소스 전극으로부터 드레인 전극으로 이동한다. n타입 트랜지스터의 경우, 캐리어가 전자이기 때문에 소스 전극에서 드레인 전극으로 이동할 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스 전극으로부터 드레인 전극쪽으로 이동하기 때문에 전류의 방향은 반대로 드레인 전극으로부터 소스 전극쪽이다. p타입 트랜지스터의 경우, 캐리어가 정공이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 이동할 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 트랜지스터의 정공이 소스 전극으로부터 드레인 전극쪽으로 이동하기 때문에 전류의 방향은 소스 전극으로부터 드레인 전극쪽이다. 트랜지스터의 소스 전극과 드레인 전극은 고정된 것이 아니고, 트랜지스터의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 따라서, 소스 전극 및 드레인 전극은 각각 제1 전극 및 제2 전극 또는 제2 전극 및 제1 전극으로 언급될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이고, 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압이다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 박막 트랜지스터 및 표시패널에 대하여 설명하기로 한다. 이 경우, 박막 트랜지스터는 간단히 트랜지스터로 언급하도록 한다. 또한, 구동 트랜지스터를 포함하여 트랜지스터의 소스 전극 및 드레인 전극은 전류의 방향에 따라 결정되므로, 이하에서 언급하는 소스 전극은 드레인 전극으로, 드레인 전극은 소스 전극으로 바뀔 수도 있다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 평면도이다. 도 2는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 발광 소자를 나타낸 회로도이다. 그리고, 도 3은 본 명세서의 일 실시예에 따른 서브화소의 평면도이다.
본 명세서의 일 실시예에 따른 표시패널(10)은 복수의 단위화소(UP)이 있는 표시 영역(10a)과 비표시 영역(10b)으로 구분된 기판을 포함한다.
단위화소(UP)는 기판의 전면에 있는 복수의 서브화소(SP1, SP2, SP3)로 구성될 수 있으며 통상적으로 적색(red), 청색(blue), 및 녹색(green)을 발광하는 서브화소(SP1, SP2, SP3)을 포함할 수 있으나 이에 한정되지 않고, 백색(white) 등을 발광하는 서브화소를 더 포함할 수 있다.
기판은 트랜지스터들이 형성된 어레이 기판으로서, 플라스틱 재질 또는 유리 재질을 포함한다.
일 예에 따른 기판은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 이 경우, 표시패널(10)을 평면 상태로 유지시키기 위해 기판의 후면에 결합된 백 플레이트를 더 포함할 수도 있다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 일 예에 따른 기판은 유리 기판일 수 있다. 예를 들어, 유리 재질의 기판은 100㎛ 이하의 두께를 갖는 박형 유리 기판으로 플렉서블한 특성을 가질 수 있다. 또한, 기판은 두 장 이상의 기판의 합착 또는 두 층 이상의 층으로 구분될 수 있다.
비표시 영역(10b)은 표시 영역(10a)을 제외한 기판 상의 영역으로 정의될 수 있고, 표시 영역(10a)에 비해 상대적으로 좁은 폭(또는 크기)을 가질 수 있으며, 베젤 영역으로 정의될 수 있다.
복수의 단위화소(UP) 각각은 표시 영역(10a)에 배치된다. 이 경우, 복수의 단위화소(UP) 각각은 X축 방향을 따라 미리 결정된 제1 기준 화소 피치(pixel pitch)를 가지고 Y축 방향을 따라 미리 설정된 제2 기준 화소 피치를 가지도록 표시 영역(10a)에 배치된다. 제1 기준 화소 피치 및 제2 기준 화소 피치 각각은 X축 방향 또는 Y축 방향으로 인접한 단위화소(UP) 각각의 정 중앙부 간의 거리로 정의될 수 있다.
그리고, 단위화소(UP)를 이루는 서브화소(SP1, SP2, SP3) 간의 거리 또한 제1 기준 화소 피치 및 제2 기준 화소 피치와 유사하게 제1 기준 서브화소 피치 및 제2 기준 서브화소 피치로 정의될 수 있다.
LED 소자(50)를 포함하는 표시패널(10)은 비표시 영역(10b)의 폭이 화소 피치 또는 서브화소 피치보다 작을 수 있으며, 화소 피치 또는 서브화소 피치보다 같거나 작은 길이의 비표시 영역(10b)을 갖는 표시패널(10)로, 예를 들어, 타일링 표시장치를 구현하는 경우, 비표시 영역(10b)이 화소 피치 또는 서브화소 피치보다 작으므로 베젤 영역이 실질적으로 없는 타일링 표시장치를 구현할 수 있다.
베젤 영역이 실질적으로 없거나 최소화된, 타일링 표시장치 또는 멀티 스크린 표시장치를 구현하기 위해 표시패널(10)은 표시 영역(10a) 내에서 제1 기준 화소 피치, 제2 기준 화소 피치, 제1 기준 서브화소 피치, 및 제2 기준 서브화소 피치를 일정하게 유지할 수도 있으나, 표시 영역(10a)을 복수의 구역으로 정의하고 각각의 구역 내에서 상술한 피치의 길이를 서로 다르게 하되, 비표시 영역(10b)과 인접한 구역의 화소 피치를 다른 구역보다 넓게 함으로써, 베젤 영역의 크기를 화소 피치보다 상대적으로 더 작도록 할 수 있다. 이 경우, 서로 다른 화소 피치를 갖는 표시패널(10)은 화상에 대한 왜곡 현상이 발생할 수 있으므로 설정된 화소 피치를 고려하여 인접한 구역과 비교 및 샘플링하는 방법으로 이미지 프로세싱을 하여 화상에 대한 왜곡 현상을 없애면서 베젤 영역을 줄일 수 있다.
도 2 및 도 3을 참고하여, 표시패널(10)의 단위화소(UP)을 구성하는 서브화소(SP1, SP2, SP3)의 구성 및 구동 회로에 대해 설명한다. 화소 구동 배선들은 기판에 마련되어 복수의 서브화소(SP1, SP2, SP3) 각각에 필요한 신호를 공급한다. 본 명세서의 일 실시예에 따른 화소 구동 배선들은 가로축 배선(30) 및 세로축 배선(20)으로 구분될 수 있다. 가로축 배선(30)은 스캔 배선(31, 32) 및 에미션 배선(34)을 포함할 수 있고, 세로축 배선(20)은 데이터 배선(28) 및 전원 배선(22, 24, 26)을 포함할 수 있다. 스캔 배선은 제1 스캔 신호(Scan1)를 제공하는 제1 스캔 배선(31), 제2 스캔 신호(Scan2)를 제공하는 제2 스캔 배선(32), 및 에미션 신호(EM)를 제공하는 에미션 배선(34)을 포함하고, 전원 배선은 고전위 전원 전압(Vdd)을 제공하는 고전위 전원 배선(22), 저전위 전원 전압(Vss)을 제공하는 저전위 전원 배선(24), 초기화 전압(Vini)을 제공하는 초기화 전압 배선(26)을 포함한다. 스캔 배선 및 에미션 배선은 통틀어서 게이트 배선이라고 일컫을 수 있다.
게이트 배선은 기판 상에 마련되는 것으로, 기판의 수평 축 방향(X)을 따라 길게 연장되면서 수직 축 방향(Y)을 따라 일정한 간격으로 이격된다.
데이터 배선은 게이트 배선과 교차하도록 기판 상에 마련된 것으로, 기판의 수직 축 방향(Y)을 따라 길게 연장되면서 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.
전원 배선은 데이터 배선(28)과 나란하도록 기판 상에 마련되는 것으로, 데이터 배선(28)과 함께 형성될 수 있다. 그리고, 전원 배선 각각은 외부로부터 제공되는 화소 구동 전원을 인접한 서브화소(SP1, SP2, SP3)에 공급한다. 예를 들어, 전원 배선(22, 24, 26)은 복수의 단위화소(UP) 마다 하나씩 마련될 수 있다. 이 경우, 단위화소(UP)을 구성하는 적어도 세 개의 서브화소(SP1, SP2, SP3)는 하나의 전원 배선(22, 24, 26)을 공유한다. 이에 따라, 각 서브화소(SP1, SP2, SP3)의 구동을 위한 전원 배선의 개수를 감소시킬 수 있고, 감소된 전원 배선의 개수만큼 각 단위화소(UP)의 개구율을 증가시키거나 각 단위화소(UP)의 크기를 감소시킬 수 있다.
서브화소(SP1, SP2, SP3) 각각은 게이트 배선(31, 32, 34)과 데이터 배선(28)에 의해 정의되는 서브화소 영역에 마련된다. 그리고, 서브화소(SP1, SP2, SP3) 각각은 실제 빛이 발광되는 최소 단위의 영역으로 정의될 수 있다.
서로 인접한 적어도 세 개의 서브화소(SP1, SP2, SP3)는 컬러 표시를 위한 하나의 단위화소(UP)을 구성할 수 있다. 예를 들어, 하나의 단위화소(UP)는 수평 축 방향(X)을 따라 서로 인접한 적색 서브화소(SP1), 녹색 서브화소(SP2), 및 청색 서브화소(SP3)을 포함하며, 휘도 향상을 위해 백색 서브화소를 더 포함할 수도 있다. 본 명세서에서 도시된 서브화소들의 배치 구조는 스트라이프 형태이지만 이에 한정되지는 않는다.
본 명세서의 일 실시예에 따른 복수의 서브화소(SP1, SP2, SP3) 각각은 화소 구동 회로(40) 및 LED 소자(50)를 포함한다.
화소 구동 회로(40)는 각 서브화소(SP1, SP2, SP3)에 정의된 회로 영역에 마련되어 인접한 게이트 배선(31, 32, 34), 데이터 배선(28), 및 전원 배선(22, 24, 26)에 연결된다. 화소 구동 회로(50)는 전원 배선(22, 24, 26)을 통해 제공되는 화소 구동 전원을 기반으로, 게이트 배선(31, 32, 34)을 통해 제공되는 스캔 펄스에 응답하여 데이터 배선(28)을 통해 제공되는 데이터 전압에 따라 LED 소자(50)에 흐르는 전류를 제어한다.
본 명세서의 일 실시예에 따른 화소 구동 회로(40)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 구동 트랜지스터(DT), 및 커패시터(Cst)를 포함한다. 제1 트랜지스터(T1) 내지 제5 트랜지스터(T5), 그리고 구동 트랜지스터(DT)는 PMOS형 박막 트랜지스터로 구현될 수 있고, 이를 통해 화소 구동 회로(40)의 응답 특성을 확보할 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지는 않는다. 예를 들어, 제1 트랜지스터 내지 제5 트랜지스터(T1 ~ T5), 및 구동 트랜지스터(DT) 중에서 적어도 하나의 트랜지스터는 오프 커런트(off-current) 특성이 좋은 NMOS형 박막 트랜지스터로 구현되고, 나머지 트랜지스터들은 응답 특성이 좋은 PMOS형 박막 트랜지스터로 구현될 수도 있다.
LED 소자(50)는 서브화소(SP1, SP2, SP3) 각각에 실장된다. LED 소자(50)는 해당 서브화소의 화소 구동 회로(40)와 저전위 전원 배선(24)에 전기적으로 연결됨으로써 화소 구동 회로(40), 구체적으로, 구동 트랜지스터(DT)로부터 저전위 전원 배선(24)으로 흐르는 전류에 의해 발광한다. 본 명세서의 일 실시예에 따른 LED 소자(50)는 적색, 녹색, 청색, 및 백색 중 어느 하나를 방출하는 광 소자 또는 발광 다이오드 칩일 수 있다. 여기서, 발광 다이오드 칩은 1 내지 100 마이크로미터의 스케일을 가질 수 있으나 이에 한정되지 않고, 서브화소(SP1, SP2, SP3) 영역 중 화소 구동 회로(40)가 차지하는 회로 영역을 제외한 나머지 발광 영역의 크기보다 작은 크기를 가질 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 게이트-소스 간 전압에 따라 LED 소자(50)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 제1 노드(N1)에 연결된 게이트 전극, 고전위 전원 배선(22)에 연결된 소스 전극, 및 제2 노드(N2)에 연결된 드레인 전극을 포함한다. 구동 트랜지스터(DT)는 LED 소자(50)에 높은 구동 전류를 제공하기 위한 본 명세서의 일 실시예에 따른 신규 게이트 구조를 적용한 트랜지스터로 구현될 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, 제1 스캔 신호(Scan1)에 따라 제어된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 스캔 신호(Scan1)가 인가되는 제1 스캔 배선(31)에 연결된다. 제1 트랜지스터(T1)는 턴-온시 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극을 연결시킴으로서 다이오드 커넥션(diode-connection)된다. 이 경우, 제1 트랜지스터(T1)는 구동 트랜지스터(DT)의 문턱전압 인자를 감지하여 보상한다.
제2 트랜지스터(T2)는 데이터 배선(28)과 제3 노드(N3) 사이에 연결되고, 제1 스캔 신호(Scan1)에 따라 제어된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 배선(31)에 연결된다. 제2 트랜지스터(T2)는 턴-온되어 데이터 전압(Vdata)를 제3 노드(N3)에 인가한다.
제3 트랜지스터(T3)는 제2 노드(N2)와 LED 소자(50) 사이에 연결되고, 에미션 배선(34)을 통해 제공되는 에미션 신호(EM)에 따라 제어된다. 제3 트랜지스터(T3)는 턴-온되어 구동 트랜지스터(DT)를 통해 흐르는 전류를 LED 소자(50)에 제공한다. 제3 트랜지스터(T3)는 발광 문턱전압이 낮은 LED 소자(50)가 초기화 전압(Vini)으로 인해 발광하지 않도록 제어한다.
제4 트랜지스터(T4)는 제3 노드(N3)와 초기화 전압 배선(26) 사이에 연결되고, 에미션 신호(EM)에 따라 제어된다. 제4 트랜지스터(T4)는 턴-온되어 초기화 전압 배선(26)을 통해 제공되는 초기화 전압(Vini)을 제3 노드(N3)에 제공하여 제3 노드(N3)의 전압을 초기화시킨다.
제5 트랜지스터(T5)는 제2 노드(N2)와 초기화 전압 배선(26) 사이에 연결되고, 제2 스캔 배선(32)을 통해 제공되는 제2 스캔 신호(Scan2)에 따라 제어된다. 제5 트랜지스터(T5)는 턴-온되어 초기화 전압(Vini)을 제2 노드(N2)에 제공하여 제2 노드(N2)의 전압을 방전시킨다.
커패시터(Cst)는 제1 노드(N1)와 제3 노드(N3)의 중첩 영역에 마련되어 구동 트랜지스터(DT)의 게이트 전극에 공급되는 데이터 전압(Vdata)에 대응되는 전압을 저장하고, 저장된 전압으로 구동 트랜지스터(DT)를 턴-온시킨다.
이어서 화소 구동 회로(40)의 동작에 대해서 설명한다. 도 2의 화소 구동 회로(40)의 동작은 제1 초기화 구간, 제2 초기화 구간, 보상 구간, 유지 구간, 및 발광 구간으로 구분될 수 있다. 제1 초기화 구간에서 에미션 신호(EM)와 제2 스캔 신호(Scan2)는 게이트 온 전압 상태이므로, 제3 노드(N3)의 전압은 초기화되고 LED 소자(50)는 발광상태를 유지한다. 제2 초기화 구간에서 에미션 신호(EM)는 게이트 오프 전압으로 전환되고, 제1 스캔 신호(Scan1)는 게이트 온 전압으로 전환되며, 제2 스캔 신호(Scan2)는 게이트 온 전압을 유지하므로, LED 소자(50)는 발광을 멈추고, 제3 노드(N3)에 데이터 전압(Vdata)이 인가된다. 보상 구간에서는 제2 스캔 신호(Scan2)가 게이트 오프 전압으로 전환되고, 제1 트랜지스터(T1)가 턴-온되므로 구동 트랜지스터(DT)가 다이오드 커넥션되어 문턱전압의 보상 과정이 수행된다. 유지 구간에서는 제1 스캔 신호(Scan1), 제2 스캔 신호(Scan2), 및 에미션 신호(EM)가 모두 게이트 오프 전압 상태이므로, 각 노드에는 이전 구간에 인가된 전압이 유지된다. 발광 구간 동안에는 에미션 신호(EM)가 게이트 온 전압으로 전환되면서 구동 트랜지스터(DT)로부터 제공되는 구동 전류에 의해 LED 소자(50)는 발광한다. 이 경우, 초기화 전압(Vini)은 고전위 전원 전압보다 낮고, 저전위 전원 전압보다 크다. 상술한 화소 구동 회로(40)의 구동 전류는 고전위 전원 전압의 영향을 받지 않으므로 고해상도 표시장치에서 균일한 화질을 구현할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로(40)는 상술한 제1 트랜지스터 내지 제5 트랜지스터(T1 ~ T5), 구동 트랜지스터(DT), 및 커패시터(Cst)의 구성으로 한정되지 않고, 별도의 에미션 신호(EM)에 의해 제어되는 보조 트랜지스터 및/또는 보조 커패시터 등을 더 포함할 수도 있다.
도 3을 참조하면, 한 개의 서브화소 내에는 게이트 배선(31, 32), 에미션 배선(34), 데이터 배선(28), 및 전원 배선(22, 24, 26)이 배치되고, 화소 구동 회로(40) 및 LED 소자(50)가 서로 다른 영역에 배치된다. 본 명세서의 일 실시예에 따른 서브화소는 도 3에 도시된 도면으로 한정되지 않고, 화소 구동 회로(40)는 LED 소자(50)와 중첩되어 배치될 수도 있다. 이 경우, 서브화소 내의 면적 활용도가 향상되므로 고해상도 표시패널에서 요구되는 화소의 크기를 달성할 수 있다.
도 4a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다. 그리고, 도 4b는 도 4a의 A-A'를 자른 단면도이다.
도 2에서 설명한 바와 같이, 본 명세서의 일 실시예에 따른 표시패널(10)의 각 서브 화소(SP1, SP2, SP3)는 화소 구동 회로(40) 및 LED 소자(50)를 포함한다. 화소 구동 회로(40)를 구성하는 다양한 구성 요소 중에서 LED 소자(50)에 구동 전류(또는 발광 전류)를 인가하는 구성 요소인 구동 트랜지스터(DT) 및 구동 트랜지스터(DT)의 게이트 전극에 연결된 제1 트랜지스터(T1)와 커패시터(Cst)에 대해 설명한다.
도 4a는 U-모양으로 구현된 액티브 상부 전극을 포함하는 구동 트랜지스터(DT)의 평면도이다. 구동 트랜지스터(DT)는 액티브 하부 전극(113), 액티브 상부 전극(117), 액티브 전극(115D), 소스 전극, 및 드레인 전극(119A)을 포함한다. 본 명세서의 일 실시예에 따른 구동 트랜지스터(DT)에서 액티브 하부 전극(113) 및 액티브 상부 전극(117)은 게이트 전극으로 사용되므로 구동 트랜지스터(DT)는 더블 게이트형 트랜지스터로 구현된다. 그리고, 제1 트랜지스터(T1)는 게이트 전극(131), 액티브 전극(115S), 소스 전극, 및 드레인 전극을 포함한다.
구동 트랜지스터(DT)의 소스 전극은 CH14 컨택홀(CH14)을 통해 고전위 전원 배선(122)과 직접적으로 연결됨으로써 구현되고, 드레인 전극(119A)은 CH16 컨택홀(CH16)을 통해 제3 트랜지스터(T3)에 연결된다. 경우에 따라 제3 트랜지스터(T3)는 생략되어 구동 트랜지스터(DT)의 드레인 전극(119A)은 LED 소자(50)의 애노드 전극에 연결될 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 액티브 전극(115D)을 중심으로 하부에는 액티브 하부 전극(113), 상부에는 액티브 상부 전극(117)이 배치되고, 액티브 하부 전극(113) 및 액티브 상부 전극(117)은 서로 컨택한다. 구동 트랜지스터(DT)의 액티브 하부 전극(113)의 하부에는 액티브 하부 전극(113)과 중첩되는 캡전극(111)이 배치된다. 액티브 하부 전극(113) 및 캡전극(111)은 중첩되어 커패시터(Cst)를 형성한다. 캡전극(111)은 하부 전극이라고 일컫을 수도 있다.
구동 트랜지스터(DT)의 게이트 전극(113, 117)은 제1 트랜지스터(T1)의 액티브 전극(115S)의 소스 영역 또는 드레인 영역에 연결전극(119C)을 통해 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극(113, 117)과 연결되는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 별도로 구비하지 않고 연결전극(119C)을 직접 제1 트랜지스터(T1)의 액티브 전극(115S)과 연결시킴으로 구현할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(131)은 액티브 전극(115S) 상에 중첩되도록 배치된다.
앞서 언급한 바와 같이, 구동 트랜지스터(DT)의 액티브 상부 전극(117)은 U-모양의 구조로 구현된다. 액티브 상부 전극(117)의 모양과 동일하게 구동 트랜지스터(DT)의 채널 영역이 형성되고, U-모양의 안쪽과 바깥쪽에 각각 소스 전극 및 드레인 전극을 배치함으로써 채널의 폭(도 5g의 W)이 채널의 길이(eh 5g의 L)보다 큰 구동 트랜지스터(DT)를 구현할 수 있다. 구동 트랜지스터(DT)의 구동 전류는 채널의 폭(도 5g의 W)에 비례하고, 채널의 길이(도 5g의 L)에 반비례하므로 채널의 폭(도 5g의 W)을 채널의 길이(도 5g의 L)보다 증가시킴으로써 구동 전류를 증가시킬 수 있고, 열집중 영역을 고르게 분포시킬 수 있으므로 구동 트랜지스터(DT)의 신뢰성을 향상시킬 수 있다.
본 명세서의 일 실시예에 따른 구동 트랜지스터(DT)는 게이트 전극(113, 117)을 U-모양으로 구현함으로써 구동 트랜지스터(DT)가 차지하는 면적을 감소시키면서 채널의 폭(도 5g의 W)은 증가시킬 수 있다.
또한 구동 트랜지스터(DT)를 더블 게이트형 트랜지스터로 구현하고, 구동 트랜지스터(DT)의 하부에 캡전극(111)을 배치함으로써 커패시터(Cst)를 구동 트랜지스터(DT)와 중첩하여 형성할 수 있으므로, 서브화소 내에 커패시터(Cst)를 형성할 별도의 영역을 마련하지 않아도 되므로 화소 구동 회로가 차지하는 영역을 줄일 수 있다.
도 5a 내지 도 5g는 도 4a에 도시된 구성요소의 제조 방법을 나타낸 도면이다. 도 5a 내지 도 5g에 대한 설명은 도 4b를 참조하여 함께 설명한다.
도 5a를 참조하면, 기판(110) 상에 캡전극(111)이 패터닝되어 형성된다. 캡전극(111) 상에는 제1 절연층(112)이 기판(110) 전면에 형성된다.
도 5b를 참조하면, 캡전극(111) 및 제1 절연층(112) 상에 액티브 하부 전극(113)이 형성된다. 액티브 하부 전극(113)은 캡전극(111)과 중첩하여 형성된다. 캡전극(111) 및 액티브 하부 전극(113)은 서로 중첩하여 커패시턴스를 형성한다. 캡전극(111)과 액티브 하부 전극(113)은 커패시터(Cst)를 구현하는 전극이다. 따라서, 캡전극(111)은 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)와 연결되고 액티브 하부 전극(113)은 구동 트랜지스터(DT)의 게이트 전극이면서 동시에 커패시터(Cst)의 일전극이다. 캡전극(111) 및 액티브 하부 전극(113)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다. 그리고, 액티브 하부 전극(113) 상에는 제2 절연층(114)이 형성된다.
도 5c를 참조하면, 제2 절연층(114) 상에 액티브 전극(115D, 115S)이 형성된다. 구동 트랜지스터(DT)의 액티브 전극(115D)은 액티브 하부 전극(113)과 중첩되도록 액티브 하부 전극(113)의 영역 내에 형성된다. 그리고, 제1 트랜지스터(T1)의 액티브 전극(115S)은 구동 트랜지스터(DT)의 액티브 전극(115D)과 동일층에 서로 이격되어 형성되지만, 액티브 하부 전극(113)과 컨택하기 용이하도록 액티브 하부 전극(113)과 인접하여 형성된다. 액티브 전극(115D, 115S)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide), 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 한정되지는 않는다. 그리고, 액티브 전극(115D, 115S) 상에는 제3 절연층(116)이 형성된다.
도 5d를 참조하면, 제2 절연층(114) 및 제3 절연층(116)에 CH11 컨택홀(CH11)을 형성하여 액티브 하부 전극(113)의 표면이 노출될 수 있도록 한다.
도 5e를 참조하면, 공기중에 노출된 CH11 컨택홀(CH11)을 포함하여 제3 절연층(116) 상에 액티브 상부 전극(117) 및 제1 트랜지스터(T1)의 게이트 전극(131)이 패터닝되어 형성된다. 액티브 상부 전극(117)은 구동 트랜지스터(DT)의 게이트 전극으로써 CH11 컨택홀(CH11)을 통해 액티브 하부 전극(113)과 컨택한다. 액티브 상부 전극(117)은 U-모양으로 패터닝되고, 구동 트랜지스터(DT)의 액티브 전극(115D)과 중첩된다. 제1 트랜지스터(T1)의 게이트 전극(131)은 제1 트랜지스터(T1)의 액티브 전극(115S)과 중첩되고 액티브 상부 전극(117)과 이격되어 형성된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극(131)은 가로축을 따라 길게 형성되어 가로축으로 인접한 서브화소들과 공유될 수 있다. 제1 트랜지스터(T1)는 탑 게이트형 트랜지스터로 구현된다.
이어서 도 4b 및 도 5e를 참조하면, 액티브 상부 전극(117) 및 제1 트랜지스터(T1)의 게이트 전극(131)과 중첩되지 않은 액티브 전극(115D, 115S)을 소스 및 드레인 영역으로 형성하기 위해 도핑을 진행한다. 이 경우, 본 명세서의 일 실시예에 따른 트랜지스터는 PMOS를 예로 들어 설명하고 있으므로 P 도핑으로 구체화할 수 있다. 액티브 상부 전극(117)의 경우, 액티브 상부 전극(117)을 기준으로 U-모양의 안쪽과 바깥쪽에 액티브 상부 전극(117)과 중첩되지 않은 구동 트랜지스터(DT)의 액티브 전극(115D)이 마련되고, 이 영역을 도핑시킨다. 도핑을 통해 U-모양의 시작점과 끝점이 아닌, 구동 트랜지스터(DT)의 액티브 전극(115D)과 중첩되지 않은 U-모양의 안쪽과 바깥쪽에 소스 전극과 드레인 전극을 위치시킴으로써 채널의 폭이 채널의 길이보다 길게 형성되어 구동 트랜지스터(DT)는 고전류를 발생시킬 수 있다. 그리고, 액티브 하부 전극(113) 및 액티브 상부 전극(117)을 통해 구동 트랜지스터(DT)는 더블 게이트형 트랜지스터로 구현시킴으로써 고전류를 발생시킬 수 있다.
액티브 상부 전극(117) 및 제1 트랜지스터(T1)의 게이트 전극(131) 상에 제4 절연층(118)이 형성된다. 제4 절연층(118)은 구동 트랜지스터(DT) 및 제1 트랜지스터(T1)를 보호하는 역할을 할 수 있다. 제4 절연층(118) 형성 후에는 주입된 이온의 활성화 및 트랩 상태 밀도를 감소시키기 위해 수소화와 같은 열처리를 적용하여 트랜지스터의 성능을 향상시킬 수도 있다.
앞서 설명한, 제1 절연층(112), 제2 절연층(114), 제3 절연층(116), 및 제4 절연층(118)은 무기 절연 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
도 5f를 참조하면, 제3 절연층(116) 및 제4 절연층(118)에 CH14 컨택홀(CH14) 및 CH15 컨택홀(CH15)을 형성하여 구동 트랜지스터(DT)의 액티브 전극(115D)을 노출시킨다. CH14 컨택홀(CH14)은 구동 트랜지스터(DT)의 소스 전극이 컨택될 수 있게하고, CH15 컨택홀(CH15)은 구동 트랜지스터(DT)의 드레인 전극이 컨택될 수 있게한다.
제4 절연층(118)에 CH13 컨택홀(CH13)을 형성하여 액티브 상부 전극(117)을 노출시키고, 제3 절연층(116) 및 제4 절연층(118)에 CH12 컨택홀(CH12)을 형성하여 제1 트랜지스터(T1)의 액티브 전극(115S)을 노출시킨다. CH12 컨택홀(CH12)과 CH13 컨택홀(CH13)은 제1 트랜지스터(T1)의 액티브 전극(115S)과 구동 트랜지스터(DT)의 액티브 상부 전극(117)이 연결전극을 통해 서로 컨택될 수 있게한다.
도 5g를 참조하면, 공기중에 노출된 CH14 컨택홀(CH14)을 포함하여 제4 절연층(118) 상에 고전위 전원 배선(122)을 패터닝하여 형성한다. 구동 트랜지스터(DT)의 소스 전극은 CH14 컨택홀(CH14)을 통해 고전위 전원 배선(122)과 일체로 형성된다. 구동 트랜지스터(DT)는 고전위 전원 배선(122)을 통해 고전위 전압(Vdd)을 제공받는다. 그리고, 공기중에 노출된 CH15 컨택홀(CH15)을 포함하여 제4 절연층(118) 상에 드레인 전극(119A)을 패터닝하여 형성한다. 드레인 전극(119A)은 구동 트랜지스터(DT)의 액티브 전극(115D)과 중첩되어 형성되며, 액티브 상부 전극(117)과 중첩되지 않도록 액티브 상부 전극(117)의 안쪽에 배치된다.
구동 트랜지스터(DT)의 액티브 전극(115D) 상에 곡선 형태의 액티브 상부 전극을 배치하고, 구동 트랜지스터(DT)의 액티브 상부 전극(117) 안쪽에 드레인 전극을 위치하고 바깥쪽에 소스 전극을 위치시킴으로써 채널의 폭(W)이 채널의 길이(L)보다 길도록 구동 트랜지스터(DT)를 구현시킬 수 있다. 따라서, 구동 트랜지스터(DT)는 고전류를 발생시킬 수 있다.
또한, 공기중에 노출된 CH12 컨택홀(CH12) 및 CH13 컨택홀(CH13)을 포함하여 제4 절연층(118) 상에 연결전극(119C)을 패터닝하여 형성한다. 연결전극(119A)은 제1 트랜지스터(T1)의 액티브 전극(115S)과 구동 트랜지스터(DT)의 액티브 상부 전극(117)을 연결시킨다. 동시에, 제1 트랜지스터(T1)는 커패시터(Cst)의 일전극인 구동 트랜지스터(DT)의 액티브 하부 전극(113)에도 연결되어 도 2의 화소 구동 회로(40)를 구현할 수 있다.
고전위 전원 배선(122), 구동 트랜지스터(DT)의 드레인 전극(119A), 및 연결전극(119C)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다.
고전위 전원 배선(122), 구동 트랜지스터(DT)의 드레인 전극(119A), 및 연결전극(119C) 상에는 보호층이 형성될 수 있다. 보호층은 경우에 따라 화소 구동 회로(40)를 보호하는 보호층과 화소 구동 회로(40)의 단차를 평탄화시키는 평탄층을 별도로 구비할 수도 있다.
보호층에는 CH16 컨택홀(CH16)이 형성되고, CH16 컨택홀(CH16)을 통해 구동 트랜지스터(DT)의 드레인 전극(119A)은 제3 트랜지스터(T3) 또는 LED 소자(50)와 컨택될 수 있다. 구동 트랜지스터(DT)의 드레인 전극(119A)과 컨택될 전극은 투명 도전 물질로 이루어질 수 있다. 투명 도전 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지는 않는다.
도 6a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도로, 도 4a와 마찬가지로 구동 트랜지스터(DT), 제1 트랜지스터(T1), 및 커패시터(Cst)를 설명한다. 그리고, 도 6b는 도 6a의 B-B'를 자른 단면도이다. 도 6a 및 도 6b에 도시된 구성요소 중 도 4a 및 도 4b와 중복되는 구성요소의 구조 및 특징에 대해서는 간략히 설명하거나 생략할 수 있다.
도 6a는 U-모양으로 구현된 액티브 상부 전극을 포함하는 구동 트랜지스터의 평면도이다. 구동 트랜지스터(DT)는 액티브 하부 전극(213), 액티브 전극(215D), 액티브 상부 전극(217), 및 드레인 전극(219A)을 포함한다. 본 명세서의 일 실시예에 따른 구동 트랜지스터(DT)에서 액티브 상부 전극(217)은 소스 전극으로 사용되고 액티브 하부 전극(213)은 게이트 전극으로 사용되므로 구동 트랜지스터(DT)는 버텀 게이트형 트랜지스터로 구현된다. 그리고, 제1 트랜지스터(T1)는 게이트 전극(231), 액티브 전극(215S), 소스 전극, 및 드레인 전극을 포함한다.
구동 트랜지스터(DT)의 액티브 상부 전극(217)은 CH22 컨택홀(CH22) 및 CH23 컨택홀(CH23)을 통해 고전위 전원 배선(222)과 연결됨으로써 구현되고, 드레인 전극(219A)은 CH24 컨택홀(CH24)을 통해 제3 트랜지스터(T3)에 연결된다. 경우에 따라 제3 트랜지스터(T3)는 생략되어 구동 트랜지스터(DT)의 드레인 전극(219A)은 LED 소자(도 3의 50)의 애노드 전극에 연결될 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 액티브 전극(215D)을 중심으로 하부에는 액티브 하부 전극(213), 상부에는 액티브 상부 전극(217)이 배치된다. 구동 트랜지스터(DT)의 액티브 하부 전극(213)의 하부에는 액티브 하부 전극(213)과 중첩되는 캡전극(211)이 배치된다. 액티브 하부 전극(213) 및 캡전극(211)은 중첩되어 커패시터(Cst)를 형성한다. 캡전극(211)은 하부 전극이라고 일컫을 수도 있다.
구동 트랜지스터(DT)의 액티브 하부 전극(213)은 제1 트랜지스터(T1)의 액티브 전극(215S)의 소스 영역 또는 드레인 영역에 연결전극(219C)을 통해 전기적으로 연결된다. 구동 트랜지스터(DT)의 액티브 하부 전극(213)과 연결되는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 별도로 구비하지 않고 연결전극(119C)을 직접 제1 트랜지스터(T1)의 액티브 전극(115S)과 연결시킴으로 구현할 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극(231)은 액티브 전극(215S) 상에 중첩되도록 배치된다.
구동 트랜지스터(DT)의 액티브 상부 전극(217)은 전극 이름대로 U-모양으로 구현된다. 액티브 상부 전극(217)에 고전위 전원 전압을 인가함으로써 소스 전극으로 사용하고, 액티브 상부 전극(217)의 안쪽에 드레인 전극을 배치함으로써 채널의 폭(도 5g의 W)이 채널의 길이(도 5g의 L)보다 큰 구동 트랜지스터(DT)를 구현할 수 있다. 구동 트랜지스터(DT)의 구동 전류는 채널의 폭(도 5g의 W)에 비례하고, 채널의 길이(도 5g의 L)에 반비례하므로 채널의 폭(도 5g의 W)을 채널의 길이(도 5g의 L)보다 증가시킴으로써 구동 전류를 증가시킬 수 있고, 열집중 영역을 고르게 분포시킬 수 있으므로 구동 트랜지스터(DT)의 신뢰성을 향상시킬 수 있다.
구동 트랜지스터(DT)의 소스 전극을 U-모양으로 구현함으로써 구동 트랜지스터(DT)가 차지하는 면적을 감소시키면서 채널의 폭은 증가시킬 수 있다. 또한 구동 트랜지스터(DT)를 버텀 게이트형 트랜지스터로 구현하고, 구동 트랜지스터(DT)의 하부에 캡전극(211)을 배치함으로써 커패시터(Cst)를 구동 트랜지스터(DT)와 중첩하여 형성할 수 있으므로, 서브화소 내에 커패시터(Cst)를 형성할 별도의 영역을 마련하지 않아도 되므로 화소 구동 회로가 차지하는 영역을 줄일 수 있다.
도 7a 내지 도 7f는 도 6a에 도시된 구성요소의 제조 방법을 나타낸 도면이다. 도 7a 내지 도 7f에 대한 설명은 도 6b를 참조하여 함께 설명한다. 그리고, 도 5a 내지 도 5g에 대한 설명과 중복되는 부분은 생략하거나 간략히 할 수 있다.
도 7a를 참조하면, 기판(210) 상에 캡전극(211)이 패터닝되어 형성된다. 캡전극(211) 상에는 제1 절연층(212)이 기판(210) 전면에 형성된다.
도 7b를 참조하면, 캡전극(211) 및 제1 절연층(212) 상에 액티브 하부 전극(213)이 형성된다. 액티브 하부 전극(213)은 캡전극(211)과 중첩하여 형성된다. 캡전극(211) 및 액티브 하부 전극(213)은 서로 중첩하여 커패시턴스를 형성한다. 캡전극(211)과 액티브 하부 전극(213)은 커패시터(Cst)를 구현하는 전극이다. 따라서, 캡전극(211)은 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)와 연결되고 액티브 하부 전극(213)은 구동 트랜지스터(DT)의 게이트 전극이면서 동시에 커패시터(Cst)의 일전극이다. 캡전극(211) 및 액티브 하부 전극(213)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다. 그리고, 액티브 하부 전극(213) 상에는 제2 절연층(214)이 형성된다.
도 7c를 참조하면, 제2 절연층(214) 상에 액티브 전극(215D, 215S)이 형성된다. 구동 트랜지스터(DT)의 액티브 전극(215D)은 액티브 하부 전극(213)과 중첩되도록 액티브 하부 전극(213)의 영역 내에 형성된다. 그리고, 제1 트랜지스터(T1)의 액티브 전극(215S)은 구동 트랜지스터(DT)의 액티브 전극(215D)과 동일층에 서로 이격되어 형성되지만, 액티브 하부 전극(213)과 컨택하기 용이하도록 액티브 하부 전극(213)과 일부분 중첩하여 형성된다. 그리고, 액티브 전극(215D, 215S) 상에는 제3 절연층(216)이 형성된다.
도 7d를 참조하면, 제3 절연층(216) 상에 액티브 상부 전극(217) 및 제1 트랜지스터(T1)의 게이트 전극(231)이 패터닝되어 형성된다. 액티브 상부 전극(217)은 구동 트랜지스터(DT)의 소스 전극으로써 구동 트랜지스터(dT)의 액티브 전극(215D)과 중첩하도록 U-모양으로 패터닝된다. 제1 트랜지스터(T1)의 게이트 전극(231)은 제1 트랜지스터(T1)의 액티브 전극(215S)과 중첩되고 액티브 상부 전극(217)과 이격되어 형성된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극(231)은 가로축을 따라 길게 형성되어 가로축으로 인접한 서브화소들과 공유될 수 있다. 제1 트랜지스터(T1)는 탑 게이트형 트랜지스터로 구현된다.
이어서 도 6b 및 도 7d를 참조하면, 액티브 상부 전극(117) 및 제1 트랜지스터(T1)의 게이트 전극(231)과 중첩되지 않은 액티브 전극(215D, 215S)을 소스 및 드레인 영역으로 형성하기 위해 도핑을 진행한다. 이 경우, 본 명세서의 일 실시예에 따른 트랜지스터는 PMOS를 예로들어 설명하고 있으므로 P 도핑으로 구체화할 수 있다. 도핑시 액티브 상부 전극(217)이 마스크 역할을 하여 구동 트랜지스터(DT)의 액티브 전극(215D)을 도핑시킨다. 도핑되는 영역은 U-모양을 기준으로 U-모양의 안쪽과 바깥쪽에 액티브 상부 전극(217)과 중첩되지 않는 영역이다. 도핑을 통해 구동 트랜지스터(DT)의 액티브 전극(215D)은 액티브 상부 전극(217)과 중첩하지 않은 U-모양의 안쪽과 바깥쪽을 각각 소스 영역 및 드레인 영역으로 형성시킴으로써 채널은 U-모양으로 형성될 수 있다. 따라서, 구동 트랜지스터(DT)의 채널의 폭이 채널의 길이보다 길게 형성되므로 구동 트랜지스터(DT)는 고전류를 발생시킬 수 있다.
액티브 상부 전극(217) 및 제1 트랜지스터(T1)의 게이트 전극(231) 상에는 제4 절연층(218)이 형성된다. 제4 절연층(218)은 구동 트랜지스터(DT) 및 제1 트랜지스터(T1)를 보호하는 역할을 할 수 있다. 제4 절연층(218) 형성 후에는 주입된 이온의 활성화 및 트랩 상태 밀도를 감소시키기 위한 수소화를 위해 열처리를 진행함으로써 트랜지스터의 성능을 향상시킬 수도 있다.
도 7e를 참조하면, 제3 절연층(216) 및 제4 절연층(218)에 CH23 컨택홀(CH23)을 형성하여 구동 트랜지스터(DT)의 액티브 전극(215D)의 소스 영역을 노출시킨다. 그리고, 제4 절연층(218)에 CH22 컨택홀(CH22)을 형성하여 구동 트랜지스터(DT)의 액티브 상부 전극(217)을 노출시킨다. CH23 컨택홀(CH23) 및 CH22 컨택홀(CH22)을 통해 구동 트랜지스터(DT)의 액티브 전극(215D)의 소스 영역에 액티브 상부 전극(217)을 연결시키고, 고전위 전원 배선(222)으로부터 고전위 전압을 제공받는다.
제3 절연층(216), 제4 절연층(218), 및 제1 트랜지스터(T1)의 액티브 전극(215S)을 식각하여 CH21 컨택홀(CH21)을 형성함으로써 액티브 하부 전극(213)을 노출시킨다. CH21 컨택홀(CH21)을 통해 구동 트랜지스터(DT)의 액티브 하부 전극(213)과 제1 트랜지스터(T1)의 액티브 전극(215S)이 연결될 수 있도록 한다.
제3 절연층(216) 및 제4 절연층(218)에 CH24 컨택홀(CH24)을 형성하여 구동 트랜지스터(DT)의 액티브 전극(215D)의 드레인 영역을 노출시킨다. CH24 컨택홀(CH24)을 통해 구동 트랜지스터(DT)의 드레인 영역에 드레인 전극이 컨택될 수 있도록 한다.
도 7f를 참조하면, 공기중에 노출된 CH22 컨택홀(CH22) 및 CH23 컨택홀(CH23)을 포함하여 제4 절연층(218) 상에 고전위 전원 배선(222)을 패터닝하여 형성한다. 고전위 전원 배선(222)은 배선으로부터 분기된 전극을 통해 액티브 상부 전극(217)과 컨택한다. 그리고, 공기중에 노출된 CH24 컨택홀(CH24)을 포함하여 제4 절연층(218) 상에 드레인 전극(219A)을 패터닝하여 형성한다. 드레인 전극(219A)은 구동 트랜지스터(DT)의 액티브 전극(215D)의 드레인 영역과 중첩되어 형성되며, 액티브 상부 전극(217)과 중첩되지 않도록 액티브 상부 전극(217)의 안쪽에 배치된다.
구동 트랜지스터(DT)의 소스 전극을 U-모양의 구조로 형성하고 구동 트랜지스터(DT)의 액티브 전극(215D) 상에 중첩되도록 형성함으로써, 구동 트랜지스터(DT)의 채널의 폭(W)이 채널의 길이(L)보다 길도록 구현시킬 수 있다. 따라서, 구동 트랜지스터(DT)는 고전류를 발생시킬 수 있다.
또한, 공기중에 노출된 CH21 컨택홀(CH21)을 포함하여 제4 절연층(218) 상에 연결전극(219C)을 패터닝하여 형성한다. 연결전극(219A)은 제1 트랜지스터(T1)의 액티브 전극(215S)과 구동 트랜지스터(DT)의 액티브 하부 전극(213)을 연결시킨다. 동시에, 제1 트랜지스터(T1)는 커패시터(Cst)의 일전극인 구동 트랜지스터(DT)의 액티브 하부 전극(213)에도 연결되어 도 2의 화소 구동 회로(40)를 구현할 수 있다.
고전위 전원 배선(222), 구동 트랜지스터(DT)의 드레인 전극(219A), 및 연결전극(219C) 상에는 보호층이 형성될 수 있다. 보호층은 경우에 따라 화소 구동 회로(40)를 보호하는 보호층과 화소 구동 회로(40)의 단차를 평탄화시키는 평탄층을 별도로 구비할 수도 있다.
보호층에는 CH25 컨택홀(CH25)이 형성되고, CH25 컨택홀(CH25)을 통해 구동 트랜지스터(DT)의 드레인 전극(219A)은 제3 트랜지스터(T3) 또는 LED 소자(50)와 컨택될 수 있다. 구동 트랜지스터(DT)의 드레인 전극(219A)과 컨택될 전극은 투명 도전 물질로 이루어질 수 있다.
도 8a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도로, 구동 트랜지스터(DT) 및 제1 트랜지스터(T1)를 설명한다. 도 8b는 도 8a의 C-C'를 자른 단면도이다.
도 8a는 O-모양으로 구현된 액티브 상부 전극을 포함하는 구동 트랜지스터의 평면도이다. 구동 트랜지스터(DT)는 액티브 하부 전극(113), 액티브 상부 전극(317), 액티브 전극(315D), 소스 전극, 및 드레인 전극(319A)을 포함한다. 본 명세서의 일 실시예에 따른 구동 트랜지스터(DT)에서 액티브 상부 전극(317)은 게이트 전극으로 사용되어 구동 트랜지스터(DT)는 탑 게이트형 트랜지스터로 구현된다. 그리고, 제1 트랜지스터(T1)는 게이트 전극(331), 액티브 전극(315S), 소스 전극, 및 드레인 전극을 포함한다.
구동 트랜지스터(DT)의 소스 전극은 CH34 컨택홀(CH34)을 통해 고전위 전원 배선(322)과 직접적으로 연결됨으로써 구현되고, 드레인 전극(319A)은 CH35 컨택홀(CH35)을 통해 제3 트랜지스터(T3)에 연결된다. 경우에 따라 제3 트랜지스터(T3)는 생략되어 구동 트랜지스터(DT)의 드레인 전극(319A)은 LED 소자(50)의 애노드 전극에 연결될 수 있다.
구동 트랜지스터(DT)는 기판(310) 상에 형성되어 구동 트랜지스터(DT)의 액티브 전극(315D)을 중심으로 하부에는 하부 전극(313), 상부에는 액티브 상부 전극(317)이 배치된다. 하부 전극(313)은 액티브 상부 전극(317) 및 구동 트랜지스터(DT)의 액티브 전극(315D)과 중첩된다. 하부 전극(313)은 경우에 따라 생략될 수도 있다.
하부 전극(313)은 기판(310) 상에 형성된 제1 절연층(312) 상에 형성된다. 제1 절연층(312)은 하부 전극(313)이 기판(310)과의 부착력을 증가시켜준다. 경우에 따라서 제1 절연층(312)은 생략될 수도 있다. 그리고, 하부 전극(313) 상에는 제2 절연층(314)이 형성된다.
구동 트랜지스터(DT)의 액티브 전극(315D) 및 제1 트랜지스터(T1)의 액티브 전극(315S)은 제2 절연층(314) 상에 형성된다. 구동 트랜지스터(DT)의 액티브 전극(315D)은 하부 전극(313)과 일부 중첩하도록 배치된다. 그리고, 제1 트랜지스터(T1)의 액티브 전극(315S)은 구동 트랜지스터(DT)의 액티브 전극(315D)과 동일층에 서로 이격되어 형성되며 구동 트랜지스터(DT)의 액티브 상부 전극(317)과 컨택하기 용이하도록 액티브 상부 전극(317)과 인접하여 형성된다. 그리고, 액티브 전극(315S, 315D) 상에는 제3 절연층(316)이 형성된다.
제3 절연층(316) 상에는 구동 트랜지스터(DT)의 액티브 상부 전극(317) 및 제1 트랜지스터(T1)의 게이트 전극(331)이 형성된다. 구동 트랜지스터(DT)의 액티브 상부 전극(317)은 구동 트랜지스터(DT)의 액티브 전극(315D) 상에 중첩되도록 배치되고, 제1 트랜지스터(T1)의 게이트 전극(331)은 제1 트랜지스터(T1)의 액티브 전극(315S) 상에 중첩되도록 배치된다. 이 경우, 제1 트랜지스터(T1) 및 구동 트랜지스터(DT)는 탑 게이트형 트랜지스터로 구현될 수 있다.
구동 트랜지스터(DT)의 액티브 상부 전극(317)은 밀폐된 도넛형의 구조로 구현된다. O-모양의 안쪽과 바깥쪽에 각각 소스 전극 및 드레인 전극과 컨택할 수 있도록 소스 영역 및 드레인 영역을 마련할 수 있다. 액티브 상부 전극(317) 및 제1 트랜지스터(T1)의 게이트 전극(331)과 중첩되지 않은 액티브 전극(315D, 315S)을 소스 영역 및 드레인 영역으로 형성하기 위해서 도핑을 진행한다. 이 경우, 본 명세서의 일 실시예에 따른 트랜지스터는 PMOS를 예로 들어 설명하고 있으므로 P 도핑으로 구체화할 수 있다. 도핑을 통해 도체화된 액티브 상부 전극(317)의 안쪽과 바깥쪽에 각각 드레인 전극과 소스 전극을 연결시킴으로써 채널의 폭이 채널의 길이보다 큰 구동 트랜지스터(DT)를 구현할 수 있다.
구동 트랜지스터(DT)의 구동 전류는 채널의 폭(W)에 비례하고, 채널의 길이(L)에 반비례하므로 채널의 폭(W)을 채널의 길이(L)보다 증가시킴으로써 구동 전류를 증가시키고 구동 전류의 분포를 균일하게 할 수 있으며 열집중 영역을 고르게 분포시킬 수 있으므로 구동 트랜지스터(DT)의 신뢰성을 향상시킬 수 있다. 또한, 구동 트랜지스터(DT)의 게이트 전극을 O-모양으로 구현함으로써 구동 트랜지스터(DT)가 차지하는 면적이 감소되므로 고해상도 표시패널에도 용이하게 적용할 수 있다.
이어서, 구동 트랜지스터(DT)의 액티브 상부 전극(317) 및 제1 트랜지스터(T1)의 게이트 전극(331) 상에 제4 절연층(318)을 형성한다. 제3 절연층(316) 및 제4 절연층(318)에 CH31 컨택홀(CH31)을 형성하여 제1 트랜지스터(T1)의 액티브 전극(315S)의 소스 영역 또는 드레인 영역을 노출시킨다. 그리고, 제4 절연층(318)에 CH32 컨택홀(CH32)을 형성하여 액티브 상부 전극(317)을 노출시킨다. CH31 컨택홀(CH31)과 CH32 컨택홀(CH32)은 제1 트랜지스터(T1)의 소스 영역과 구동 트랜지스터(DT)의 게이트 전극이 연결전극을 통해 서로 컨택될 수 있게한다.
제3 절연층(316) 및 제4 절연층(318)에 CH34 컨택홀(CH34) 및 CH35 컨택홀(CH35)을 형성하여 구동 트랜지스터(DT)의 액티브 전극(315D)의 소스 영역 및 드레인 영역을 노출시킨다. CH34 컨택홀(CH34)은 구동 트랜지스터(DT)의 소스 영역이 고전위 전원 배선(322)과 컨택할 수 있게하고, CH35 컨택홀(CH35)은 구동 트랜지스터(DT)의 드레인 영역이 드레인 전극(319A)과 컨택할 수 있게한다.
제2 절연층(314), 제3 절연층(316), 및 제4 절연층(318)에 CH33 컨택홀(CH33)을 형성하여 하부 전극(313)을 노출시킨다. CH33 컨택홀(CH33)은 하부 전극(313)을 고전위 전원 배선(322)과 컨택시킴으로써 하부 전극(313)이 플로팅되지 않도록 한다.
제4 절연층(318) 상에는 고전위 전원 배선(322), 구동 트랜지스터(DT)의 드레인 전극(319A), 및 연결전극(319C)이 패터닝되어 형성된다. 고전위 전원 배선(322)은 CH34 컨택홀(CH34) 및 CH33 컨택홀(CH33)을 포함하여 세로축을 따라 형성될 수 있다. 구동 트랜지스터(DT)의 드레인 전극(319A)은 CH35 컨택홀(CH35)을 커버하고, 연결전극(319C)은 CH31 컨택홀(CH31) 및 CH32 컨택홀(CH32)을 커버한다.
고전위 전원 배선(322), 구동 트랜지스터(DT)의 드레인 전극(319A), 및 연결전극(319C) 상에는 보호층이 형성될 수 있다. 보호층은 경우에 따라 화소 구동 회로(40)를 보호하는 보호층과 화소 구동 회로(40)의 단차를 평탄화시키는 평탄층을 별도로 구비할 수도 있다.
도 9a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다. 도 9b는 도 9a의 D-D'를 자른 단면도이다. 도 9a는 도 4a 및 도 8a의 변형된 실시예이므로 도 4a, 도 4b, 도 5a 내지 도 5g, 도 8a, 및 도 8b와 중복되는 설명은 간략히 하거나 설명할 수 있다.
도 9a는 O-모양으로 구현된 액티브 상부 전극을 포함하는 구동 트랜지스터의 평면도이다. 구동 트랜지스터(DT)는 액티브 하부 전극(413), 액티브 상부 전극(417), 액티브 전극(415D), 소스 전극, 및 드레인 전극(419A)을 포함한다. 본 명세서의 일 실시예에 따른 구동 트랜지스터(DT)에서 액티브 하부 전극(413) 및 액티브 상부 전극(417)은 게이트 전극으로 사용되므로 구동 트랜지스터(DT)는 더블 게이트형 트랜지스터로 구현된다. 그리고, 제1 트랜지스터(T1)는 게이트 전극(431), 액티브 전극(415S), 소스 전극, 및 드레인 전극을 포함한다.
구동 트랜지스터(DT)의 소스 전극은 CH43 컨택홀(CH43)을 통해 고전위 전원 배선(422)과 직접적으로 연결됨으로써 구현되고, 드레인 전극(419A)은 CH44 컨택홀(CH44)을 통해 제3 트랜지스터(T3)에 연결된다. 경우에 따라 제3 트랜지스터(T3)는 생략되어 구동 트랜지스터(DT)의 드레인 전극(419A)은 LED 소자(50)의 애노드 전극에 연결될 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 액티브 전극(415D)을 중심으로 하부에는 액티브 하부 전극(413), 상부에는 액티브 상부 전극(417)이 배치되고, 액티브 하부 전극(413) 및 액티브 상부 전극(417)은 서로 컨택한다. 구동 트랜지스터(DT)의 액티브 하부 전극(413)의 하부에는 액티브 하부 전극(413)과 중첩되는 캡전극(411)이 배치된다. 액티브 하부 전극(413) 및 캡전극(411)은 중첩되어 커패시터(Cst)를 형성한다.
구동 트랜지스터(DT)의 게이트 전극(413, 417)은 제1 트랜지스터(T1)의 액티브 전극(415S)의 소스 영역 또는 드레인 영역에 연결전극(419C)을 통해 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극(413, 417)과 연결되는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 별도로 구비하지 않고 연결전극(419C)을 직접 제1 트랜지스터(T1)의 액티브 전극(415S)과 연결시킴으로 구현할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(431)은 액티브 전극(415S) 상에 중첩되도록 배치된다.
구동 트랜지스터(DT)의 액티브 상부 전극(417)은 도 8a에 포함된 구동 트랜지스터(DT)의 액티브 상부 전극(317)과 동일한 형태로 구현된다. 액티브 상부 전극(417)의 안쪽과 바깥쪽에 각각 소스 전극 및 드레인 전극과 컨택할 수 있도록 소스 영역 및 드레인 영역을 마련할 수 있다. 도핑을 통해 액티브 전극(415D)에 소스 영역 및 드레인 영역을 형성하고, 도체화된 액티브 상부 전극(417)의 안쪽과 바깥쪽에 각각 드레인 전극과 소스 전극을 연결시킴으로써 채널의 폭(도 8a의 W)이 채널의 길이(도 8a의 L)보다 큰 구동 트랜지스터(DT)를 구현할 수 있다. 따라서, 구동 트랜지스터(DT)의 구동 전류가 증가하고 구동 전류의 분포를 균일하게 할 수 있으며 열집중 영역을 고르게 분포시킬 수 있으므로 구동 트랜지스터(DT)의 신뢰성을 향상시킬 수 있다. 또한, 구동 트랜지스터(DT)의 게이트 전극을 O-모양으로 구현함으로써 구동 트랜지스터(DT)가 차지하는 면적이 감소되므로 고해상도 표시패널에서도 용이하게 적용할 수 있다. 또한, 구동 트랜지스터(DT)를 더블 게이트형 트랜지스터로 구현하고, 구동 트랜지스터(DT)의 하부에 캡전극(411)을 배치함으로써 커패시터(Cst)를 구동 트랜지스터(DT)와 중첩하여 형성할 수 있으므로, 서브화소 내에 커패시터(Cst)를 형성할 별도의 영역을 마련하지 않아도 되므로 화소 구동 회로가 차지하는 영역을 줄일 수 있다.
캡전극(411)은 기판(410) 상에 형성되고, 캡전극(411) 상에 제1 절연층(412)이 형성되고, 제1 절연층(412) 상에 액티브 하부 전극(413)이 형성되고, 액티브 하부 전극(413) 상에 제2 절연층(414)이 형성되고, 제2 절연층(414) 상에 구동 트랜지스터(DT)의 액티브 전극(415D) 및 제1 트랜지스터(DT)의 액티브 전극(415S)이 형성되고, 액티브 전극(415D, 415S) 상에 제3 절연층(416)이 형성되고, 제3 절연층(416) 상에 구동 트랜지스터(DT)의 액티브 상부 전극(417) 및 제1 트랜지스터(T1)의 게이트 전극(431)이 형성되며, 게이트 전극(417, 413) 상에 제4 절연층(418)이 형성된다. 그리고, 제4 절연층(418) 상에 연결전극(419C)이 형성된다. 이 경우, 제1 트랜지스터(T1)의 액티브 전극(415S)의 소스 영역 또는 드레인 영역은 액티브 하부 전극(413)과 중첩되어 중첩된 영역에 연결전극(419C)을 마련하기 위한 CH41 컨택홀(CH41)을 형성할 수 있도록 한다.
제2 절연층(414), 제1 트랜지스터(T1)의 액티브 전극(415S), 제3 절연층(416), 및 제4 절연층(418)에 CH41 컨택홀(CH41)을 형성하여 액티브 하부 전극(413)의 표면 및 제1 트랜지스터(T1)의 액티브 전극(415S)의 측면을 노출시키고, 제4 절연층(418)에 CH42 컨택홀(CH42)을 형성하여 액티브 상부 전극(417)을 노출시킨다. 연결전극(419C)은 CH41 컨택홀(CH41) 및 CH42 컨택홀(CH42)을 포함하여 형성되고, 연결전극(419C)은 액티브 하부 전극(413), 액티브 상부 전극(417), 및 제1 트랜지스터(T1)의 액티브 전극(415S)과 컨택하여 전기적으로 도통시킨다. 이 경우, 제1 트랜지스터(T1)의 액티브 전극(415S)과 구동 트랜지스터의 액티브 하부 전극(413)이 동일한 컨택홀에 의해 일체로 연결되지만, 이에 한정되지 않고, 도 4a 및 도 4b의 구조와 같이 제1 트랜지스터(T1)의 액티브 전극(415S)과 구동 트랜지스터의 액티브 하부 전극(413)은 서로 다른 컨택홀에 의해 연결될 수도 있다.
제3 절연층(416) 및 제4 절연층(418)에 CH43 컨택홀(CH43) 및 CH44 컨택홀(CH44)을 형성하여 구동 트랜지스터(DT)의 액티브 전극(415D)을 노출시킨다. CH43 컨택홀(CH43)은 구동 트랜지스터(DT)의 소스 전극이 컨택될 수 있게하고, CH44 컨택홀(CH44)은 구동 트랜지스터(DT)의 드레인 전극이 컨택될 수 있게한다. 구동 트랜지스터(DT)의 소스 전극은 CH43 컨택홀(CH43)을 통해 고전위 전원 배선(422)과 일체로 형성된다. 구동 트랜지스터(DT)는 고전위 전원 배선(422)을 통해 고전위 전압(Vdd)을 제공받는다.
도 10a는 본 명세서의 일 실시예에 따른 화소 구동 회로 중 일부를 도시한 평면도이다. 도 10b는 도 10a의 E-E'를 자른 단면도이다. 도 10a는 도 6a 및 도 8a의 변형된 실시예이므로 도 6a, 도 6b, 도 7a 내지 도 7f, 도 8a, 및 도 8b와 중복되는 설명은 간략히 하거나 설명할 수 있다.
도 10a는 O-모양으로 구현된 액티브 상부 전극을 포함하는 구동 트랜지스터의 평면도이다. 구동 트랜지스터(DT)는 액티브 하부 전극(513), 액티브 상부 전극(517), 액티브 전극(515D), 소스 전극, 및 드레인 전극(519A)을 포함한다. 본 명세서의 일 실시예에 따른 구동 트랜지스터(DT)에서 액티브 상부 전극(517)은 소스 전극으로 사용되고 액티브 하부 전극(513)은 게이트 전극으로 사용되므로 구동 트랜지스터(DT)는 바텀 게이트형 트랜지스터로 구현된다. 그리고, 제1 트랜지스터(T1)는 게이트 전극(531), 액티브 전극(515S), 소스 전극, 및 드레인 전극을 포함한다.
구동 트랜지스터(DT)의 액티브 상부 전극(517)은 CH52 컨택홀(CH52) 및 CH53 컨택홀(CH53)을 통해 고전위 전원 배선(522)과 연결됨으로써 구현되고, 드레인 전극(519A)은 CH54 컨택홀(CH54)을 통해 제3 트랜지스터(T3)에 연결된다. 경우에 따라 제3 트랜지스터(T3)는 생략되어 구동 트랜지스터(DT)의 드레인 전극(519A)은 LED 소자(50)의 애노드 전극에 연결될 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 액티브 전극(515D)을 중심으로 하부에는 액티브 하부 전극(513), 상부에는 액티브 상부 전극(517)이 배치되된다. 구동 트랜지스터(DT)의 액티브 하부 전극(513)의 하부에는 액티브 하부 전극과 중첩되는 캡전극(511)이 배치된다. 액티브 하부 전극(513) 및 캡전극(511)은 중첩되어 커패시터(Cst)를 형성한다.
구동 트랜지스터(DT)의 액티브 하부 전극(513)은 제1 트랜지스터(T1)의 액티브 전극(515S)의 소스 영역 또는 드레인 영역에 연결전극(519C)을 통해 전기적으로 연결된다. 구동 트랜지스터(DT)의 액티브 하부 전극(513)과 연결되는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 별도로 구비하지 않고 연결전극(519C)을 직접 제1 트랜지스터(T1)의 액티브 전극(515S)과 연결시킴으로 구현할 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극(531)은 액티브 전극(515S) 상에 중첩되도록 배치된다.
구동 트랜지스터(DT)의 액티브 상부 전극(517)은 도 8a에 포함된 구동 트랜지스터(DT)의 액티브 상부 전극(317)과 동일한 형태로 구현된다. 액티브 상부 전극(517)의 안쪽과 바깥쪽에 각각 소스 전극 및 드레인 전극과 컨택할 수 있도록 소스 영역 및 드레인 영역을 마련할 수 있다. 도핑을 통해 액티브 전극(515D)에 소스 영역 및 드레인 영역을 형성하고, 도체화된 액티브 상부 전극(517)의 안쪽과 바깥쪽에 각각 드레인 전극과 소스 전극을 연결시킴으로써 채널의 폭이 채널의 길이보다 큰 구동 트랜지스터(DT)를 구현할 수 있다. 따라서, 구동 트랜지스터(DT)의 구동 전류가 증가하고 구동 전류의 분포를 균일하게 할 수 있으며 열집중 영역을 고르게 분포시킬 수 있으므로 구동 트랜지스터(DT)의 신뢰성을 향상시킬 수 있다. 또한, 구동 트랜지스터(DT)의 게이트 전극을 O-모양으로 구현함으로써 구동 트랜지스터(DT)가 차지하는 면적이 감소되므로 고해상도 표시패널에서도 용이하게 적용할 수 있다. 또한, 구동 트랜지스터(DT)의 하부에 캡전극(511)을 배치함으로써 커패시터(Cst)를 구동 트랜지스터(DT)와 중첩하여 형성할 수 있으므로, 서브화소 내에 커패시터(Cst)를 형성할 별도의 영역을 마련하지 않아도 되므로 화소 구동 회로가 차지하는 영역을 줄일 수 있다.
캡전극(511)은 기판(510) 상에 형성되고, 캡전극(511) 상에 제1 절연층(512)이 형성되고, 제1 절연층(512) 상에 액티브 하부 전극(513)이 형성되고, 액티브 하부 전극(513) 상에 제2 절연층(514)이 형성되고, 제2 절연층(514) 상에 구동 트랜지스터(DT)의 액티브 전극(515D) 및 제1 트랜지스터(DT)의 액티브 전극(515S)이 형성되고, 액티브 전극(515D, 515S) 상에 제3 절연층(516)이 형성되고, 제3 절연층(516) 상에 구동 트랜지스터(DT)의 액티브 상부 전극(517) 및 제1 트랜지스터(T1)의 게이트 전극(531)이 형성되며, 게이트 전극(517, 513) 상에 제4 절연층(518)이 형성된다. 그리고, 제4 절연층(518) 상에 연결전극(519C)이 형성된다. 이 경우, 제1 트랜지스터(T1)의 액티브 전극(515S)의 소스 영역 또는 드레인 영역은 액티브 하부 전극(513)과 중첩되어 중첩된 영역에 연결전극(519C)을 마련하기 위한 CH51 컨택홀(CH51)을 형성할 수 있도록 한다.
제2 절연층(514), 제1 트랜지스터(T1)의 액티브 전극(515S), 제3 절연층(516), 및 제4 절연층(518)에 CH51 컨택홀(CH51)을 형성하여 액티브 하부 전극(513)의 표면 및 제1 트랜지스터(T1)의 액티브 전극(515S)의 측면을 노출시킨다. 연결전극(519C)은 CH51 컨택홀(CH51)을 포함하여 형성되고, 연결전극(519C)은 액티브 하부 전극(513) 및 제1 트랜지스터(T1)의 액티브 전극(515S)과 컨택하여 전기적으로 도통시킨다.
제3 절연층(516) 및 제4 절연층(518)에 CH52 컨택홀(CH52) 및 CH54 컨택홀(CH54)을 형성하여 구동 트랜지스터(DT)의 액티브 전극(515D)을 노출시킨다. CH52 컨택홀(CH52)은 구동 트랜지스터(DT)의 소스 전극이 컨택될 수 있게하고, CH54 컨택홀(CH54)은 구동 트랜지스터(DT)의 드레인 전극이 컨택될 수 있게한다. 구동 트랜지스터(DT)의 소스 전극은 CH52 컨택홀(CH52)을 통해 고전위 전원 배선(522)과 일체로 형성된다. 구동 트랜지스터(DT)는 고전위 전원 배선(522)을 통해 고전위 전압(Vdd)을 제공받는다. 그리고, 제4 절연층(518)에 CH53 컨택홀(CH53)을 형성하여 구동 트랜지스터(DT)의 액티브 상부 전극(517)을 노출시킨다. 고전위 전원 배선(522)은 배선으로부터 분기된 전극을 통해 액티브 상부 전극(517)과 컨택한다. 구동 트랜지스터(DT)의 소스 전극을 O-모양의 구조로 형성하고 구동 트랜지스터(DT)의 액티브 전극(515D) 상에 중첩되도록 형성함으로써, 구동 트랜지스터(DT)의 채널의 폭(도 8a의 W)이 채널의 길이(도 8a의 L)보다 길도록 구현시킬 수 있다. 따라서, 구동 트랜지스터(DT)는 고전류를 발생시킬 수 있다.
이상으로 본 명세서의 일 실시예에 따른 화소 구동 회로의 일부 구성요소에 대한 제작 방법을 설명하였다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 기판, 기판 상에 있고 소스 영역, 드레인 영역, 및 패널 영역을 포함하는 액티브 전극, 및 액티브 전극 상에 있는 곡선 형태의 액티브 상부 전극을 포함한다. 액티브 전극의 채널 영역 및 액티브 상부 전극은 서로 중첩하여 채널 영역은 액티브 상부 전극의 형태와 동일할 수 있다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 화소 내의 집적도를 향상시킬 수 있다.
본 명세서의 다른 특징에 따르면, 표시패널은 기판 상에 있는 하부 전극, 및 기판과 액티브 전극 사이에 있는 액티브 하부 전극을 더 포함하고, 하부 전극 및 액티브 하부 전극은 중첩하여 커패시터로 구현될 수 있다.
본 명세서의 다른 특징에 따르면, 기판과 액티브 전극 사이에 하부 전극을 더 포함하고, 액티브 상부 전극 및 액티브 하부 전극은 연결전극에 의해 서로 연결되어 더블 게이트형 트랜지스터로 구현될 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 액티브 전극, 액티브 전극의 상부에 있고 액티브 전극과 중첩하며 곡선 형태로 구현된 액티브 상부 전극, 및 액티브 전극의 하부에 있고 액티브 전극과 중첩하는 액티브 하부 전극을 포함한다. 액티브 상부 전극 및 액티브 하부 전극은 소스 전극, 드레인 전극, 또는 게이트 전극의 역할을 한다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 화소 내의 집적도를 향상시킬 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 기판, 기판 상에 있는 하부 전극, 하부 전극 상에 있고, 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 액티브 전극, 액티브 전극의 드레인 영역에 컨택하는 드레인 전극, 액티브 전극 상부에 있는 소스 전극 또는 상부 게이트 전극, 액티브 전극 하부에 있는 액티브 하부 전극을 포함한다. 그리고, 하부 전극, 액티브 하부 전극, 및 액티브 전극의 채널 영역은 서로 중첩하며, 소스 전극 또는 상부 게이트 전극은 곡선 형태로 구현된다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 화소 내의 집적도를 향상시킬 수 있다.
본 명세서의 다른 특징에 따르면, 하부 전극 및 액티브 하부 전극은 중첩하여 커패시터로 구현될 수 있다.
본 명세서의 다른 특징에 따르면, 상부 게이트 전극 및 액티브 하부 전극은 연결전극에 의해 서로 연결되어 더블 게이트형 트랜지스터로 구현될 수 있다.
본 명세서의 다른 특징에 따르면, 소스 전극 또는 상부 게이트 전극은 액티브 전극과 중첩하고, 액티브 전극은 소스 전극 또는 상부 게이트 전극과 중첩하지 않는 영역이 존재하며, 액티브 전극의 중첩하지 않는 영역은 소스 전극 또는 상부 게이트 전극의 곡선 형태의 안쪽 영역과 상기 곡선 형태의 바깥쪽 영역, 두 개의 영역으로 구분될 수 있다. 그리고, 액티브 전극의 안쪽 영역은 드레인 영역이고, 액티브 전극의 바깥쪽 영역은 소스 영역일 수 있다.
본 명세서의 다른 특징에 따르면, 곡선 형태는 U-모양 또는 O-모양으로 구현될 수 있다.
본 명세서의 다른 특징에 따르면, 표시패널은 LED 소자 및 고전위 전압을 제공하는 고전위 전원 배선을 더 포함하고, 소스 전극은 고전위 전원 배선과 일체형으로 구현되며, 드레인 전극은 LED 소자에 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 고전위 전원 배선은 분기되어 곡선 형태의 소스 전극과 컨택할 수 있다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에 있어서, 박막 트랜지스터는 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 액티브 전극, 액티브 전극의 상부에 있고 액티브 전극과 중첩하는 전극, 및 액티브 전극의 하부에 있고 액티브 전극과 중첩하는 전극을 포함한다. 그리고, 액티브 전극의 하부에 있는 전극은 게이트 전극이고, 액티브 전극의 상부에 있는 전극은 곡선 형태로 구현되어 소스 전극 또는 게이트 전극의 역할을 한다. 따라서, 박막 트랜지스터는 높은 구동 전류를 발생시킬 수 있다.
본 명세서의 다른 특징에 따르면, 채널 영역은 액티브 전극의 상부에 있는 전극과 중첩하는 영역일 수 있다.
본 명세서의 다른 특징에 따르면, 채널 영역은 폭과 길이를 갖는데 채널 영역의 폭이 채널 영역의 길이보다 클 수 있다.
본 명세서의 다른 특징에 따르면, 액티브 전극의 상부에 있는 전극과 액티브 전극의 하부에 있는 전극은 서로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 곡선 형태로 구현된 전극은 U-모양 또는 O-모양일 수 있다. 그리고, 곡선 형태로 구현된 전극은 액티브 전극을 두 개의 영역으로 구분할 수 있다.
본 명세서의 다른 특징에 따르면, 액티브 전극의 상부에 있는 전극은 소스 전극이고, 액티브 전극의 하부에 있는 전극은 게이트 전극일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 표시패널
10a : 표시 영역
10b : 비표시 영역
20 : 세로축 배선
30 : 가로축 배선
110 : 기판
112, 212, 312, 412, 512 : 제1 절연층
114, 214, 314, 414, 514 : 제2 절연층
116, 216, 316, 416, 516 : 제3 절연층
118, 218, 318, 418, 518 : 제4 절연층
구동 트랜지스터의 액티브 전극 : 115D, 215D, 315D, 415D, 515D
제1 트랜지스터의 액티브 전극 : 115S, 215S, 315S, 415S, 515S
U-모양 전극 : 117, 217
O-모양 전극 : 317, 417, 517
고전위 전원 배선 : 122, 222, 322, 422, 522
제1 트랜지스터의 게이트 전극 : 131, 231, 331, 431, 531

Claims (15)

  1. 기판;
    상기 기판 상에 있고, 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 액티브 전극; 및
    상기 액티브 전극 상에 있는 곡선 형태의 액티브 상부 전극을 포함하고,
    상기 액티브 전극의 상기 채널 영역 및 상기 액티브 상부 전극은 서로 중첩하여 상기 채널 영역은 상기 액티브 상부 전극의 형태와 동일한, 표시패널.
  2. 제1항에 있어서,
    상기 기판 상에 있는 하부 전극; 및
    상기 기판과 상기 액티브 전극 사이에 있는 액티브 하부 전극을 더 포함하고,
    상기 하부 전극 및 상기 액티브 하부 전극은 중첩하여 커패시터로 구현된, 표시패널.
  3. 제1항에 있어서,
    상기 기판과 상기 액티브 전극 사이에 액티브 하부 전극을 더 포함하고,
    상기 액티브 상부 전극 및 상기 액티브 하부 전극은 연결전극에 의해 서로 연결되어 더블 게이트형 트랜지스터로 구현된, 표시패널.
  4. 제1항에 있어서,
    상기 액티브 전극이 상기 액티브 상부 전극과 중첩하지 않는 영역은 상기 채널 영역의 안쪽 영역과 바깥쪽 영역으로 구분되는, 표시패널.
  5. 제4항에 있어서,
    상기 액티브 전극의 안쪽 영역은 상기 드레인 영역이고,
    상기 액티브 전극의 바깥쪽 영역은 상기 소스 영역인, 표시패널.
  6. 제1항에 있어서,
    상기 곡선 형태는 U-모양 또는 O-모양인, 표시패널.
  7. 제1항에 있어서,
    상기 소스 영역과 컨택하는 소스 전극;
    상기 드레인 영역과 컨택하는 드레인 전극;
    상기 소스 전극 또는 상기 드레인 전극과 연결된 LED 소자; 및
    고전위 전압을 제공하는 고전위 전원 배선을 더 포함하고,
    상기 소스 전극은 상기 고전위 전원 배선과 일체형으로 구현되며,
    상기 드레인 전극은 상기 LED 소자에 연결된, 표시패널.
  8. 제7항에 있어서,
    상기 고전위 전원 배선은 분기되어 상기 곡선 형태의 소스 전극과 컨택하는, 표시패널.
  9. 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 액티브 전극;
    상기 액티브 전극의 상부에 있고 상기 액티브 전극과 중첩하며 곡선 형태로 구현된 액티브 상부 전극; 및
    상기 액티브 전극의 하부에 있고 상기 액티브 전극과 중첩하는 액티브 하부 전극을 포함하고,
    상기 액티브 상부 전극 및 상기 액티브 하부 전극은 소스 전극, 드레인 전극, 또는 게이트 전극의 역할을 하는, 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 채널 영역은 상기 액티브 상부 전극과 중첩하는 영역인, 박막 트랜지스터.
  11. 제9항에 있어서,
    상기 채널 영역은 폭과 길이를 갖고 상기 채널 영역의 폭이 상기 채널 영역의 길이보다 큰, 박막 트랜지스터.
  12. 제9항에 있어서,
    상기 액티브 상부 전극과 상기 액티브 하부 전극은 서로 연결된, 박막 트랜지스터.
  13. 제9항에 있어서,
    상기 액티브 상부 전극은 U-모양 또는 O-모양인, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 액티브 상부 전극은 상기 액티브 전극을 두 개의 영역으로 구분하는, 박막 트랜지스터.
  15. 제9항에 있어서,
    상기 액티브 상부 전극은 소스 전극 또는 드레인 전극이고,
    상기 액티브 하부 전극은 게이트 전극인, 박막 트랜지스터.
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