KR20240007820A - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

화소는 제1 노드와 연결되는 게이트 단자, 제1 전원과 연결되는 제1 단자 및 제1 노드와 동일한 전위를 갖는 제2 노드와 연결되는 제2 단자를 포함하는 트랜지스터, 데이터 전원과 연결되는 제1 커패시터 단자 및 제1 노드와 연결되는 제2 커패시터 단자를 포함하는 커패시터 및 제2 노드와 연결되는 제1 다이오드 단자 및 제2 전원과 연결되는 제2 다이오드 단자를 포함하는 발광 다이오드를 포함한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치의 각 화소는 데이터 기입, 발광 다이오드 구동, 문턱 전압 보상, 발광 제어, 구동 트랜지스터 초기화, 애노드 초기화, 저장 커패시터 초기화 등을 위하여 다수의 트랜지스터들 및 커패시터들을 포함할 수 있다. 이러한 다수의 트랜지스터들 및 커패시터들에 의해 화소가 상대적으로 복잡한 구조를 갖는 경우, 화소 면적의 감소 및 고해상도 표시 장치 구현을 제한할 수 있다.
본 발명의 일 목적은 고해상도 표시 장치 구현을 위한 화소를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 화소는 제1 노드와 연결되는 게이트 단자, 제1 전원과 연결되는 제1 단자 및 상기 제1 노드와 동일한 전위를 갖는 제2 노드와 연결되는 제2 단자를 포함하는 트랜지스터, 데이터 전원과 연결되는 제1 커패시터 단자 및 상기 제1 노드와 연결되는 제2 커패시터 단자를 포함하는 커패시터 및 상기 제2 노드와 연결되는 제1 다이오드 단자 및 제2 전원과 연결되는 제2 다이오드 단자를 포함하는 발광 다이오드를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 노드는 상기 제2 노드와 직접 연결될 수 있다.
일 실시예에 의하면, 상기 제1 노드와 상기 제2 노드 사이에는 트랜지스터가 연결되지 않을 수 있다.
일 실시예에 의하면, 상기 제2 단자는 상기 제2 노드와 직접 연결될 수 있다.
일 실시예에 의하면, 상기 제1 커패시터 단자는 상기 데이터 전원과 직접 연결될 수 있다.
일 실시예에 의하면, 상기 제1 다이오드 단자는 상기 제2 노드와 직접 연결될 수 있다.
일 실시예에 의하면, 상기 화소에 대한 프레임 구간은, 상기 게이트 단자가 초기화되는 초기화 구간, 상기 트랜지스터의 문턱 전압이 보상되는 보상 구간, 상기 제1 노드로 상기 데이터 전원이 인가되는 데이터 기입 구간 및 상기 발광 다이오드가 발광하는 발광 구간을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전원은 제1 전압 레벨 및 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 가지고, 상기 데이터 전원은 제3 전압 레벨 및 상기 제3 전압 레벨보다 큰 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제1 전압 레벨과 동일한 제5 전압 레벨 및 상기 제2 전압 레벨과 동일한 제6 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 초기화 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 데이터 전원은 상기 제3 전압 레벨을 가지며, 상기 제2 전원은 상기 제5 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 보상 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 데이터 전원은 상기 제3 전압 레벨을 가지며, 상기 제2 전원은 상기 제6 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 데이터 기입 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 데이터 전원은 상기 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제5 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 발광 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 데이터 전원은 상기 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제5 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 트랜지스터는 백게이트 단자를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소에 대한 프레임 구간은, 상기 게이트 단자가 초기화되는 초기화 구간, 상기 트랜지스터의 문턱 전압이 보상되는 보상 구간, 상기 제1 노드로 상기 데이터 전원이 인가되는 데이터 기입 구간 및 상기 발광 다이오드가 발광하는 발광 구간을 포함하고, 상기 보상 구간에서, 상기 백게이트 단자에 음의 극성을 갖는 백게이트 전압을 인가할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되고, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되고, 상기 채널 영역과 중첩하며, 상기 드레인 영역과 연결되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 중첩하는 제2 게이트 전극, 상기 제2 게이트 전극 상에 배치되고, 상기 드레인 영역과 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 유기 발광층 및 상기 유기 발광층 상에 배치되는 제2 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 액티브 패턴 상에 배치되는 제1 게이트 절연층을 더 포함하고, 상기 제1 게이트 절연층에는 콘택홀이 형성되며, 상기 제1 게이트 전극은 상기 콘택홀을 통해 상기 드레인 영역과 접촉할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 액티브 패턴 아래에 배치되고, 상기 채널 영역과 중첩하는 백게이트 패턴을 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 백게이트 패턴, 상기 백게이트 패턴 상에 배치되고, 소스 영역, 상기 백게이트 패턴과 연결되는 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 포함하는 액티브 패턴, 상기 백게이트 패턴 상에 배치되고, 상기 백게이트 패턴과 중첩하는 커패시터 전극, 상기 액티브 패턴 상에 배치되고, 상기 채널 영역과 중첩하는 게이트 전극, 상기 게이트 전극 상에 배치되고, 상기 드레인 영역과 연결되는 제 1전극, 상기 제1 전극 상에 배치되는 유기 발광층 및 상기 유기 발광층 상에 배치되는 제2 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 커패시터 전극은 상기 액티브 패턴과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 커패시터 전극은 상기 게이트 전극과 동일한 층에 배치될 수 있다.
본 발명의 실시예들에 따른 화소 및 표시 장치에 있어서, 상기 화소는 트랜지스터, 커패시터 및 발광 다이오드를 포함할 수 있고, 별도의 스위칭 트랜지스터를 포함하지 않을 수 있다. 그에 따라, 상기 화소의 면적이 감소할 수 있고, 상기 표시 장치는 상대적으로 높은 PPI(pixels per inch)를 갖는 고해상도 표시 장치로 구현될 수 있다.
다만, 본 발명의 효과가 전술한 효과들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 3은 도 2의 화소의 동작을 설명하기 위한 타이밍도이다.
도 4 내지 도 7은 도 2의 화소의 동작을 설명하기 위한 회로도들이다.
도 8은 도 1의 표시 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 10은 도 9의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 11은 도 10의 화소의 동작을 설명하기 위한 타이밍도이다.
도 12 내지 도 15는 도 10의 화소의 동작을 설명하기 위한 회로도들이다.
도 16은 트랜지스터의 백게이트 단자에 인가되는 백게이트 전압에 따른 트랜지스터의 구동 범위의 변화를 설명하기 위한 그래프이다.
도 17은 도 9의 표시 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 19는 도 18의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 20 내지 도 23은 도 19의 화소의 동작을 설명하기 위한 회로도들이다.
도 24는 도 18의 표시 장치의 일 예를 설명하기 위한 단면도이다.
도 25는 도 18의 표시 장치의 다른 예를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(10)는 표시 패널(100) 및 상기 표시 패널(100)을 구동하는 패널 구동부를 포함할 수 있다. 상기 패널 구동부는 화소(PX)가 발광하지 않는 비발광 구간 및 상기 화소(PX)가 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 상기 표시 패널(100)을 구동할 수 있다. 상기 패널 구동부는 데이터 구동부(200), 전원 공급부(300) 및 컨트롤러(400)를 포함할 수 있다.
상기 표시 패널(100)은 영상을 표시하기 위해 적어도 하나의 상기 화소(PX)를 포함할 수 있다. 상기 화소(PX)는 기설정된 색을 갖는 광을 방출할 수 있다. 상기 화소(PX)는 적색, 녹색 또는 청색을 갖는 광을 방출할 수 있다. 상기 화소(PX)는 화소 회로(예를 들면, 도 2의 화소 회로(PXC)) 및 발광 다이오드(예를 들면, 도 2의 발광 다이오드(LD))를 포함할 수 있다.
상기 데이터 구동부(200)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 데이터 전원(DATA)을 생성할 수 있다. 예를 들어, 상기 데이터 구동부(200)는 상기 출력 영상 데이터(ODAT)에 상응하는 상기 데이터 전원(DATA)을 생성하고, 상기 데이터 제어 신호(DCTRL)에 응답하여 상기 데이터 전원(DATA)을 출력할 수 있다. 상기 출력 영상 데이터(ODAT)는 상기 표시 패널(100)에서 표시되는 영상에 대한 RGB 데이터일 수 있고, 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다. 상기 데이터 구동부(200)는 데이터 라인(DL)을 통해 상기 데이터 전원(DATA)을 출력할 수 있다. 예를 들어, 상기 데이터 구동부(200)는 상기 데이터 라인(DL)을 통해 상기 화소(PX)로 상기 데이터 전원(DATA)을 출력할 수 있다. 일 실시예에서, 상기 데이터 구동부(200)는 상기 표시 패널(100)에 실장되거나, 상기 표시 패널(100)의 주변부에 집적될 수 있다. 다른 실시예에서, 상기 데이터 구동부(200)는 하나 이상의 집적 회로(integrated circuit, IC)로 구현될 수 있다.
상기 전원 공급부(300)는 전원 제어 신호(VCTRL)에 기초하여 프레임 구간(FP) 내에서 주기적으로 변동되는 전압 레벨을 갖는 제1 전원(ELVDD) 및 제2 전원(ELVSS)을 제공할 수 있다. 예를 들어, 상기 전원 공급부(300)는 제1 전원 라인(VL1)을 통해 상기 화소(PX)로 상기 제1 전원(ELVDD)을 출력할 수 있고, 상기 제2 전원 라인(VL2)을 통해 상기 화소(PX)로 상기 제2 전원(ELVSS)을 출력할 수 있다. 일 실시예에서, 상기 전원 공급부(300)는 상기 표시 패널(100)에 실장되거나, 상기 표시 패널(100)의 주변부에 집적될 수 있다. 다른 실시예에서, 상기 전원 공급부(300)는 하나 이상의 집적 회로(integrated circuit, IC)로 구현될 수 있다.
상기 컨트롤러(400)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 상기 컨트롤러(400)는 상기 입력 영상 데이터(IDAT) 및 상기 제어 신호(CTRL)에 기초하여, 상기 데이터 제어 신호(DCTRL), 상기 출력 영상 데이터(ODAT) 및 상기 전원 제어 신호(VCTRL)를 생성할 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, 상기 화소(PX)는 화소 회로(PXC) 및 발광 다이오드(LD)를 포함할 수 있다. 상기 화소(PX)는 상기 화소 회로(PXC)를 통해 구동될 수 있다. 일 실시예에서, 상기 화소(PX)는 트랜지스터(T1) 및 커패시터(CST)를 포함할 수 있다. 상기 화소(PX)는 제i(단, i는 1과 n 사이의 정수) 화소행 및 제j(단, j는 1과 m 사이의 정수) 화소열에 위치할 수 있다.
상기 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 트랜지스터(T1)는 제1 노드(N1)와 연결되는 게이트 단자(G1), 제1 전원(ELVDD)과 연결되는 제1 단자(S1) 및 제2 노드(N2)와 연결되는 제2 단자(D1)를 포함할 수 있다. 상기 제2 노드(N2)는 상기 제1 노드(N1)와 동일한 전위를 가질 수 있다. 예를 들어, 상기 제1 노드(N1)는 상기 제2 노드(N2)와 직접 연결될 수 있다. 즉, 상기 제1 노드(N1)와 상기 제2 노드(N2) 사이에는 트랜지스터가 연결되지 않을 수 있다. 또한, 상기 제2 단자(D1)는 상기 제2 노드(N2)와 직접 연결될 수 있다.
상기 커패시터(CST)는 상기 데이터 전원(DATA) 및 상기 제1 노드(N1) 사이에 연결될 수 있다. 일 실시예에서, 상기 커패시터(CST)는 상기 데이터 전원(DATA)과 연결되는 제1 커패시터 단자(C1) 및 상기 제1 노드(N1)와 연결되는 제2 커패시터 단자(C2)를 포함할 수 있다. 예를 들어, 상기 제1 커패시터 단자(C1)는 상기 데이터 전원(DATA)과 직접 연결될 수 있다.
상기 발광 다이오드(LD)는 상기 트랜지스터(T1)에 의해 생성된 구동 전류(IDR)에 기초하여 발광할 수 있다. 일 실시예에서, 상기 발광 다이오드(LD)는 상기 제2 노드(N2)와 연결되는 제1 다이오드 단자(L1) 및 상기 제2 전원(ELVSS)과 연결되는 제2 다이오드 단자(L2)를 포함할 수 있다. 예를 들어, 상기 제1 다이오드 단자(L1)는 상기 제2 노드(N2)와 직접 연결될 수 있다. 상기 발광 다이오드(LD)의 상기 제1 다이오드 단자(L1)는 애노드 단자이고, 상기 발광 다이오드(LD)의 상기 제2 다이오드 단자(L2)는 캐소드 단자일 수 있다.
도 3은 도 2의 화소의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 상기 화소(PX)에 대한 프레임 구간(FP)은 상기 화소(PX)가 발광하지 않는 비발광 구간 및 상기 화소(PX)가 발광하는 발광 구간(PA4)을 포함할 수 있다. 상기 비발광 구간은 상기 트랜지스터(T1)의 상기 게이트 단자(G1)가 초기화되는 초기화 구간(PA1), 상기 트랜지스터(T1)의 문턱 전압이 보상되는 보상 구간(PA2) 및 상기 데이터 전원(DATA)이 인가되는 데이터 기입 구간(PA3)을 순차적으로 포함할 수 있다.
상기 화소(PX)는 상기 프레임 구간(FP) 내에서 주기적으로 변동되는 전압 레벨을 갖는 상기 제1 전원(ELVDD), 상기 데이터 전원(DATA) 및 상기 제2 전원(ELVSS)과 연결될 수 있다. 예를 들어, 상기 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L) 및 상기 제1 전압 레벨(ELVDD_L)보다 큰 제2 전압 레벨(ELVDD_H)을 가질 수 있다. 상기 데이터 전원(DATA)은 제3 전압 레벨(DATA_L) 및 상기 제3 전압 레벨(DATA_L)보다 큰 제4 전압 레벨(DATA_H)을 가질 수 있다. 상기 제2 전원(ELVSS)은 제5 전압 레벨(ELVSS_L) 및 상기 제5 전압 레벨(ELVSS_L)보다 큰 제6 전압 레벨(ELVSS_H)을 가질 수 있다. 예를 들어, 상기 제5 전압 레벨(ELVSS_L)은 상기 제1 전압 레벨(ELVDD_L)과 동일할 수 있고, 상기 제6 전압 레벨(ELVSS_H)은 상기 제2 전압 레벨(ELVDD_H)과 동일할 수 있다.
도 4 내지 도 7은 도 2의 화소의 동작을 설명하기 위한 회로도들이다. 예를 들어, 도 4는 초기화 구간에서의 화소의 동작을 설명하기 위한 회로도이고, 도 5는 보상 구간에서의 화소의 동작을 설명하기 위한 회로도이며, 도 6은 데이터 기입 구간에서의 화소의 동작을 설명하기 위한 회로도이고, 도 7은 발광 구간에서의 화소의 동작을 설명하기 위한 회로도일 수 있다.
도 3 및 도 4를 참조하면, 상기 초기화 구간(PA1)에서, 상기 제1 전원(ELVDD)은 상기 제1 전압 레벨(ELVDD_L)을 가지고, 상기 데이터 전원(DATA)은 상기 제3 전압 레벨(DATA_L)을 가지며, 상기 제2 전원(ELVSS)은 상기 제5 전압 레벨(ELVSS_L)을 가질 수 있다. 이에 따라, 상기 제1 노드(N1)를 통해 상기 커패시터(CST)로 전류가 흐르고, 상기 제1 노드(N1)의 전압은 상기 제1 전압 레벨(ELVDD_L)로 설정될 수 있다. 즉, 상기 트랜지스터(T1)의 상기 게이트 단자(G1)의 전압이 초기화될 수 있다. 예를 들어, 상기 제1 전압 레벨(ELVDD_L), 상기 제3 전압 레벨(DATA_L) 및 상기 제5 전압 레벨(ELVSS_L) 각각은 약 -3V일 수 있으나, 이에 한정되지 않는다.
도 3 및 도 5를 참조하면, 상기 보상 구간(PA2)에서, 상기 제1 전원(ELVDD)은 상기 제2 전압 레벨(ELVDD_H)을 가지고, 상기 데이터 전원(DATA)은 상기 제3 전압 레벨(DATA_L)을 가지며, 상기 제2 전원(ELVSS)은 상기 제6 전압 레벨(ELVSS_H)을 가질 수 있다. 이에 따라, 상기 트랜지스터(T1)는 다이오드 연결되고, 상기 제1 노드(N1)의 전압은 상기 제2 전압 레벨(ELVDD_H)에 상기 트랜지스터(T1)의 문턱 전압(Vth)이 감산된 전압(즉, ELVDD_H - Vth)에 상응할 수 있다. 즉, 상기 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 예를 들어, 상기 제2 전압 레벨(ELVDD_H) 및 상기 제6 전압 레벨(ELVSS_H) 각각은 약 4V이고, 상기 제3 전압 레벨(DATA_L)은 약 -3V일 수 있으나, 이에 한정되지 않는다.
도 3 및 도 6을 참조하면, 상기 데이터 기입 구간(PA3)에서, 상기 제1 전원(ELVDD)은 상기 제1 전압 레벨(ELVDD_L)을 가지고, 상기 데이터 전원(DATA)은 상기 제4 전압 레벨(DATA_H)을 가지며, 상기 제2 전원(ELVSS)은 상기 제5 전압 레벨(ELVSS_L)을 가질 수 있다. 상기 데이터 전원(DATA)은 상기 커패시터(CST)에 상기 제4 전압 레벨(DATA_H)을 인가할 수 있다. 이에 따라, 상기 커패시터(CST)의 상기 제1 커패시터 단자(C1) 및 상기 제2 커패시터 단자의 전압(C2), 즉 상기 제1 노드(N1)의 전압은 상기 제2 전압 레벨(ELVDD_H)에 상기 문턱 전압(Vth)이 감산된 전압(즉, ELVDD_H - Vth)에 상기 제4 전압 레벨(DATA_H)이 가산된 전압(ELVDD_H - Vth + DATA_H)이 될 수 있다. 예를 들어, 상기 제1 전압 레벨(ELVDD_L) 및 상기 제5 전압 레벨(ELVSS_L) 각각은 약 -3V이고, 상기 제4 전압 레벨(DATA_H)은 약 4V일 수 있으나, 이에 한정되지 않는다.
도 3 및 도 7을 참조하면, 상기 발광 구간(PA4)에서, 상기 제1 전원(ELVDD)은 상기 제2 전압 레벨(ELVDD_H)을 가지고, 상기 데이터 전원(DATA)은 상기 제4 전압 레벨(DATA_H)을 가지며, 상기 제2 전원(ELVSS)은 상기 제5 전압 레벨(ELVSS_L)을 가질 수 있다. 따라서, 상기 트랜지스터(T1)는 상기 제1 노드(N1)의 전압(ELVDD_H - Vth + DATA_H)에 기초하여 상기 구동 전류(IDR)를 생성하고, 상기 발광 다이오드(LD)에 상기 구동 전류(IDR)를 제공하며, 상기 발광 다이오드(LD)는 상기 구동 전류(IDR)에 기초하여 발광할 수 있다. 한편, 상기 트랜지스터(T1)에 의해 생성되는 상기 구동 전류(IDR)는 수학식 “β/2 * (Vsg - Vth)^2”에 의해 결정될 수 있다. 여기서, β는 상기 트랜지스터(T1)의 이동도(mobility), 커패시턴스, 폭 및 길이에 의해 결정되는 트랜지스터 게인이고, Vsg는 상기 트랜지스터(T1)의 소스-게이트 전압이며, Vth는 상기 트랜지스터(T1)의 상기 문턱 전압이다. 한편, 상기 트랜지스터(T1)의 소스 전압은 상기 제2 전압 레벨(ELVDD_H)이고, 상기 트랜지스터(T1)의 게이트 전압은 상기 제1 노드(N1)의 전압, 즉 “ELVDD_H - Vth + DATA_H”이므로, “Vsg - Vth”는 “ELVDD_H - ELVDD_H + Vth - DATA_H - Vth = - DATA_H”이다. 따라서, 상기 구동 전류(IDR)는 상기 트랜지스터(T1)의 상기 문턱 전압(Vth)과 무관하게 상기 데이터 전원(DATA)에 기초하여 결정될 수 있다. 예를 들어, 상기 제2 전압 레벨(ELVDD_H) 및 상기 제4 전압 레벨(DATA_H) 각각은 약 4V이고 상기 제5 전압 레벨(ELVSS_L)은 약 -3V일 수 있으나, 이에 한정되지 않는다.
도 8은 도 1의 표시 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 표시 장치(10)는 기판(SUB), 버퍼층(BFR), 액티브 패턴(AP), 제1 게이트 절연층(GI1), 제1 게이트 전극(GE1), 제2 게이트 절연층(GI2), 제2 게이트 전극(GE2), 제1 층간 절연층(ILD1), 제1 도전층(SD1), 제2 층간 절연층(ILD2), 제2 도전층(SD2), 비아 절연층(VIA), 제1 전극(E1), 화소 정의막(PDL), 발광층(EL) 및 제2 전극(E2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 석영, 플라스틱 등을 포함하는 투명한 절연 기판일 수 있다. 일 실시예에 있어서, 기판(SUB)은 제1 플라스틱층, 상기 제1 플라스틱층 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 제2 플라스틱층 및 상기 제2 플라스틱층 상에 배치되는 제2 배리어층을 포함할 수 있다. 상기 제1 플라스틱층 및 상기 제2 플라스틱층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다. 상기 제1 배리어층 및 상기 제2 배리어층은 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등과 같은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 배리어층은 비정질 실리콘층 및 비정질 실리콘층 상에 배치되는 실리콘 산화물층을 포함하는 다층 구조를 가지고, 상기 제2 배리어층은 실리콘 산화물층을 포함하는 단층 구조를 가질 수 있다.
상기 버퍼층(BFR)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 버퍼층(BFR)은 금속 원자들이나 불순물들이 상기 액티브 패턴(AP)으로 확산되지 않도록 할 수 있다. 또한, 상기 버퍼층(BFR)은 상기 액티브 패턴(AP)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있다. 상기 버퍼층(BFR)을 이루는 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물일 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다. 상기 버퍼층(BFR)은 단층 또는 다층 구조일 수 있다.
상기 액티브 패턴(AP)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 액티브 패턴(AP)을 이루는 물질은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 액티브 패턴(AP)은 비정질 실리콘, 다결정 실리콘 등일 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다.
상기 액티브 패턴(AP)은 소스 영역(SR), 드레인 영역(DR) 및 채널 영역(CH)을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(AP)은 상기 소스 영역(SR), 상기 드레인 영역(DR) 및 상기 소스 영역(SR)과 상기 드레인 영역(DR) 사이에 형성되는 채널 영역(CH)을 포함할 수 있다. 상기 소스 영역(SR) 및 상기 드레인 영역(DR)은 각각 상기 트랜지스터(T1)의 상기 제1 단자(S1) 및 상기 제2 단자(D1)의 역할을 할 수 있다.
상기 제1 게이트 절연층(GI1)은 상기 액티브 패턴(AP)을 커버하고, 상기 버퍼층(BFR) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다. 상기 제1 게이트 절연층(GI1)은 단층 또는 다층 구조일 수 있다.
상기 제1 게이트 전극(GE1)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제1 게이트 전극(GE1)은 섬(island) 형상으로 배치될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 액티브 패턴(AP)과 함께 상기 트랜지스터(T1)를 구성할 수 있다. 일 실시예에서, 상기 제1 게이트 전극(GE1)은 상기 제1 게이트 절연층(GI1)에 형성되는 콘택홀을 통해 상기 액티브 패턴(AP)의 상기 드레인 영역(DR)과 접촉할 수 있다. 예를 들어, 상기 제1 게이트 전극(GE1)은 도 2를 참조하여 설명한 상기 트랜지스터(T1)의 상기 게이트 단자(G1)와 대응할 수 있다.
상기 제1 게이트 전극(GE1)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 게이트 전극(GE1)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)은 상기 제1 게이트 전극(GE1)을 커버하고, 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제2 게이트 절연층(GI2)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 게이트 절연층(GI2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다. 상기 제2 게이트 절연층(GI2)은 단층 또는 다층 구조일 수 있다.
상기 제2 게이트 전극(GE2)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 일 실시예에서, 상기 제2 게이트 전극(GE2)은 상기 제1 게이트 전극(GE1)과 함께 상기 커패시터(CST)를 구성할 수 있다. 예를 들어, 상기 제2 게이트 전극(GE2)은 상기 제1 게이트 전극(GE1)과 중첩할 수 있으며, 상기 제2 게이트 전극(GE2)에는 상기 데이터 전원(DATA)이 제공될 수 있다.
상기 제2 게이트 전극(GE2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제2 게이트 전극(GE2)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있다.
상기 제1 층간 절연층(ILD1)은 상기 제2 게이트 전극(GE2)을 커버하고, 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연층(ILD1)을 이루는 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등일 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다.
상기 제1 도전층(SD1)은 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제1 도전층(SD1)은 제1 연결 전극(SD1a), 제2 연결 전극(SD1b) 및 제3 연결 전극(SD1c)을 포함할 수 있다.
상기 제1 연결 전극(SD1a)은 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 액티브 패턴(AP)의 상기 드레인 영역(DR)과 접촉할 수 있다. 상기 제1 연결 전극(SD1a)은 상기 액티브 패턴(AP)으로부터 상기 발광 다이오드(LD)로 상기 구동 전류(IDR)를 전달할 수 있다.
상기 제2 연결 전극(SD1b)은 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 제2 게이트 전극(GE2)과 접촉할 수 있다. 상기 데이터 전원(DATA)은 상기 제2 연결 전극(SD1b)을 통해 상기 제2 게이트 전극(GE2)으로 전달될 수 있다.
상기 제3 연결 전극(SD1c)은 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 액티브 패턴(AP)의 상기 소스 영역(SR)과 접촉할 수 있다. 상기 제1 전원(ELVDD)은 상기 제3 연결 전극(SD1c)을 통해 상기 소스 영역(SR)으로 전달될 수 있다.
상기 제2 층간 절연층(ILD2)은 상기 제1 도전층(SD1)을 커버하고, 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제2 층간 절연층(ILD2)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 층간 절연층(ILD2)을 이루는 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등일 수 있다.
상기 제2 도전층(SD2)은 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 상기 제2 도전층(SD2)은 제4 연결 전극(SD2a), 데이터 전원 전극(SD2b) 및 제1 전원 전극(SD2c)을 포함할 수 있다. 상기 데이터 전원 전극(SD2b)은 도 1의 상기 데이터 라인(DL)에 대응될 수 있다. 상기 제1 전원 전극(SD2c)은 도 1의 상기 제1 전원 라인(VL1)에 대응될 수 있다.
상기 제4 연결 전극(SD2a)은 상기 제2 층간 절연층(ILD2)에 형성되는 콘택홀을 통해 상기 제1 연결 전극(SD1a)과 접촉할 수 있다. 상기 제4 연결 전극(SD2a)은 상기 액티브 패턴(AP) 및 상기 제1 연결 전극(SD1a)으로부터 상기 발광 다이오드(LD)로 상기 구동 전류(IDR)를 전달할 수 있다.
상기 데이터 전원 전극(SD2b)은 상기 제2 층간 절연층(ILD2)에 형성되는 콘택홀을 통해 상기 제2 연결 전극(SD1b)과 접촉할 수 있다. 상기 데이터 전원(DATA)은 상기 데이터 전원 전극(SD2b) 및 상기 제2 연결 전극(SD1b)을 통해 상기 제2 게이트 전극(GE2)으로 전달될 수 있다. 이에 따라, 상기 데이터 전원 전극(SD2b)은 상기 제2 연결 전극(SD1b)에 의해 상기 커패시터(CST)에 연결될 수 있다.
상기 제1 전원 전극(SD2c)은 상기 제2 층간 절연층(ILD2)에 형성되는 콘택홀을 통해 상기 제3 연결 전극(SD1c)과 접촉할 수 있다. 상기 제1 전원(ELVDD)은 상기 제1 전원 전극(SD2c) 및 상기 제3 연결 전극(SD1c)을 통해 상기 소스 영역(SR)으로 전달될 수 있다.
상기 비아 절연층(VIA)은 상기 제2 도전층(SD2)을 커버하고, 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 상기 비아 절연층(VIA)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 비아 절연층(VIA)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
상기 제1 전극(E1)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 제1 전극(E1)은 반사성 또는 투광성을 가질 수 있다. 예를 들어, 상기 제1 전극(E1)은 금속을 포함할 수 있다. 상기 제1 전극(E1)은 상기 비아 절연층(VIA)에 형성되는 콘택홀을 통해 상기 제4 연결 전극(SD2a)과 접촉할 수 있다. 이를 통해, 상기 제1 전극(E1)은 상기 액티브 패턴(AP)의 상기 드레인 영역(DR)과 연결될 수 있다. 즉, 상기 제1 전극(E1)은 상기 트랜지스터(T1)와 연결될 수 있다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있고, 상기 화소 정의막(PDL)에는 상기 제1 전극(E1)의 상면을 노출시키는 개구가 정의될 수 있다. 예를 들어, 상기 화소 정의막(PDL)은 유기 물질 또는 무기 물질을 포함할 수 있다.
상기 발광층(EL)은 상기 제1 전극(E1) 및 상기 화소 정의막(PDL) 상에 배치될 수 있다. 상기 발광층(EL)은 청색 광, 적색 광 또는 녹색 광을 생성하거나, 화소에 따라 서로 다른 색상을 갖는 광들을 생성할 수도 있다. 상기 발광층(EL)은 복수의 층들이 적층된 다층 구조를 가질 수 있다.
상기 제2 전극(E2)은 상기 발광층(EL) 상에 배치될 수 있다. 상기 발광층(EL)은 상기 제1 전극(E1) 및 상기 제2 전극(E2) 사이의 전압차에 기초하여 광을 방출할 수 있다. 이에 따라, 상기 제1 전극(E1), 상기 발광층(EL) 및 상기 제2 전극(E2)을 포함하는 상기 발광 다이오드(LD)가 상기 기판(SUB) 상에 배치될 수 있다.
상기 화소(PX)는 상기 트랜지스터(T1) 및 상기 커패시터(CST)를 포함할 수 있고, 별도의 스위칭 트랜지스터를 포함하지 않을 수 있다. 그에 따라, 상기 화소(PX)의 면적이 감소할 수 있고, 상기 화소(PX)를 포함하는 상기 표시 장치(10)는 상대적으로 높은 PPI(pixels per inch)를 가질 수 있다. 따라서, 표시 장치(10)의 표시 품질이 향상될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(20)는 표시 패널(100) 및 상기 표시 패널(100)을 구동하는 패널 구동부를 포함할 수 있다. 상기 패널 구동부는 데이터 구동부(200), 전원 공급부(300), 컨트롤러(400) 및 백게이트 전압 공급부(500)를 포함할 수 있다. 다만, 상기 표시 장치(20)는 상기 백게이트 전압 공급부(500)를 제외하고는, 도 1을 참조하여 설명한 상기 표시 장치(10)와 실질적으로 동일할 수 있다.
상기 백게이트 전압 공급부(500)는 백게이트 전압 제어 신호(BGCTRL)에 기초하여 상기 프레임 구간(FP) 내에서 주기적으로 변동되는 전압 레벨을 갖는 백게이트 전압(BG)을 제공할 수 있다. 예를 들어, 상기 백게이트 전압 공급부(500)는 백게이트 전압 라인을 통해 화소(PX1)로 상기 백게이트 전압(BG)을 출력할 수 있다. 일 실시예에서, 상기 백게이트 전압 공급부(500)는 상기 표시 패널(100)에 실장되거나, 상기 표시 패널(100)의 주변부에 집적될 수 있다. 다른 실시예에서, 상기 백게이트 전압 공급부(500)는 하나 이상의 집적 회로(integrated circuit, IC)로 구현될 수 있다.
도 10은 도 9의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 9 및 도 10을 참조하면, 상기 화소(PX1)는 화소 회로(PXC) 및 발광 다이오드(LD)를 포함할 수 있다. 상기 화소(PX1)는 상기 화소 회로(PXC)를 통해 구동될 수 있다. 일 실시예에서, 상기 화소(PX1)는 트랜지스터(T1) 및 커패시터(CST)를 포함할 수 있다. 도 10에 도시된 화소(PX1)는, 상기 트랜지스터(T1)가 백게이트 단자(B1)를 포함하는 것을 제외하고는, 도 2에 도시된 상기 화소(PX)와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 트랜지스터(T1)는 제1 노드(N1)와 연결되는 게이트 단자(G1), 제1 전원(ELVDD)과 연결되는 제1 단자(S1), 제2 노드(N2)와 연결되는 제2 단자(D1) 및 백게이트 단자(B1)를 포함할 수 있다. 상기 제2 노드(N2)는 상기 제1 노드(N1)와 동일한 전위를 가질 수 있다. 상기 트랜지스터(T1)는 상기 게이트 단자(G1) 및 상기 백게이트 단자(B1)를 포함하는 더블 게이트 구조를 가질 수 있다. 상기 백게이트 단자(B1)는 상기 백게이트 전압(BG)을 제공받을 수 있다.
도 11은 도 10의 화소의 동작을 설명하기 위한 타이밍도이다.
도 10 내지 도 11을 참조하면, 상기 화소(PX1)에 대한 상기 프레임 구간(FP)은 상기 트랜지스터(T1)의 상기 게이트 단자(G1)가 초기화되는 초기화 구간(PA1), 상기 트랜지스터(T1)의 문턱 전압이 보상되는 보상 구간(PA2), 상기 데이터 전원(DATA)이 인가되는 데이터 기입 구간(PA3) 및 상기 화소(PX1)가 발광하는 발광 구간(PA4)을 순차적으로 포함할 수 있다. 도 11에 도시된 상기 프레임 구간(FP)은, 상기 트랜지스터(T1)의 상기 백게이트 단자(B1)에 상기 백게이트 전압(BG)이 인가되는 것을 제외하면, 도 3에 도시된 상기 프레임 구간(FP)과 실질적으로 동일할 수 있다.
일 실시예에서, 상기 화소(PX1)는 상기 프레임 구간(FP) 내에서 주기적으로 변동되는 전압 레벨을 갖는 상기 백게이트 전압(BG)과 연결될 수 있다. 예를 들어, 상기 백게이트 전압(BG)은 제7 전압 레벨(BG_L) 및 상기 제7 전압 레벨(BG_L)보다 큰 제8 전압 레벨(BG_H)을 가질 수 있다.
도 12 내지 도 15는 도 10의 화소의 동작을 설명하기 위한 회로도들이다. 예를 들어, 도 12는 초기화 구간에서의 화소의 동작을 설명하기 위한 회로도이고, 도 13은 보상 구간에서의 화소의 동작을 설명하기 위한 회로도이며, 도 14는 데이터 기입 구간에서의 화소의 동작을 설명하기 위한 회로도이고, 도 15는 발광 구간에서의 화소의 동작을 설명하기 위한 회로도일 수 있다. 도 12 내지 도 15에 도시된 상기 화소(PX1)의 동작은, 상기 트랜지스터(T1)의 상기 백게이트 단자(B1)에 상기 백게이트 전압(BG)이 인가되는 것을 제외하면, 도 4 내지 도 7에 도시된 상기 화소(PX)의 동작과 실질적으로 동일할 수 있다.
도 11 및 도 12를 참조하면, 상기 초기화 구간(PA1)에서, 상기 제1 전원(ELVDD)은 상기 제1 전압 레벨(ELVDD_L)을 가지고, 상기 데이터 전원(DATA)은 상기 제3 전압 레벨(DATA_L)을 가지며, 상기 제2 전원(ELVSS)은 상기 제5 전압 레벨(ELVSS_L)을 가지고, 상기 백게이트 전압(BG)은 상기 제8 전압 레벨(BG_H)을 가질 수 있다. 이에 따라, 상기 트랜지스터(T1)의 상기 게이트 단자(G1)의 전압이 초기화될 수 있다. 예를 들어, 상기 제1 전압 레벨(ELVDD_L), 상기 제3 전압 레벨(DATA_L) 및 상기 제5 전압 레벨(ELVSS_L) 각각은 약 -3V이고, 상기 제8 전압 레벨(BG_H)은 약 7V일 수 있으나, 이에 한정되지 않는다.
도 11 및 도 13을 참조하면, 상기 보상 구간(PA2)에서, 상기 제1 전원(ELVDD)은 상기 제2 전압 레벨(ELVDD_H)을 가지고, 상기 데이터 전원(DATA)은 상기 제3 전압 레벨(DATA_L)을 가지며, 상기 제2 전원(ELVSS)은 상기 제6 전압 레벨(ELVSS_H)을 가지고, 상기 백게이트 전압(BG)은 상기 제7 전압 레벨(BG_L)을 가질 수 있다. 일 실시예에서, 상기 백게이트 단자(B1)가 상기 제7 전압 레벨(BG_L)을 인가받음으로써, 상기 트랜지스터(T1)의 구동 범위가 증가할 수 있다. 이에 따라, 상기 트랜지스터(T1)의 상기 문턱 전압이 보상될 수 있다. 예를 들어, 상기 제2 전압 레벨(ELVDD_H) 및 상기 제6 전압 레벨(ELVSS_H) 각각은 약 4V이고, 상기 제3 전압 레벨(DATA_L)은 약 -3V이며, 상기 제7 전압 레벨(BG_L)은 약 -7V일 수 있으나, 이에 한정되지 않는다.
도 11 및 도 14를 참조하면, 상기 데이터 기입 구간(PA3)에서, 상기 제1 전원(ELVDD)은 상기 제1 전압 레벨(ELVDD_L)을 가지고, 상기 데이터 전원(DATA)은 상기 제4 전압 레벨(DATA_H)을 가지며, 상기 제2 전원(ELVSS)은 상기 제5 전압 레벨(ELVSS_L)을 가지고, 상기 백게이트 전압(BG)은 상기 제8 전압 레벨(BG_H)을 가질 수 있다. 이에 따라, 상기 데이터 전원(DATA)은 상기 제1 노드(N1)에 상기 제4 전압 레벨(DATA_H)을 인가할 수 있다. 예를 들어, 상기 제1 전압 레벨(ELVDD_L) 및 상기 제5 전압 레벨(ELVSS_L) 각각은 약 -3V이고, 상기 제4 전압 레벨(DATA_H)은 약 4V이며, 상기 제8 전압 레벨(BG_H)은 약 7V일 수 있으나, 이에 한정되지 않는다.
도 11 및 도 15를 참조하면, 상기 발광 구간(PA4)에서, 상기 제1 전원(ELVDD)은 상기 제2 전압 레벨(ELVDD_H)을 가지고, 상기 데이터 전원(DATA)은 상기 제4 전압 레벨(DATA_H)을 가지며, 상기 제2 전원(ELVSS)은 상기 제5 전압 레벨(ELVSS_L)을 가지고, 상기 백게이트 전압(BG)은 상기 제8 전압 레벨(BG_H)을 가질 수 있다. 이에 따라, 상기 트랜지스터(T1)는 상기 제1 노드(N1)의 전압(ELVDD_H - Vth + DATA_H)에 기초하여 상기 구동 전류(IDR)를 생성하고, 상기 발광 다이오드(LD)에 구동 전류(IDR)를 제공하며, 상기 발광 다이오드(LD)는 상기 구동 전류(IDR)에 기초하여 발광할 수 있다. 예를 들어, 상기 제2 전압 레벨(ELVDD_H) 및 상기 제4 전압 레벨(DATA_H) 각각은 약 4V이고, 상기 제5 전압 레벨(ELVSS_L)은 약 -3V이며, 상기 제8 전압 레벨(BG_H)은 약 7V일 수 있으나, 이에 한정되지 않는다.
도 16은 트랜지스터의 백게이트 단자에 인가되는 백게이트 전압에 따른 트랜지스터의 구동 범위의 변화를 설명하기 위한 그래프이다.
도 16을 참조하면, 상기 트랜지스터(T1)의 구동 범위는 상기 백게이트 단자(B1)에 인가되는 상기 백게이트 전압(BG)에 따라 변할 수 있다. 도 16에서 제1 곡선(CL1)은 상기 백게이트 단자(B1)에 양의 극성을 가지는 백게이트 전압(BG)이 인가되는 경우이며, 제2 곡선(CL2)은 상기 백게이트 단자(B1)에 음의 극성을 가지는 백게이트 전압(BG)이 인가되는 경우일 수 있다. 상기 구동 범위는 상기 트랜지스터(T1)의 상기 구동 전류(IDR)와 게이트 전압(Vg)의 관계를 나타내는 곡선(이하, I-V 곡선)의 기울기의 절대값에 반비례할 수 있다.
도 16에 도시된 바와 같이, 상기 백게이트 단자(B1)에 상기 양의 극성을 가지는 백게이트 전압(BG)이 인가되는 경우에, 상기 트랜지스터(T1)의 I-V 곡선(예를 들면, 제1 곡선(CL1))의 기울기의 절대값이 증가하고, 상기 트랜지스터(T1)의 상기 구동 범위가 감소할 수 있다. 또한, 상기 백게이트 단자(B1)에 상기 음의 극성을 가지는 백게이트 전압(BG)이 인가되는 경우에, 상기 트랜지스터(T1)의 I-V 곡선(예를 들면, 제2 곡선(CL2))의 기울기의 절대값이 감소하고, 상기 트랜지스터(T1)의 상기 구동 범위가 증가할 수 있다. 상기 트랜지스터(T1)의 상기 구동 범위는 상기 보상 구간(PA2)의 시간 길이를 줄이고 문턱 전압 보상의 효율을 높이기 위해 상대적으로 큰 것이 유리할 수 있다. 그에 따라, 상기 보상 구간(PA2) 동안, 상기 백게이트 단자(B1)에는 상기 음의 극성을 가지는 백게이트 전압(BG)이 인가될 수 있다.
도 17은 도 9의 표시 장치를 설명하기 위한 단면도이다.
도 17을 참조하면, 표시 장치(20)는 기판(SUB), 백게이트 패턴(BML), 버퍼층(BFR), 액티브 패턴(AP), 제1 게이트 절연층(GI1), 제1 게이트 전극(GE1), 제2 게이트 절연층(GI2), 제2 게이트 전극(GE2), 제1 층간 절연층(ILD1), 제1 도전층(SD1), 제2 층간 절연층(ILD2), 제2 도전층(SD2), 비아 절연층(VIA), 제1 전극(E1), 화소 정의막(PDL), 발광층(EL) 및 제2 전극(E2)을 포함할 수 있다. 다만, 상기 표시 장치(20)는 상기 백게이트 패턴(BML) 및 상기 제2 도전층(SD2)에 포함된 백게이트 전압 전극(SD1d)을 제외하고는, 도 8을 참조하여 설명한 상기 표시 장치(10)와 실질적으로 동일할 수 있다.
도 17을 참조하면, 상기 백게이트 패턴(BML)은 상기 기판(SUB) 및 상기 액티브 패턴(AP) 사이에 배치될 수 있다. 일 실시예에서, 상기 백게이트 패턴(BML)은 금속을 포함할 수 있다. 예를 들어, 상기 백게이트 패턴(BML)은 상기 제1 게이트 전극(GE1)과 동일한 금속을 포함할 수 있다.
다른 실시예에서, 상기 백게이트 패턴(BML)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 백게이트 패턴(BML)은 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 포함할 수 있다. 또한, 상기 백게이트 패턴(BML)에는 양이온 또는 음이온이 도핑될 수 있다. 예를 들어, 상기 양이온은 III족 원소일 수 있으며, 붕소(boron) 등일 수 있다. 상기 음이온은 V족 원소일 수 있으며, 인(phosphorus) 등일 수 있다.
일 실시예에서, 상기 백게이트 패턴(BML)에는 상기 백게이트 전압(BG)이 제공될 수 있다.
상기 제1 도전층(SD1)은 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제1 도전층(SD1)은 제1 연결 전극(SD1a), 제2 연결 전극(SD1b), 제3 연결 전극(SD1c) 및 백게이트 전압 전극(SD1d)을 포함할 수 있다. 다만, 도 17에 도시된 상기 제1 도전층(SD1)은 상기 백게이트 전압 전극(SD1d)을 제외하고는, 도 8을 참조하여 설명한 상기 제1 도전층(SD1)과 실질적으로 동일할 수 있다.
상기 백게이트 전압 전극(SD1d)은 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 백게이트 패턴(BML)과 접촉할 수 있다. 상기 백게이트 전압(BG)은 상기 백게이트 전압 전극(SD1d)을 통해 상기 백게이트 패턴(BML)으로 전달될 수 있다.
상기 화소(PX1)는 상기 백게이트 단자(B1)를 포함하는 상기 트랜지스터(T1) 및 상기 커패시터(CST)를 포함하는 간단한 1T1C 구조로 구현될 수 있다. 상기 보상 구간(PA2)동안, 상기 백게이트 단자(B1)에는 음의 극성을 가지는 백게이트 전압(BG)이 인가될 수 있다. 그에 따라, 상기 트랜지스터(T1)의 구동 범위가 증가할 수 있고, 상기 보상 구간(PA2)의 시간 길이는 줄어들 수 있다. 따라서, 상기 표시 장치(20)의 표시 품질이 향상될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(30)는 표시 패널(100) 및 상기 표시 패널(100)을 구동하는 패널 구동부를 포함할 수 있다. 상기 패널 구동부는 데이터 구동부(200), 전원 공급부(300), 컨트롤러(400) 및 백게이트 전압 공급부(500)를 포함할 수 있다.
도 19는 도 18의 표시 장치에 포함된 화소를 설명하기 위한 회로도이고, 도 20 내지 도 23은 도 19의 화소의 동작을 설명하기 위한 회로도들이다. 예를 들어, 도 20은 초기화 구간에서의 화소의 동작을 설명하기 위한 회로도이고, 도 21은 보상 구간에서의 화소의 동작을 설명하기 위한 회로도이며, 도 22는 데이터 기입 구간에서의 화소의 동작을 설명하기 위한 회로도이고, 도 23은 발광 구간에서의 화소의 동작을 설명하기 위한 회로도일 수 있다.
도 19를 참조하면, 화소(PX2)는 화소 회로(PXC) 및 발광 다이오드(LD)를 포함할 수 있다. 상기 화소(PX2)는 상기 화소 회로(PXC)를 통해 구동될 수 있다. 일 실시예에서, 상기 화소(PX2)는 트랜지스터(T1) 및 커패시터(CST)를 포함할 수 있다.
일 실시예에서, 상기 트랜지스터(T1)는 제1 노드(N1)와 연결되는 게이트 단자(G1), 제1 전원(ELVDD)과 연결되는 제1 단자(S1), 제2 노드(N2)와 연결되는 제2 단자(D1) 및 백게이트 단자(B1)를 포함할 수 있다. 상기 제2 노드(N2)는 상기 제1 노드(N1)와 동일한 전위를 가질 수 있다. 상기 트랜지스터(T1)는 상기 게이트 단자(G1) 및 상기 백게이트 단자(B1)를 포함하는 더블 게이트 구조를 가질 수 있다. 상기 백게이트 단자(B1)는 백게이트 전압(BG)을 제공받을 수 있다.
도 24는 도 18의 표시 장치의 일 예를 설명하기 위한 단면도이다.
도 24를 참조하면, 표시 장치(30)는 기판(SUB), 백게이트 패턴(BML), 버퍼층(BFR), 액티브 패턴(AP), 커패시터 전극(CE), 제1 게이트 절연층(GI1), 게이트 전극(GE), 제2 게이트 절연층(GI2), 제1 층간 절연층(ILD1), 제1 도전층(SD1), 제2 층간 절연층(ILD2), 제2 도전층(SD2), 비아 절연층(VIA), 제1 전극(E1), 화소 정의막(PDL), 발광층(EL) 및 제2 전극(E2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 석영, 플라스틱 등을 포함하는 투명한 절연 기판일 수 있다. 일 실시예에 있어서, 상기 기판(SUB)은 제1 플라스틱층, 상기 제1 플라스틱층 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 제2 플라스틱층 및 상기 제2 플라스틱층 상에 배치되는 제2 배리어층을 포함할 수 있다. 상기 제1 플라스틱층 및 상기 제2 플라스틱층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다. 상기 제1 배리어층 및 상기 제2 배리어층은 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등과 같은 무기 절연 물질을 포함할 수 있다.
상기 백게이트 패턴(BML)은 상기 기판(SUB) 상에 배치될 수 있다. 일 실시예에서, 상기 백게이트 패턴(BML)은 금속을 포함할 수 있다. 예를 들어, 상기 백게이트 패턴(BML)은 상기 게이트 전극(GE)과 동일한 금속을 포함할 수 있다. 다른 실시예에서, 상기 백게이트 패턴(BML)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 백게이트 패턴(BML)은 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 포함할 수 있다. 또한, 상기 백게이트 패턴(BML)에는 양이온 또는 음이온이 도핑될 수 있다. 예를 들어, 상기 양이온은 III족 원소일 수 있으며, 붕소(boron) 등일 수 있다. 상기 음이온은 V족 원소일 수 있으며, 인(phosphorus) 등일 수 있다.
상기 버퍼층(BFR)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 버퍼층(BFR)은 금속 원자들이나 불순물들이 상기 액티브 패턴(AP)으로 확산되지 않도록 할 수 있다. 또한, 상기 버퍼층(BFR)은 상기 액티브 패턴(AP)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있다. 상기 버퍼층(BFR)을 이루는 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물일 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다. 상기 버퍼층(BFR)은 단층 또는 다층 구조일 수 있다.
상기 액티브 패턴(AP)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 상기 액티브 패턴(AP)은 소스 영역(SR), 드레인 영역(DR) 및 채널 영역(CH)을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(AP)은 상기 소스 영역(SR), 상기 드레인 영역(DR) 및 상기 소스 영역(SR)과 상기 드레인 영역(DR) 사이에 형성되는 채널 영역(CH)을 포함할 수 있다. 상기 소스 영역(SR) 및 상기 드레인 영역(DR)은 각각 상기 트랜지스터(T1)의 상기 제1 단자(S1) 및 상기 제2 단자(D1)의 역할을 할 수 있다. 상기 드레인 영역(DR)은 상기 버퍼층(BFR)에 형성되는 콘택홀을 통해 상기 백게이트 패턴(BML)과 접촉할 수 있다.
상기 커패시터 전극(CE)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 커패시터 전극(CE)은 상기 백게이트 패턴(BML)과 함께 상기 커패시터(CST)를 구성할 수 있다. 예를 들어, 상기 커패시터 전극(CE)은 상기 백게이트 패턴(BML)과 중첩할 수 있으며, 상기 커패시터 전극(CE)에는 상기 데이터 전원(DATA)이 제공될 수 있다.
상기 제1 게이트 절연층(GI1)은 상기 액티브 패턴(AP) 및 상기 커패시터 전극(CE)을 커버하고, 상기 버퍼층(BFR) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다. 상기 제1 게이트 절연층(GI1)은 단층 또는 다층 구조일 수 있다.
상기 게이트 전극(GE)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 섬(island) 형상으로 배치될 수 있다. 상기 게이트 전극(GE)은 상기 액티브 패턴(AP)과 함께 상기 트랜지스터(T1)를 구성할 수 있다. 예를 들어, 상기 게이트 전극(GE)은 도 19를 참조하여 설명한 상기 트랜지스터(T1)의 상기 백게이트 단자(B1)와 대응할 수 있다. 상기 게이트 전극(GE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)은 상기 게이트 전극(GE)을 커버하고, 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 제2 게이트 절연층(GI2)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 게이트 절연층(GI2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다. 상기 제2 게이트 절연층(GI2)은 단층 또는 다층 구조일 수 있다.
상기 제1 층간 절연층(ILD1)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연층(ILD1)을 이루는 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등일 수 있다. 상기 물질들은 단독으로 또는 혼합해서 사용될 수 있다.
상기 제1 도전층(SD1)은 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제1 도전층(SD1)은 제1 연결 전극(SD1a), 제2 연결 전극(SD1b), 제3 연결 전극(SD1c) 및 데이터 전원 전극(SD1d)을 포함할 수 있다. 상기 데이터 전원 전극(SD1d)은 도 18의 상기 데이터 라인(DL)에 대응될 수 있다.
상기 제1 연결 전극(SD1a)은 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 액티브 패턴(AP)의 상기 드레인 영역(DR)과 접촉할 수 있다. 상기 제1 연결 전극(SD1a)은 상기 액티브 패턴(AP)으로부터 상기 발광 다이오드(LD)로 상기 구동 전류(IDR)를 전달할 수 있다.
상기 제2 연결 전극(SD1b)은 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 게이트 전극(GE)과 접촉할 수 있다. 상기 백게이트 전압(BG)은 상기 제2 연결 전극(SD1b)을 통해 상기 게이트 전극(GE)으로 전달될 수 있다.
상기 제3 연결 전극(SD1c)은 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 액티브 패턴(AP)의 상기 소스 영역(SR)과 접촉할 수 있다. 상기 제1 전원(ELVDD)은 상기 제3 연결 전극(SD1c)을 통해 상기 소스 영역(SR)으로 전달될 수 있다.
상기 데이터 전원 전극(SD1d)은 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2) 및 상기 제1 층간 절연층(ILD1)에 형성되는 콘택홀을 통해 상기 커패시터 전극(CE)과 접촉할 수 있다. 상기 데이터 전원(DATA)은 상기 데이터 전원 전극(SD1d)을 통해 상기 커패시터 전극(CE)으로 전달될 수 있다.
상기 제2 층간 절연층(ILD2)은 상기 제1 도전층(SD1)을 커버하고, 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제2 층간 절연층(ILD2)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 층간 절연층(ILD2)을 이루는 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등일 수 있다.
상기 제2 도전층(SD2)은 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 상기 제2 도전층(SD2)은 제4 연결 전극(SD2a), 백게이트 전압 전극(SD2b) 및 제1 전원 전극(SD2c)을 포함할 수 있다. 상기 제1 전원 전극(SD2c)은 도 18의 상기 제1 전원 라인(VL1)에 대응될 수 있다.
상기 제4 연결 전극(SD2a)은 상기 제2 층간 절연층(ILD2)에 형성되는 콘택홀을 통해 상기 제1 연결 전극(SD1a)과 접촉할 수 있다. 상기 제4 연결 전극(SD2a)은 상기 액티브 패턴(AP) 및 상기 제1 연결 전극(SD1a)으로부터 상기 발광 다이오드(LD)로 상기 구동 전류(IDR)를 전달할 수 있다.
상기 백게이트 전압 전극(SD2b)은 상기 제2 층간 절연층(ILD2)에 형성되는 콘택홀을 통해 상기 제2 연결 전극(SD1b)과 접촉할 수 있다. 상기 백게이트 전압(BG)은 상기 백게이트 전압 전극(SD2b) 및 상기 제2 연결 전극(SD1b)을 통해 상기 게이트 전극(GE)으로 전달될 수 있다.
상기 제1 전원 전극(SD2c)은 상기 제2 층간 절연층(ILD2)에 형성되는 콘택홀을 통해 상기 제3 연결 전극(SD1c)과 접촉할 수 있다. 상기 제1 전원(ELVDD)은 상기 제1 전원 전극(SD2c) 및 상기 제3 연결 전극(SD1c)을 통해 상기 소스 영역(SR)으로 전달될 수 있다.
상기 비아 절연층(VIA)은 상기 제2 도전층(SD2)을 커버하고, 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 상기 비아 절연층(VIA)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 비아 절연층(VIA)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
상기 제1 전극(E1)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 제1 전극(E1)은 반사성 또는 투광성을 가질 수 있다. 예를 들어, 상기 제1 전극(E1)은 금속을 포함할 수 있다. 상기 제1 전극(E1)은 상기 비아 절연층(VIA)에 형성되는 콘택홀을 통해 상기 제4 연결 전극(SD2a)과 접촉할 수 있다. 이를 통해, 상기 제1 전극(E1)은 상기 액티브 패턴(AP)의 상기 드레인 영역(DR)과 연결될 수 있다. 즉, 상기 제1 전극(E1)은 상기 트랜지스터(T1)와 연결될 수 있다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있고, 상기 화소 정의막(PDL)에는 상기 제1 전극(E1)의 상면을 노출시키는 개구가 정의될 수 있다. 예를 들어, 상기 화소 정의막(PDL)은 유기 물질 또는 무기 물질을 포함할 수 있다.
상기 발광층(EL)은 상기 제1 전극(E1) 및 상기 화소 정의막(PDL) 상에 배치될 수 있다. 상기 발광층(EL)은 청색 광, 적색 광 또는 녹색 광을 생성하거나, 화소에 따라 서로 다른 색상을 갖는 광들을 생성할 수도 있다. 상기 발광층(EL)은 복수의 층들이 적층된 다층 구조를 가질 수 있다.
상기 제2 전극(E2)은 상기 발광층(EL) 상에 배치될 수 있다. 상기 발광층(EL)은 상기 제1 전극(E1) 및 상기 제2 전극(E2) 사이의 전압차에 기초하여 광을 방출할 수 있다. 이에 따라, 상기 제1 전극(E1), 상기 발광층(EL) 및 상기 제2 전극(E2)을 포함하는 상기 발광 다이오드(LD)가 상기 기판(SUB) 상에 배치될 수 있다.
도 25는 도 18의 표시 장치의 다른 예를 설명하기 위한 단면도이다.
도 25를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(40)는 기판(SUB), 백게이트 패턴(BML), 버퍼층(BFR), 액티브 패턴(AP), 제1 게이트 절연층(GI1), 게이트 전극(GE), 커패시터 전극(CE), 제2 게이트 절연층(GI2), 제1 층간 절연층(ILD1), 제1 도전층(SD1), 제2 층간 절연층(ILD2), 제2 도전층(SD2), 비아 절연층(VIA), 제1 전극(E1), 화소 정의막(PDL), 발광층(EL) 및 제2 전극(E2)을 포함할 수 있다. 다만, 상기 표시 장치(40)는 상기 커패시터 전극(CE)의 배치를 제외하고는, 도 24를 참조하여 설명한 상기 표시 장치(30)와 실질적으로 동일할 수 있다.
도 25에 도시된 바와 같이, 상기 커패시터 전극(CE)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 일 실시예에서, 상기 커패시터 전극(CE)은 상기 백게이트 패턴(BML)과 함께 커패시터(CST)를 구성할 수 있다. 예를 들어, 상기 커패시터 전극(CE)은 상기 백게이트 패턴(BML)과 중첩할 수 있으며, 상기 커패시터 전극(CE)에는 상기 데이터 전원(DATA)이 제공될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10, 20, 30, 40: 표시 장치
100: 표시 패널 PX, PX1, PX2: 화소
T1: 트랜지스터 CST: 커패시터
LD: 발광 다이오드 FP: 프레임 구간
AP: 액티브 패턴 BML: 백게이트 패턴

Claims (20)

  1. 제1 노드와 연결되는 게이트 단자, 제1 전원과 연결되는 제1 단자 및 상기 제1 노드와 동일한 전위를 갖는 제2 노드와 연결되는 제2 단자를 포함하는 트랜지스터;
    데이터 전원과 연결되는 제1 커패시터 단자 및 상기 제1 노드와 연결되는 제2 커패시터 단자를 포함하는 커패시터; 및
    상기 제2 노드와 연결되는 제1 다이오드 단자 및 제2 전원과 연결되는 제2 다이오드 단자를 포함하는 발광 다이오드를 포함하는 화소.
  2. 제1 항에 있어서, 상기 제1 노드는 상기 제2 노드와 직접 연결되는 것을 특징으로 하는 화소.
  3. 제2 항에 있어서, 상기 제1 노드와 상기 제2 노드 사이에는 트랜지스터가 연결되지 않는 것을 특징으로 하는 화소.
  4. 제1 항에 있어서, 상기 제2 단자는 상기 제2 노드와 직접 연결되는 것을 특징으로 하는 화소.
  5. 제1 항에 있어서, 상기 제1 커패시터 단자는 상기 데이터 전원과 직접 연결되는 것을 특징으로 하는 화소.
  6. 제1 항에 있어서, 상기 제1 다이오드 단자는 상기 제2 노드와 직접 연결되는 것을 특징으로 하는 화소.
  7. 제1 항에 있어서, 상기 화소에 대한 프레임 구간은,
    상기 게이트 단자가 초기화되는 초기화 구간;
    상기 트랜지스터의 문턱 전압이 보상되는 보상 구간;
    상기 제1 노드로 상기 데이터 전원이 인가되는 데이터 기입 구간; 및
    상기 발광 다이오드가 발광하는 발광 구간을 포함하는 것을 특징으로 하는 화소.
  8. 제7 항에 있어서, 상기 제1 전원은 제1 전압 레벨 및 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 가지고,
    상기 데이터 전원은 제3 전압 레벨 및 상기 제3 전압 레벨보다 큰 제4 전압 레벨을 가지며,
    상기 제2 전원은 상기 제1 전압 레벨과 동일한 제5 전압 레벨 및 상기 제2 전압 레벨과 동일한 제6 전압 레벨을 가지는 것을 특징으로 하는 화소.
  9. 제8 항에 있어서, 상기 초기화 구간에서,
    상기 제1 전원은 상기 제1 전압 레벨을 가지고,
    상기 데이터 전원은 상기 제3 전압 레벨을 가지며,
    상기 제2 전원은 상기 제5 전압 레벨을 가지는 것을 특징으로 하는 화소.
  10. 제8 항에 있어서, 상기 보상 구간에서,
    상기 제1 전원은 상기 제2 전압 레벨을 가지고,
    상기 데이터 전원은 상기 제3 전압 레벨을 가지며,
    상기 제2 전원은 상기 제6 전압 레벨을 가지는 것을 특징으로 하는 화소.
  11. 제8 항에 있어서, 상기 데이터 기입 구간에서,
    상기 제1 전원은 상기 제1 전압 레벨을 가지고,
    상기 데이터 전원은 상기 제4 전압 레벨을 가지며,
    상기 제2 전원은 상기 제5 전압 레벨을 가지는 것을 특징으로 하는 화소.
  12. 제8 항에 있어서, 상기 발광 구간에서,
    상기 제1 전원은 상기 제2 전압 레벨을 가지고,
    상기 데이터 전원은 상기 제4 전압 레벨을 가지며,
    상기 제2 전원은 상기 제5 전압 레벨을 가지는 것을 특징으로 하는 화소.
  13. 제1 항에 있어서, 상기 트랜지스터는 백게이트 단자를 더 포함하는 것을 특징으로 하는 화소.
  14. 제13 항에 있어서, 상기 화소에 대한 프레임 구간은,
    상기 게이트 단자가 초기화되는 초기화 구간;
    상기 트랜지스터의 문턱 전압이 보상되는 보상 구간;
    상기 제1 노드로 상기 데이터 전원이 인가되는 데이터 기입 구간; 및
    상기 발광 다이오드가 발광하는 발광 구간을 포함하고,
    상기 보상 구간에서, 상기 백게이트 단자에 음의 극성을 갖는 백게이트 전압을 인가하는 것을 특징으로 하는 화소.
  15. 기판;
    상기 기판 상에 배치되고, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 배치되고, 상기 채널 영역과 중첩하며, 상기 드레인 영역과 연결되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 중첩하는 제2 게이트 전극;
    상기 제2 게이트 전극 상에 배치되고, 상기 드레인 영역과 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 유기 발광층; 및
    상기 유기 발광층 상에 배치되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서,
    상기 액티브 패턴 상에 배치되는 제1 게이트 절연층을 더 포함하고,
    상기 제1 게이트 절연층에는 콘택홀이 형성되며,
    상기 제1 게이트 전극은 상기 콘택홀을 통해 상기 드레인 영역과 접촉하는 것을 특징으로 하는 표시 장치.
  17. 제15 항에 있어서,
    상기 액티브 패턴 아래에 배치되고, 상기 채널 영역과 중첩하는 백게이트 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 기판;
    상기 기판 상에 배치되는 백게이트 패턴;
    상기 백게이트 패턴 상에 배치되고, 소스 영역, 상기 백게이트 패턴과 연결되는 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 포함하는 액티브 패턴;
    상기 백게이트 패턴 상에 배치되고, 상기 백게이트 패턴과 중첩하는 커패시터 전극;
    상기 액티브 패턴 상에 배치되고, 상기 채널 영역과 중첩하는 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 드레인 영역과 연결되는 제 1전극;
    상기 제1 전극 상에 배치되는 유기 발광층; 및
    상기 유기 발광층 상에 배치되는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 커패시터 전극은 상기 액티브 패턴과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  20. 제18 항에 있어서, 상기 커패시터 전극은 상기 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
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