KR20210086252A - 기판 홀을 포함하는 표시 장치 - Google Patents

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KR20210086252A
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electrode
buffer
light emitting
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주동일
김민주
이재원
박상훈
원상혁
육승현
이선희
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엘지디스플레이 주식회사
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Abstract

본 명세서는 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상에 있는 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연막, 제1 층간 절연막 상의 제2 층간 절연막, 분리 영역에 위치하는 제1 버퍼 하부층을 노출하는 제2 층간 절연막, 제1 층간 절연막, 제1 게이트 절연막, 및 제1 버퍼 상부층의 오픈부, 그리고 오픈부내에 배치되며, 제1 버퍼 하부층과 접촉하고 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층, 및 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.

Description

기판 홀을 포함하는 표시 장치{Display apparatus having a substrate hole}
본 명세서는 기판을 관통하는 기판 홀을 포함하는 표시 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지를 구현하는 표시 장치를 포함한다. 예를 들어, 표시 장치는 발광 소자들을 포함할 수 있다. 각 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
표시 장치에는 카메라, 스피커 및 센서와 같은 주변 기기가 내장될 수 있다. 예를 들어, 표시 장치는 발광 소자들을 지지하는 기판을 관통하는 기판 홀을 포함할 수 있다. 기판 홀은 발광 소자들 사이에 위치할 수 있다. 주변기기는 기판 홀 내에 삽입될 수 있다.
그러나, 표시 장치에서는 기판 홀을 통해 외부의 수분이 침투할 수 있다. 기판 홀을 통해 침투한 외부 수분은 발광층을 통해 기판 홀에 인접한 발광 소자로 이동할 수 있다. 이에 따라, 표시 장치에서는 기판 홀을 통해 침투한 외부 수분에 의해 기판 홀에 인접한 발광 소자들이 손상될 수 있다.
본 명세서가 해결하고자 하는 과제는 기판 홀을 통해 침투한 외부 수분에 의한 발광 소자의 손상을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 외부 수분의 차단을 위한 공정을 단순화할 수 있는 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
본 명세서의 실시예에 따른 표시 장치는, 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상에 있는 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층에 배치되며 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연막을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 그리고 기판의 분리 영역내에 배치되며, 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층 및 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상에 있는 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연막, 제1 층간 절연막 상의 제2 층간 절연막, 분리 영역에 위치하는 제1 버퍼 하부층을 노출하는 제2 층간 절연막, 제1 층간 절연막, 제1 게이트 절연막 및 제1 버퍼 상부층의 오픈부, 그리고 오픈부내에 배치되며, 제1 버퍼 하부층과 접촉하고 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층 및 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연막, 제1 층간 절연막 상의 제2 층간 절연막, 분리 영역에 위치하는 기판을 노출하는 제2 층간 절연막, 제1 층간 절연막, 제1 게이트 절연막 및 제1 버퍼층의 오픈부, 그리고 오픈부에 배치되며, 기판과 접촉하는 제1 분리층, 제1 분리층 상의 제2 분리층 및 제2 분리층 상의 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 기판 홀과 발광 소자들 사이에 적어도 하나의 분리 구조물이 위치하며, 각 발광 소자가 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함하고, 각 분리 구조물이 적어도 하나의 언더 컷 구조를 가지며, 각 언더 컷 구조가 발광층의 두께보다 큰 깊이 및 길이를 가질 수 있다. 이에 따라, 본 명세서의 실시예에 따른 표시 장치에서는 기판 홀을 통해 침투하는 외부 수분의 이동 경로가 분리 구조물에 의해 차단될 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치에서는 발광 소자의 수명 및 신뢰성이 향상될 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 본 명세서의 실시예에 따른 표시 장치에서 기판 홀의 주변을 확대한 도면이다.
도 3은 본 명세서의 실시예에 따른 표시 장치에서 화소의 단면을 나타낸 도면이다.
도 4a는 본 명세서의 실시예에 따른 표시 장치에서 기판 홀의 단면을 나타낸 도면이다.
도 4b는 도 4a의 P1 영역을 확대한 도면이다.
도 5a는 본 명세서의 다른 실시예에 따른 표시 장치에서 기판 홀의 단면을 나타낸 도면이다.
도 5b는 도 5a의 P2 영역을 확대한 도면이다.
도 6은 본 명세서의 또 다른 실시예에 따른 표시 장치에서 화소의 단면을 나타낸 도면이다.
도 7a는 본 명세서의 또 다른 실시예에 따른 표시 장치에서 기판 홀의 단면을 나타낸 도면이다.
도 7b는 도 7a의 P3 영역을 확대한 도면이다.
도 8은 본 명세서의 또 다른 실시예에 따른 표시 장치에서 분리 구조물의 단면을 나타낸 도면이다.
본 명세서의 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 명세서의 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 명세서의 실시예들은 당업자에게 본 명세서의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 명세서는 이하 설명되는 실시예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 제 1 구성 요소가 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 제 1 구성 요소와 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 명세서의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 명세서의 명세서에서 사용하는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 명세서를 한정하는 것은 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 명세서의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 명세서의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시예)
도 1은 본 명세서의 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다. 도 2는 본 명세서의 실시예에 따른 표시 장치에서 기판 홀의 주변을 확대한 도면이다. 도 3은 본 명세서의 실시예에 따른 표시 장치에서 화소의 단면을 나타낸 도면이다. 도 4a는 본 명세서의 실시예에 따른 표시 장치에서 기판 홀의 주변 영역의 단면을 나타낸 도면이다. 도 4b는 도 4a의 P1 영역을 확대한 도면이다.
도 1 내지 4b를 참조하면, 본 명세서의 실시예에 따른 표시 장치(DP)는 기판(100)을 포함할 수 있다. 기판은 화소(PA)가 배치되는 표시 영역과 상기 표시 영역에 인접하여 배치된 비 표시 영역을 포함할 수 있다. 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 기판(100)은 다중층 구조일 수 있다. 예를 들어, 기판(100)은 제 1 기판층(101)과 제 2 기판층(103) 사이에 무기 절연층(102)이 위치하는 구조일 수 있다. 제 2 기판층(103)은 제 1 기판층(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 기판층(101)과 제 2 기판층(103)은 플라스틱을 포함할 수 있다. 무기 절연층(102)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 기판층(101) 및 제2 기판층(103)은 폴리이미드(PI)로 이루어질 수도 있다. 그리고, 무기 절연층(102)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 예를 들어, 이산화 규소(Silica or Silicon Dioxide: SiO2) 물질로 무기 절연층(102)을 형성할 수 있다.
이와 같이, 폴리이미드(PI)로 이루어진 제1 기판층(101)과 제2 기판층(103) 사이에 무기 절연층(102)을 형성함으로써, 하부에 배치된 제1 기판층(101)에 차지(charge)되는 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 또한, 2개의 폴리이미드(PI)사이에 무기 절연막을 형성해줌으로써, 수분성분이 하부의 제1 기판층(101)을 뚫고 지나가는 것을 차단하여 표시 장치의 신뢰성을 향상시킬 수 있다.
기판(100)은 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된 화소들(PA)을 포함할 수 있다. 각 화소(PA) 내에는 발광 소자(500)가 위치할 수 있다. 각 발광 소자(500)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자(500)는 순서대로 적층된 제 1 전극(510), 발광층(520) 및 제 2 전극(530)을 포함할 수 있다.
제 1 전극(510)은 도전성 물질을 포함할 수 있다. 제 1 전극(510)은 상대적으로 반사율이 높은 금속을 포함할 수 있다. 제 1 전극(510)은 다중층 구조일 수 있다. 예를 들어, 제 1 전극(510)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극들 사이에 알루미늄(Al) 및 은(Ag)과 같은 금속으로 형성된 반사 전극이 위치하는 구조일 수 있다.
발광층(520)은 제 1 전극(510)과 제 2 전극(530) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 발광층(520)은 발광 물질을 포함하는 발광 물질층(EML; 522)을 포함할 수 있다. 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 명세서의 실시예에 따른 표시 장치는 유기 물질로 형성된 발광층(520)을 포함하는 유기 발광 표시 장치일 수 있다. 또는, 표시 장치는 무기 물질로 형성된 발광층(520)을 포함하는 무기 발광 표시 장치일 수 있다.
발광층(520)은 발광 효율을 높이기 위하여 다중층 구조일 수 있다. 예를 들어, 발광층(520)은 제 1 전극(510)과 발광 물질층(522) 사이에 위치하는 적어도 하나의 제 1 중간층(521) 및 발광 물질층(522)과 제 2 전극(530) 사이에 위치하는 적어도 하나의 제 2 중간층(523)을 더 포함할 수 있다. 제 1 중간층(521)은 정공 주입층(HIL) 및 정공 수송층(HTL)중 적어도 하나의 층을 포함할 수 있다. 그리고, 제 2 중간층(523)은 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나의 층을 포함할 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제 1 중간층(521)이 전자 수송층(ETL) 및 전자 주입층(EIL)중 적어도 하나의 층을 포함하고, 제 2 중간층(523)은 정공 주입층(HIL) 및 정공 수송층(HTL)중 적어도 하나의 층을 포함할 수 있다.
제 2 전극(530)은 도전성 물질을 포함할 수 있다. 제 2 전극(530)은 제 1 전극(510)과 다른 물질을 포함할 수 있다. 예를 들어, 제 2 전극(530)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극일 수 있다. 이에 따라, 본 명세서의 실시예에 따른 표시 장치에서는 각 화소(PA)의 발광층(520)에 의해 생성된 빛이 제 2 전극(530)을 통해 외부로 방출될 수 있다.
각 발광 소자(500)는 해당 게이트 라인(GL)을 통해 인가된 게이트 신호 및 해당 데이터 라인(DL)을 통해 인가된 데이터 신호에 대응하는 구동 전류가 공급될 수 있다. 예를 들어, 각 화소(PA) 내에는 해당 발광 소자(500)와 전기적으로 연결된 화소 회로가 위치할 수 있다. 화소 회로는 게이트 신호 및 데이터 신호에 따라 해당 발광 소자(500)의 동작을 제어할 수 있다. 예를 들어, 화소 회로는 제 1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 스토리지 커패시터(400)를 포함할 수 있다.
그리고, 제1 박막 트랜지스터(200)는 제1 반도체 패턴(210), 제1 게이트 전극(230), 제1 소스 전극(250), 및 제1 드레인 전극(260)을 포함할 수 있다. 제2 박막 트랜지스터(300)는 제2 반도체 패턴(310), 제2 게이트 전극(330), 제2 소스 전극(350), 및 제2 드레인 전극(360)을 포함할 수 있다. 또한, 스토리지 커패시터(400)는 제1 스토리지 전극(410), 제2 스토리지 전극(420), 및 제3 스토리지 전극(430)을 포함할 수 있다.
제 1 박막 트랜지스터(200)는 제 1 반도체 패턴(210), 제 1 게이트 전극(230), 제 1 소스 전극(250) 및 제 1 드레인 전극(260)을 포함할 수 있다.
기판(100)과 각 화소(PA)의 화소 회로 사이에는 제1 버퍼층(110)이 위치할 수 있다. 제1 버퍼층(110)은 화소 회로의 형성 공정에서 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 제1 버퍼층(110)은 기판(100)과 각 화소(PA)의 제 1 반도체 패턴(210) 사이에 형성될 수 있다. 재1 버퍼층(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 버퍼층(110)은 실리콘 산화물계(SiOx) 물질 및/또는 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 제1 버퍼층(110)은 다중층 구조일 수 있다. 예를 들어, 제1 버퍼층(110)은 제 1 버퍼 하부층(111) 및 제 1 버퍼 상부층(112)을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 버퍼층(110)의 제1 버퍼 하부층(111)이 형성될 수 있다. 그리고, 제1 버퍼 하부층(111) 상에 제1 버퍼 상부층(112)이 형성될 수 있다. 제1 버퍼 하부층(111)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 제1 버퍼 하부층(111)은 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 예를 들어, 제1 버퍼 하부층(111)은 실리콘 산화물(SiOx)층과 실리콘 질화물(SINx)층의 순으로 적층된 다중층으로 형성될 수 있다.
그리고, 제1 버퍼 상부층(112)은 실리콘 산화물(SiOx)계 물질로 이루어진 단일층으로 형성될 수 있다. 예를 들어, 제1 버퍼 상부층(112)은 이산화 규소(SiO2) 물질로 이루어진 단일층으로 형성될 수 있다.
제 1 반도체 패턴(210)은 제1 버퍼 상부층(112) 상에 위치할 수 있다. 제 1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(210)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(210)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다.
제 1 반도체 패턴(210)은 제 1 소스 영역(210S), 제 1 드레인 영역(210D) 및 제 1 채널 영역(210C)을 포함할 수 있다. 제 1 채널 영역(210C)은 제 1 소스 영역(210S)과 제 1 드레인 영역(210D) 사이에 위치할 수 있다. 제 1 채널 영역(210C)은 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)보다 상대적으로 낮은 전도율(conductivity)을 가질 수 있다. 예를 들어, 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)은 제 1 채널 영역(210C)보다 도전형 불순물의 함량이 높을 수 있다.
제 1 게이트 절연막(120)은 제 1 반도체 패턴(210) 상에 위치할 수 있다. 제 1 게이트 절연막(120)은 제 1 반도체 패턴(210)의 외측 방향으로 연장할 수 있다. 제 1 게이트 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 절연막(120)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 실리콘 산화물계(SiOx) 물질은 이산화 규소(SiO2)를 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 제1 게이트 절연막(120)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 또는, 제1 게이트 절연막(120)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(200)의 제 1 게이트 전극(230) 및 스토리지 커패시터(400)의 제1 스토리지 전극(410)은 제 1 게이트 절연막(120) 상에 위치할 수 있다. 예를 들어, 제 1 게이트 전극(230)은 제 1 반도체 패턴(210)의 제1 채널 영역(210C)과 중첩할 수 있다. 제 1 게이트 전극(230)은 제 1 게이트 절연막(120)에 의해 제 1 반도체 패턴(210)과 절연될 수 있다.
제1 스토리지 전극(410) 및 제 1 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(230)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 제1 스토리지 전극(410) 및 제1 게이트 전극(230)은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 스토리지 전극(410) 및 제1 게이트 전극(230)은 동일한 물질일 수 있으며, 동일한 층 상에 배치될 수 있다.
제 1 층간 절연막(130)은 제1 스토리지 전극(410), 제 1 게이트 절연막(120), 및 제 1 게이트 전극(230) 상에 위치할 수 있다. 제 1 층간 절연막(130)은 제 1 게이트 절연막(120)을 따라 연장할 수 있다. 제 1 층간 절연막(130)은 절연성 물질을 포함할 수 있다. 제 1 층간 절연막(130)은 제 1 게이트 절연막(120)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 절연막(120)이 실리콘 산화물계 물질(SiOx)을 포함하는 경우, 제 1 층간 절연막(130)은 실리콘 질화물계 물질(SiNx)을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 제1 층간 절연막(130)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다.
제1 층간 절연막(130) 상에 제2 스토리지 전극(420) 및 금속 패턴(450)이 형성될 수 있다. 제2 스토리지 전극(420)은 제1 층간 절연막(130)을 사이에 두고서 제1 스토리지 전극(410)과 중첩할 수 있다. 금속 패턴(450) 및 제2 스토리지 전극(420)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 이들의 합금을 포함할 수 있다. 금속 패턴(450) 및 제2 스토리지 전극(420)은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다. 또한, 금속 패턴(450) 및 제2 스토리지 전극(420)은 제1 스토리지 전극(410)과 동일한 물질일 수 있다.
도 3과 같이, 단면도를 기준으로, 금속 패턴(450) 및 제2 스토리지 전극(420)은 이격하여 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 금속 패턴(450)과 제2 스토리지 전극(420)은 서로 연결된 일체형으로 형성될수도 있다.
제1 층간 절연막(130), 금속 패턴(450), 및 제2 스토리지 전극(420) 상에 제2 버퍼층(140)이 형성될 수 있다. 제2 버퍼층(140)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 제2 버퍼층(140)은 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 제2 버퍼층(114)이 다중층으로 형성되는 경우, 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)과 접촉하는 최상부층은 실리콘 산화물(SiOx)층일수 있다. 그러나, 이에 한정되지는 않으며, 제2 버퍼층(140)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)의 단일층으로 형성될 수도 있다.
도 3을 참조하면, 제2 버퍼층(140) 상에 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 형성될 수 있다. 제2 반도체 패턴(310)은 금속 패턴(450)과 중첩할 수 있다. 제 2 반도체 패턴(310)은 제 1 반도체 패턴(210)과 다른 물질을 포함할 수 있다. 제 2 반도체 패턴(310)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체 패턴(310)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 반도체 패턴(310)이 만들어질 수도 있다. 제 2 반도체 패턴(310)은 제 2 소스 영역(310S), 제 2 드레인 영역(310D) 및 제 2 채널 영역(310C)을 포함할 수 있다. 제 2 채널 영역(310C)은 제 2 소스 영역(310S)과 제 2 드레인 영역(310D) 사이에 위치할 수 있다. 제 2 소스 영역(310S)의 저항 및 제 2 드레인 영역(310D)의 저항은 제 2 채널 영역(310C)의 저항보다 낮을 수 있다. 예를 들어, 제 2 소스 영역(310S) 및 제 2 드레인 영역(310D)은 도체화된 영역일 수 있다. 제 2 채널 영역(310C)은 도체화되지 않은 영역일 수 있다. 제2 반도체 패턴(310)의 제2 채널 영역(310C)은 금속 패턴(450)과 중첩할 수 있다.
제 2 게이트 절연막(150)은 제2 버퍼층(140) 및 제 2 반도체 패턴(310) 상에 위치할 수 있다. 제 2 게이트 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 2 게이트 절연막(150)은 실리콘 산화물계(SiOx) 물질, 실리콘 질화물계(SiNx) 물질중 적어도 하나의 물질을 포함할 수 있다. 제 2 게이트 절연막(150)은 단일층 또는 다중층 구조일 수 있다.
제2 박막 트랜지스터(300)의 제 2 게이트 전극(330)은 제 2 게이트 절연막(150) 상에 위치할 수 있다. 제 2 게이트 전극(330)은 제2 게이트 절연막(150)을 사이에 두고서 제 2 반도체 패턴(310)의 제2 채널 영역(310C)과 중첩할 수 있다. 제 2 게이트 전극(330)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 게이트 전극(330)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 그리고, 제2 게이트 전극(330)은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 다중층으로 형성되는 경우, 제2 게이트 전극(330)은 몰리브덴(Mo) 금속층과 티타늄(Ti) 금속층으로 이루어진 다중층으로 형성될 수 있다. 제2 게이트 전극(330)이 몰리브덴(Mo) 금속층과 티타늄(Ti) 금속층으로 이루어진 다중층인 경우, 단면도를 기준으로, 티타늄(Ti) 금속층의 폭은 몰리브덴(Mo) 금속층의 폭보다 클 수 있다.
제 2 층간 절연막(160)은 제2 게이트 절연막(150) 및 제 2 게이트 전극(330) 상에 위치할 수 있다. 제 2 층간 절연막(160)은 절연성 물질을 포함할 수 있다. 제 2 층간 절연막(160)은 실리콘 산화물(SiOx)계 물질 또는 실리콘 질화물(SiNx)계 물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 예를 들어, 제 2 층간 절연막(160)이 다중층으로 이루어지는 경우, 제 2 층간 절연막(160)은 실리콘 산화물(SiOx)층과 실리콘 질화물(SiNx)층으로 이루어진 다중층으로 형성될 수 있다.
제2 층간 절연막(160), 제2 게이트 절연막(150), 제2 버퍼층(140), 제1 층간 절연막(130), 및 제1 게이트 절연막(120)을 식각(etching)하여 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 제 1 반도체 패턴(210)의 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)을 노출하는 컨택홀이 형성될 수 있다. 또한, 제2 층간 절연막(160) 및 제 2 게이트 절연막(150)을 식각하여 제 2 박막 트랜지스터(300)의 제2 반도체 패턴(310)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 제 2 반도체 패턴(310)의 제 2 소스 영역(310S) 및 제 2 드레인 영역(310D)을 노출하는 컨택홀이 형성될 수 있다.
그리고, 제 2 층간 절연막(160), 제 2 게이트 절연막(150), 및 제 2 버퍼층(140)을 식각하여 스토리지 커패시터(400)의 제 2 스토리지 전극(420)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 스토리지 커패시터(400)의 제 2 스토리지 전극(420)을 노출하는 컨택홀이 형성될 수 있다.
제 2 층간 절연막(160) 상에는 제2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제2 드레인 전극(360), 제 1 박막 트랜지스터(200)의 제 1 소스 전극(250) 및 제 1 드레인 전극(260), 그리고 스토리지 커패시터(400)의 제 3 스토리지 전극(430)이 배치될 수 있다.
제 2 박막 트랜지스터(300)의 제2 소스 전극(350) 및 제 2 드레인 전극(360)은 제 2 층간 절연막(160), 제 2 게이트 절연막(150), 제 2 버퍼층(140), 제 1 층간 절연막(130), 및 제 1 게이트 절연막(120)에 형성된 컨택홀을 통하여 제 2 반도체 패턴(310)의 제 2 소스 영역(310S) 및 제 2 드레인 영역(310D)과 연결될 수 있다.
제 1 박막 트랜지스터(200)의 제 1 소스 전극(250) 및 제 1 드레인 전극(260)은 제 2 층간 절연막(160) 및 제 2 게이트 절연막(150)에 형성된 컨택홀을 통하여 제 1 반도체 패턴(210)의 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)과 연결될 수 있다.
스토리지 커패시터(400)의 제 3 스토리지 전극(430)은 제 2 층간 절연막(160), 제 2 게이트 절연막(150), 및 제 2 버퍼층(140)에 형성된 컨택홀을 통하여 제 2 스토리지 전극(420)과 연결될 수 있다.
제 2 소스 전극(350), 제 2 드레인 전극(360), 제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제3 스토리지 전극(430)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제 2 소스 전극(350), 제 2 드레인 전극(360), 제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제 3 스토리지 전극(430)이 다중층의 구조로 형성되는 경우, 제 2 소스 전극(350), 제 2 드레인 전극(360), 제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제 3 스토리지 전극(430)은 3중층으로 형성될 수 있다. 제 2 소스 전극(350), 제 2 드레인 전극(360), 제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제 3 스토리지 전극(430)이 3중층으로 형성되는 경우, 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다.
제 3 스토리지 전극(430)은 제 2 박막 트랜지스터(300)의 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 예를 들어, 제 3 스토리지 전극(430)은 제 2 박막 트랜지스터(300)의 제 2 드레인 전극(360)과 서로 연결된 일체형으로 형성될 수 있다.
제 2 소스 전극(350), 제 2 드레인 전극(360), 제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제 3 스토리지 전극(430) 상에는 보호층(170)의 제 1 보호층(171)이 형성될 수 있다.
제 1 보호층(171)에는 제1 박막 트랜지스터(200)의 제 1 드레인 전극(260)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 보호층(171)에는 제 1 박막 트랜지스터(200)의 제 1 소스 전극(250)을 노출시키기 위한 컨택홀이 형성될 수 있다. 또는 제 1 보호층(171)에는 제2 박막 트랜지스터(300)의 제2 드레인 전극(360) 또는 제 2 소스 전극(350)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 보호층(171)은 무기물질 또는 유기물질일 수 있다. 제 1 보호층(171)이 무기물질인 경우, 실리콘 산화물(SiOx)계 물질 또는 실리콘 질화물(SiNx)계 물질을 포함할 수 있다. 그리고, 제 1 보호층(171)이 유기물질인 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 이루어질 수 있다.
제 1 보호층(171) 상에는 보조 전극(600)이 형성될 수 있다. 보조 전극(600)은 제 1 보호층(171)의 컨택홀을 통하여 노출된 제 1 박막 트랜지스터(200)의 제 1 드레인 전극(260)과 연결될 수 있다. 그러나, 이에 한정되지는 않으며, 보조 전극(600)은 제 1 보호층(171)의 컨택홀을 통하여 제 2 박막 트랜지스터(300)의 제2 드레인 전극(360) 또는 제2 소스 전극(350)과 연결될 수 있다. 보조 전극(600)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조 전극(600)은 제 2 드레인 전극(260)과 동일한 물질일 수 있다.
제 1 보호층(171) 및 보조 전극(600) 상에 제 2 보호층(172)이 형성될 수 있다. 제 2 보호층(172)에는 보조 전극(600)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제 2 보호층(172)은 각 화소(PA)의 화소 회로에 의한 단차를 제거할 수 있다. 예를 들어, 각 화소(PA)의 발광 소자(500)를 향한 제 2 보호층(172)의 상부 표면은 평평한 평면(flat surface)일 수 있다. 제 2 보호층(172)은 은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제 2 보호층(172)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 이루어질 수 있다. 제 1 보호층(171)및 제 2 보호층(172)은 서로 다른 물질을 포함할 수 있다.
각 화소(PA)의 발광 소자(500)는 해당 화소(PA)의 제 1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소(PA)의 제 1 전극(510)은 제 2 보호층(172)을 관통하여 보조 전극(600)과 연결되며, 보조 전극(600)은 제 1 보호층(171)을 관통하여 제 1 박막 트랜지스터(200)의 제 1 드레인 전극(260)과 전기적으로 연결될 수 있다. 따라서, 각 화소(PA)의 제1 전극(510)은 제1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 발광 소자(500)의 제 1 전극(510)과 연결된 제 1 박막 트랜지스터(200)는 발광 소자(500)에 전류를 공급하는 구동 박막 트랜지스터일 수 있다. 그러나, 이에 한정되지는 않으며, 발광 소자(500)의 제 1 전극(510)은 제 2 박막 트랜지스터(300)와 연결될 수 있다. 따라서, 제 1 전극(510)과 연결된 제 2 박막 트랜지스터(300)은 발광 소자(500)에 전류를 공급하는 구동 박막 트랜지스터일 수 있다.
제1 전극(510)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제 1 전극(510)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제 1 전극(510)은 애노드 전극일 수 있다. 표시 장치가 하부 발광(Bottom Emission)인 경우, 보호층(170) 상에 배치된 제1 전극(510)은 캐소드 전극일 수 있다.
각 화소(PA)의 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 화소(PA)의 제 1 전극(510)은 인접한 화소(PA)의 제 1 전극(510)과 절연될 수 있다. 각 제 1 전극(510)의 가장 자리는 뱅크층(180)에 의해 덮일 수 있다. 뱅크층(180)은 제 2 보호층(172) 상에 위치할 수 있다. 각 화소(PA)의 발광층(520) 및 제 2 전극(530)은 뱅크층(180)에 의해 노출된 해당 제 1 전극(510) 상에 적층될 수 있다. 뱅크층(180)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크층(180)은 유기 절연 물질을 포함할 수 있다. 뱅크층(180)은 제 2 보호층(172)과 다른 물질을 포함할 수 있다. 뱅크층(180)은 표시 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(180) 상에는 스페이서(190)가 더 배치될 수 있다.
그리고, 제 1 전극(711)상에는 발광 소자(500)의 발광층(520)이 더 배치될 수 있다.
각 화소(PA)의 발광층(520) 중 적어도 일부는 뱅크층(180) 상으로 연장할 수 있다. 예를 들어, 각 화소(PA)의 제 1 중간층(521) 및 제 2 중간층(523)은 인접한 화소(PA)의 제 1 중간층(521) 및 제 2 중간층(522)과 연결될 수 있다. 각 화소(PA)의 발광 물질층(522)은 인접한 화소(PA)의 발광 물질층(522)과 이격될 수 있다. 각 화소(PA)의 제 2 전극(530)은 뱅크층(170) 상으로 연장할 수 있다. 예를 들어, 각 화소(PA)의 제 2 전극(530)은 인접한 화소(PA)의 제 2 전극(530)과 연결될 수 있다.
제 2 전극(530) 상에는 수분 침투를 억제하는 봉지 부재가 더 배치될 수 있다. 봉지 부재는 제 1 봉지층, 제 2 봉지층 및 제 3 봉지층을 포함할 수 있다. 제 2 봉지층은 제 1 봉지층 및 제 3 봉지층과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층 및 제 3 봉지층은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재의 제1 봉지층은 제2 전극(530) 상에 배치될 수 있다. 그리고, 제2 봉지층은 제1 봉지층 상에 배치될 수 있다. 또한, 제3 봉지층은 제2 봉지층 상에 배치될 수 있다.
봉지 부재의 제1 봉지층 및 제3 봉지층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재의 제2 봉지층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
본 명세서의 실시예에 따르면, 제 1 박막 트랜지스터(200)가 구동 트랜지스터의 역할을 수행할 수 있다. 따라서, 발광 소자(500)의 제 1 전극(510)은 제 1 박막 트랜지스터(200)와 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들면, 발광 소자(500)의 제 1 전극(510)은 제 2 박막 트랜지스터(300)와 연결될 수 있다. 그리고, 제 2 박막 트랜지스터(300)가 구동 트랜지스터의 역할을 수행할 수 있다.
도 4a를 참조하면, 기판(100)의 표시 영역 내에 기판 홀(CH)이 형성될 수 있다. 기판 홀(CH)은 기판(100)을 관통할 수 있다. 기판 홀(CH)은 표시 영역에 배치된 화소들(PA) 사이에 위치할 수 있다. 따라서, 기판 홀(CH)은 표시 영역 내에 형성될 수 있다. 예를 들어, 기판 홀(CH)은 발광 소자들(500) 사이에 형성될 수 있다. 기판(100)은 기판 홀(CH)이 형성된 영역을 포함하는 홀 주변 영역(HA)을 포함할 수 있다. 발광 소자들(500)은 홀 주변 영역(HA)의 외측에 위치할 수 있다. 홀 주변 영역(HA) 내에서 게이트 라인(GL) 및 데이터 라인(DL)은 기판 홀(CH)의 가장 자리를 따라 우회할 수 있다.
홀 주변 영역(HA)은 기판홀(CH)이 형성된 관통 영역(CA) 및 관통 영역(CA)을 둘러싸는 분리 영역(SA)을 포함할 수 있다. 예를 들어, 분리 영역(SA)은 관통 영역(CA)과 화소들(PA) 사이에 위치할 수 있다.
분리 영역(SA) 내에는 적어도 하나의 분리 구조물(700)이 위치할 수 있다. 분리 구조물(700)은 언더 컷 구조를 포함할 수 있다.
도 4b를 참조하면, 분리 구조물(700)은 제1 분리층(711), 제2 분리층(712), 및 제3 분리층(713)을 포함할 수 있다. 제1 분리층(711)은 제1 버퍼층(110)의 제1 버퍼 하부층(111) 상에 형성될 수 있다. 그리고, 제1 분리층(711)은 제1 버퍼층(110)의 제1 버퍼 상부층(112)과 동일한 물질이며, 동일한 층상에 형성될 수 있다. 그리고, 제1 분리층(711)은 제1 버퍼 상부층(112)과 동일한 적층 구조를 가질수 있다. 제1 분리층(711)의 하부면은 제1 버퍼 하부층(111)의 상부면과 접촉할 수 있다. 제1 분리층(711)의 두께는 제1 버퍼 상부층(112)의 두께와 동일할 수 있다.
그리고, 제1 분리층(711) 상에 제2 분리층(712)이 배치될 수 있다. 제2 분리층(712)은 제1 게이트 절연막(120)과 동일한 물질이며, 동일한 층상에 형성될 수 있다. 그리고, 제2 분리층(712)의 두께는 제1 게이트 절연막(120)의 두께와 같을수 있다. 또한, 제2 분리층(712)은 제1 게이트 절연막(120)과 동일한 적층 구조를 가질 수 있다. 그리고, 제3 분리층(713)은 제2 분리층(712) 상에 배치될 수 있다. 제2 분리층(712)은 제3 분리층(713) 및 제1 분리층(711) 사이에 배치될 수 있다. 그리고, 제3 분리층(713)은 제1 박막 트랜지스터(200)의 제1 게이트 전극(230)과 동일한 물질이며, 동일한 층상에 배치될 수 있다. 그리고, 제3 분리층(713)은 제1 게이트 전극(230)과 동일한 적층 구조를 가질 수 있다. 따라서, 제1 분리층(711) 및 제2 분리층(712)은 절연 물질층 이루어지며, 제3 분리층(713)은 금속 물질층으로 이루어질 수 있다.
제3 분리층(713)의 폭은 제1 분리층(711) 및 제2 분리층(712)의 폭보다 클 수 있다. 예를 들어, 제3 분리층(713)의 하부면은 길이는 제2 분리층(712)의 상부면의 길이보다 클 수 있다. 제3 분리층(713)의 양끝단은 제2 분리층(712)과 중첩하지 않으며, 제2 분리층(712)의 양측면으로부터 돌출될 수 있다. 따라서, 분리 구조물(700)은 언더 컷 구조를 가질 수 있다. 본 명세서의 실시예에 따른 표시 장치에서는 분리 영역(SA) 상에 증착된 제2 전극(530) 및 발광층(520)이 분리 구조물(700)에 의해 완전히 분리될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 분리 구조물(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 중간층(521) 및 제2 중간층(523)이 분리 될 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치에서는 발광층(520)을 통한 외부 수분의 침투가 분리 구조물(700)에 의해 차단될 수 있다. 제 2 전극(530)은 각 분리 구조물(700)의 언더 컷 구조에 의해 분리될 수 있다.
분리 구조물(700)은 박막 트랜지스터 및 절연물질 층의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 분리 구조물들(700)은 분리 영역(SA) 상에 제1 버퍼층(110) 및 제1 게이트 절연막(120)을 형성할 수 있다. 그리고, 제1 게이트 전극(230)과 동일한 금속 물질로 이루어진 제3 분리층(713)을 형성할 수 있다. 다음으로, 제3 분리층(713)과 제1 게이트 절연막(120) 상에 제1 층간 절연막(130), 제2 버퍼층(140), 제2 게이트 절연막(150), 및 제2 층간 절연막(160)을 증착한 후, 식각 공정을 이용하여 제1 분리층(711) 및 제2 분리층(712)을 형성할 수 있다. 예를 들어, 식각 공정을 통하여, 제3 분리층(713) 상에 적층된 제1 층간 절연막(130), 제2 버퍼층(140), 제2 게이트 절연막(150), 및 제2 층간 절연막(160)을 패터팅하여 제3 분리층(713)은 노출될 수 있다. 그리고, 제3 분리층(713)의 하부에 배치되고, 제3 분리층(713)과 중첩하는 영역의 제1 버퍼 상부층(112) 및 제1 게이트 절연막(120)은 패터닝되어 제1 분리층(711) 및 제2 분리층(712)으로 형성될 수 있다. 제1 버퍼 상부층(112)은 패터닝되어 제1 분리층(711)으로 형성되며, 제1 게이트 절연막(120)은 패터닝되어 제2 분리층(712)으로 형성될 수 있다.
제 1 분리층(711)은 분리 영역(SA) 상에 형성된 제 1 버퍼 상부층(112)의 식각 공정에 의해 형성될 수 있다. 제 1 분리층(711)은 분리 영역(SA) 상에 형성된 제 1 버퍼 상부층(112)과 동일한 적층 구조를 가지며, 동일한 물질일 수 있다. 예를 들어, 제 1 분리층(711)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 제 1 분리층(712)은 분리 영역(SA) 상에 형성된 제 1 게이트 절연막(120)의 식각 공정에 의해 형성될 수 있다. 따라서, 제1 게이트 절연막(120)과 동일한 적층 구조를 가지며, 동일한 물질일 수 있다. 이에 따라, 본 명세서의 실시예에 따른 표시 장치에서는 분리 구조물들(700)의 형성 공정을 위해 별도의 층이 추가되지 않기에, 표시 장치 제조를 위한 공정 효율의 저하가 최소화될 수 있다.
분리 영역(SA)에 위치하는 제2 층간 절연막(160), 제2 게이트 절연막(150), 제2 버퍼층(140), 제1 층간 절연막(130), 제1 게이트 절연막(120), 및 제1 버퍼층(110)의 제1 버퍼 상부층(112)은 식각 공정에 의하여 제1 버퍼 하부층(111)을 노출하는 오프닝부(OP)를 포함할 수 있다. 그리고, 오프닝부(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 분리 구조물(700)이 배치될 수 있다. 분리 구조물(700)의 최상부층인 제3 분리층(713)은 금속 물질이며, 최상부층인 제3 분리층(713)과 제1 버퍼 하부층(111) 사이에 배치된 제1 분리층(711) 및 제2 분리층(712)은 절연 물질일 수 있다.
그리고, 최상부층인 분리 구조물(700)의 제3 분리층(713) 상에는 발광층(520) 및 제2 전극(530)이 배치될 수 있다. 예를 들어, 제3 분리층(713) 상에는 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)이 배치될 수 있다. 제1 중간층(521)은 제3 분리층(713)의 상부면과 접촉할 수 있다.
오프닝부에(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 발광층(520) 및 제 2 전극(530)이 배치되며, 분리 구조물(700)과 이격될 수 있다. 도 4b와 같이, 오프닝부에(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 배치된 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)은 분리 구조물(700)의 제1 분리층(711)과 이격하여 배치될 수 있다. 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제1 분리층(711)의 양측면과 마주하도록 배치될 수 있다. 그리고, 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제1 분리층(711)의 양측면과 이격하여 배치될 수 있다. 또한, 오프닝부에(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 배치된 발광층(520)의 제1 중간층(521)은 제1 버퍼 하부층(111)의 상부면과 접촉할 수 있다. 분리 영역(SA) 내에 위치하는 제2 층간 절연막(160) 상에는 발광층(520)의 제1 중간층(521)이 배치될 수 있다. 그리고, 분리 영역(SA) 내에 위치하는 제1 중간층(521)은 제2 층간 절연막(160)의 상부면과 접촉할 수 있다.
홀 주변 영역(HA)은 분리 영역(SA)의 외측에 위치하는 배리어 영역을 더 포함할 수 있다. 분리 영역(SA)은 관통 영역(CA)과 배리어 영역(BA) 사이에 위치할 수 있다. 배리어 영역(BA) 상에는 적어도 하나의 댐이 위치할 수 있다.
결과적으로 본 명세서의 실시예에 따른 표시 장치는 기판 홀(CH)이 형성된 관통 영역(CA)과 화소들(PA) 사이에 위치하는 분리 영역(SA) 내에 적어도 하나의 분리 구조물(700)가 위치하며, 각 분리 구조물(700)가 적어도 하나의 언더 컷 구조를 포함할 수 있다. 그리고, 제3 분리층(713)의 하부면에서 제1 버퍼 하부층(111)의 상부면까지의 거리는 각 화소(PA) 내에 위치하는 발광층(520) 및 제2 전극(530)의 두께의 합보다 클 수 있다. 예를 들어, 제1 분리층(711) 및 제2 분리층(712)의 두께의 합은 발광층(520)의 제1 중간층(521) 및 제2 중간층(522)의 두께와 제2 전극(530)의 두께 합보다 클 수 있다. 이에 따라, 본 명세서의 실시예에 따른 표시 장치에서는 발광층(520)이 분리 구조물(700)에 의해 확실히 분리될 수 있다. 예를 들면, 본 명세서의 실시예에 따른 표시 장치에서는 기판 홀(CH)을 통해 침투한 외부 수분에 의한 발광 소자(500)의 손상이 효과적으로 방지될 수 있다. 또한, 본 명세서의 실시예에 따른 표시 장치는 각 화소(PA)의 화소 회로 및 발광 소자(500)의 형성 공정을 이용하여 분리 구조물(700)를 형성할 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치에서는 분리 구조물(700)의 형성 공정에 의한 공정 효율의 저하가 방지될 수 있다.
도 5a는 본 명세서의 다른 실시예에 따른 표시 장치에서 기판 홀의 단면을 나타낸 도면이다. 도 5b는 도 5a의 P2 영역을 확대한 도면이다. 도 3, 도 4a, 및 도 4b를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(100), 제1 버퍼층(110), 제1 게이트 절연막(120), 제1 층간 절연막(130), 제2 버퍼층(140), 제2 게이트 절연막(150), 제2 층간 절연막(160), 보호층(170), 뱅크층(180), 스페이서(190), 발광 소자(500), 보조 전극(600), 스토리지 커패시터(400), 기판 홀(CH), 제1 박막 트랜지스터(200), 및 제2 박막 트랜지스터(300)은 실질적으로 동일하다. 따라서, 도 3, 도 4a, 및 도 4b와 실질적으로 동일한 도 5a 및 도 5b의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 5b에 도시된 바와 같이, 본 명세서의 다른 실시예에 따른 표시 장치에서, 분리 구조물(700)은 제4 분리층(714)을 더 포함할 수 있다. 분리 구조물(700)은 제1 분리층(711), 제2 분리층(712), 제3 분리층(713), 및 제 4 분리층(714)을 포함할 수 있다. 제 4 분리층(714)은 제1 버퍼층(110)의 제1 버퍼 하부층(111)과 동일한 물질이며, 동일한 층상에 배치될 수 있다. 제4 분리층(714)은 제1 버퍼 하부층(111)과 동일한 적층 구조이며, 동일한 두께를 가질 수 있다. 따라서, 제4 분리층(714)은 제1 버퍼 하부층(111)의 적층 구조와 같이, 실리콘 산화물(SiOx)계 물질층과 실리콘 질화물(SiNx)계 물질층이 교번으로 형성된 다중층으로 형성될 수 있다. 제4 분리층(714)은 제1 분리층(711)과 기판(100)의 사이에 배치될 수 있다. 제1 분리층(711), 제2 분리층(712), 및 제4 분리층(714)의 폭은 제3 분리층(713)의 폭보다 작을 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치에서는 분리 영역(SA) 상에 증착된 제2 전극(530) 및 발광층(520)이 분리 구조물(700)에 의해 완전히 분리될 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 분리 구조물(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 중간층(521) 및 제2 중간층(523)이 분리 될 수 있다. 따라서, 본 명세서의 다른 실시예에 따른 표시 장치에서는 발광층(520)을 통한 외부 수분의 침투가 분리 구조물(700)에 의해 차단될 수 있다. 제 2 전극(530)과 발광층(520)의 제1 중간층(521) 및 제2 중간층(523)은 각 분리 구조물(700)의 언더 컷 구조에 의해 분리될 수 있다.
분리 영역(SA)에 위치하는 제2 층간 절연막(160), 제2 게이트 절연막(150), 제2 버퍼층(140), 제1 층간 절연막(130), 제1 게이트 절연막(120), 및 제1 버퍼층(110)은 식각 공정에 의하여 기판(100)을 노출하는 오프닝부(OP)를 포함할 수 있다. 그리고, 오프닝부(OP)에 의해 노출된 기판(100) 상에 분리 구조물(700)이 배치될 수 있다. 분리 구조물(700)의 최상부층인 제3 분리층(713)은 금속 물질이며, 최상부층인 제3 분리층(713)과 기판(100) 사이에 배치된 제1 분리층(711), 제2 분리층(712), 및 제4 분리층(714)은 절연 물질일 수 있다.
그리고, 최상부층인 분리 구조물(700)의 제3 분리층(713) 상에는 발광층(520) 및 제2 전극(530)이 배치될 수 있다. 예를 들어, 제3 분리층(713) 상에는 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)이 배치될 수 있다. 제1 중간층(521)은 제3 분리층(713)의 상부면과 접촉할 수 있다.
오프닝부에(OP)에 의해 노출된 기판(100) 상에 발광층(520) 및 제 2 전극(530)이 배치되며, 분리 구조물(700)과 이격될 수 있다. 도 4b와 같이, 오프닝부에(OP)에 의해 노출된 기판(100) 상에 배치된 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)은 분리 구조물(700)의 제4 분리층(714)과 이격하여 배치될 수 있다. 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제4 분리층(714)의 양측면과 마주하도록 배치될 수 있다. 그리고, 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제1 분리층(711)의 양측면과 이격하여 배치될 수 있다. 또한, 오프닝부에(OP)에 의해 노출된 기판(100) 상에 배치된 발광층(520)의 제1 중간층(521)은 기판(100)의 상부면과 접촉할 수 있다. 분리 영역(SA) 내에 위치하는 제2 층간 절연막(160) 상에는 발광층(520)의 제1 중간층(521)이 배치될 수 있다. 그리고, 분리 영역(SA) 내에 위치하는 제1 중간층(521)은 제2 층간 절연막(160)의 상부면과 접촉할 수 있다.
결과적으로 본 명세서의 다른 실시예에 따른 표시 장치는 기판 홀(CH)이 형성된 관통 영역(CA)과 화소들(PA) 사이에 위치하는 분리 영역(SA) 내에 적어도 하나의 분리 구조물(700)이 위치하며, 각 분리 구조물(700)은 언더 컷 구조를 포함할 수 있다. 그리고, 제3 분리층(713)의 하부면에서 기판(100)의 상부면까지의 거리는 각 화소(PA) 내에 위치하는 발광층(520) 및 제2 전극(530)의 두께의 합보다 클 수 있다. 예를 들어, 제1 분리층(711), 제2 분리층(712), 및 제4 분리층(714)의 두께의 합은 발광층(520)의 제1 중간층(521) 및 제2 중간층(522)의 두께와 제2 전극(530)의 두께 합보다 클 수 있다. 이에 따라, 본 명세서의 다른 실시예에 따른 표시 장치에서는 발광층(520)이 분리 구조물(700)에 의해 확실히 분리될 수 있다. 예를 들면, 본 명세서의 실시예에 따른 표시 장치에서는 기판 홀(CH)을 통해 침투한 외부 수분에 의한 발광 소자(500)의 손상이 효과적으로 방지될 수 있다. 또한, 본 명세서의 다른 실시예에 따른 표시 장치는 각 화소(PA)의 화소 회로 및 발광 소자(500)의 형성 공정을 이용하여 분리 구조물(700)를 형성할 수 있다. 따라서, 본 명세서의 다른 실시예에 따른 표시 장치에서는 분리 구조물(700)의 형성 공정에 의한 공정 효율의 저하가 방지될 수 있다.
도 6은 본 명세서의 또 다른 실시예에 따른 표시 장치에서 화소의 단면을 나타낸 도면이다. 도 7a는 본 명세서의 또 다른 실시예에 따른 표시 장치에서 기판 홀의 단면을 나타낸 도면이다. 도 7b는 도 7a의 P3 영역을 확대한 도면이다. 도 3, 도 4a, 및 도 4b를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(100), 제1 버퍼층(110), 제1 게이트 절연막(120), 제1 층간 절연막(130), 제2 층간 절연막(160), 보호층(170), 뱅크층(180), 스페이서(190), 발광 소자(500), 보조 전극(600), 기판 홀(CH), 분리 구조물(700)은 실질적으로 동일하다. 따라서, 도 3, 도 4a, 및 도 4b와 실질적으로 동일한 도 6, 도 7a 및 도 7b의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 6을 참조하면, 본 명세서의 또 다른 실시예에 따른 표시장치는, 기판(100), 제1 버퍼층(110), 제1 게이트 절연막(120), 제1 층간 절연막(130), 제2 층간 절연막(160), 보호층(170), 뱅크층(180), 스페이서(190), 발광 소자(500), 보조 전극(600), 스토리지 커패시터(400), 제1 박막 트랜지스터(200), 기판 홀(CH), 분리 구조물(700)을 포함할 수 있다.
기판(100)은 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된 화소들(PA)을 포함할 수 있다. 각 화소(PA) 내에는 발광 소자(500)가 위치할 수 있다. 그리고, 각 화소(PA) 내에는 해당 발광 소자(500)와 전기적으로 연결된 화소 회로가 위치할 수 있다. 각 화소 회로는 게이트 신호 및 데이터 신호에 따라 해당 발광 소자(500)의 동작을 제어할 수 있다. 예를 들어, 화소 회로는 제 1 박막 트랜지스터(200) 및 스토리지 커패시터(400)를 포함할 수 있다.
그리고, 제1 박막 트랜지스터(200)는 제1 반도체 패턴(210), 제1 게이트 전극(230), 제1 소스 전극(250), 및 제1 드레인 전극(260)을 포함할 수 있다. 또한, 스토리지 커패시터(400)는 제1 스토리지 전극(410), 제2 스토리지 전극(420), 및 제3 스토리지 전극(430)을 포함할 수 있다. 제 1 반도체 패턴(210)은 제1 버퍼층(110) 상에 위치할 수 있다. 제 1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(210)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(210)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다.
제 1 게이트 절연막(120)은 제 1 반도체 패턴(210) 상에 위치할 수 있다. 그리고, 제1 박막 트랜지스터(200)의 제 1 게이트 전극(230) 및 스토리지 커패시터(400)의 제1 스토리지 전극(410)은 제 1 게이트 절연막(120) 상에 위치할 수 있다. 제1 스토리지 전극(410) 및 제1 게이트 전극(230)은 동일한 물질일 수 있으며, 동일한 층 상에 배치될 수 있다.
제 1 층간 절연막(130)은 제1 스토리지 전극(410), 제 1 게이트 절연막(120), 및 제 1 게이트 전극(230) 상에 위치할 수 있다. 그리고, 제1 층간 절연막(130) 상에 제2 스토리지 전극(420)이 형성될 수 있다.
제1 층간 절연막(130) 및 제2 스토리지 전극(420) 상에 제2 층간 절연막(160)이 형성될 수 있다.
제2 층간 절연막(160), 제1 층간 절연막(130), 및 제1 게이트 절연막(120)을 식각(etching)하여 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 제 1 반도체 패턴(210)의 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)을 노출하는 컨택홀이 형성될 수 있다.
그리고, 제 2 층간 절연막(160)을 식각하여 스토리지 커패시터(400)의 제 2 스토리지 전극(420)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 스토리지 커패시터(400)의 제 2 스토리지 전극(420)을 노출하는 컨택홀이 형성될 수 있다.
제 2 층간 절연막(160) 상에는 제 1 박막 트랜지스터(200)의 제 1 소스 전극(250) 및 제 1 드레인 전극(260), 그리고 스토리지 커패시터(400)의 제 3 스토리지 전극(430)이 배치될 수 있다.
제 1 박막 트랜지스터(200)의 제 1 소스 전극(250) 및 제 1 드레인 전극(260)은 제2 층간 절연막(160), 제1 층간 절연막(130), 및 제1 게이트 절연막(120)에 형성된 컨택홀을 통하여 제 1 반도체 패턴(210)의 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)과 연결될 수 있다.
스토리지 커패시터(400)의 제 3 스토리지 전극(430)은 제 2 층간 절연막(160)에 형성된 컨택홀을 통하여 제 2 스토리지 전극(420)과 연결될 수 있다.
제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제3 스토리지 전극(430)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다.
제2 층간 절연막(160), 제 1 소스 전극(250), 제 1 드레인 전극(260), 및 제 3 스토리지 전극(430) 상에는 보호층(170)의 제 1 보호층(171)이 형성될 수 있다. 그리고, 제 1 보호층(171)에는 제1 박막 트랜지스터(200)의 제 1 드레인 전극(260)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제 1 보호층(171) 상에는 보조 전극(600)이 형성될 수 있다. 보조 전극(600)은 제 1 보호층(171)의 컨택홀을 통하여 노출된 제 1 박막 트랜지스터(200)의 제 1 드레인 전극(260)과 연결될 수 있다. 제 1 보호층(171) 및 보조 전극(600) 상에 제 2 보호층(172)이 형성될 수 있다. 제 2 보호층(172)에는 보조 전극(600)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제 2 보호층(172)은 각 화소(PA)의 구동 회로에 의한 단차를 제거할 수 있다. 예를 들어, 각 화소(PA)의 발광 소자(500)를 향한 제 2 보호층(172)의 상부 표면은 평평한 평면(flat surface)일 수 있다.
각 화소(PA)의 발광 소자(500)는 해당 화소(PA)의 제 1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다.
도 7a를 참조하면, 기판(100)에는 기판 홀(CH)이 형성될 수 있다. 기판 홀(CH)은 기판(100)을 관통할 수 있다. 기판 홀(CH)은 화소들(PA) 사이에 위치할 수 있다. 따라서, 기판 홀(CH)은 표시 영역 내에 형성될 수 있다. 예를 들어, 기판 홀(CH)은 발광 소자들(500) 사이에 형성될 수 있다. 기판(100)은 기판 홀(CH)이 형성된 영역을 포함하는 홀 주변 영역(HA)을 포함할 수 있다. 발광 소자들(500)은 홀 주변 영역(HA)의 외측에 위치할 수 있다. 홀 주변 영역(HA) 내에서 게이트 라인(GL) 및 데이터 라인(DL)은 기판 홀(CH)의 가장 자리를 따라 우회할 수 있다.
홀 주변 영역(HA)은 기판홀(CH)이 형성된 관통 영역(CA) 및 관통 영역(CA)을 둘러싸는 분리 영역(SA)을 포함할 수 있다. 예를 들어, 분리 영역(SA)은 관통 영역(CA)과 화소들(PA) 사이에 위치할 수 있다.
분리 영역(SA) 내에는 적어도 하나의 분리 구조물(700)이 위치할 수 있다. 분리 구조물(700)은 언더 컷 구조를 포함할 수 있다.
도 7b를 참조하면, 분리 구조물(700)은 제1 분리층(711), 제2 분리층(712), 및 제3 분리층(713)을 포함할 수 있다. 제1 분리층(711)은 제1 버퍼층(110)의 제1 버퍼 하부층(111) 상에 형성될 수 있다. 그리고, 제1 분리층(711)은 제1 버퍼층(110)의 제1 버퍼 상부층(112)과 동일한 물질이며, 동일한 층상에 형성될 수 있다. 그리고, 제1 분리층(711)은 제1 버퍼 상부층(112)과 동일한 적층 구조를 가질수 있다. 제1 분리층(711)의 하부면은 제1 버퍼 하부층(111)의 상부면과 접촉할 수 있다. 제1 분리층(711)의 두께는 제1 버퍼 상부층(112)의 두께와 동일할 수 있다.
그리고, 제1 분리층(711) 상에 제2 분리층(712)이 배치될 수 있다. 제2 분리층(712)은 제1 게이트 절연막(120)과 동일한 물질이며, 동일한 층상에 형성될 수 있다. 그리고, 제2 분리층(712)의 두께는 제1 게이트 절연막(120)의 두께와 같을수 있다. 또한, 제2 분리층(712)은 제1 게이트 절연막(120)과 동일한 적층 구조를 가질 수 있다. 그리고, 제3 분리층(713)은 제2 분리층(712) 상에 배치될 수 있다. 제2 분리층(712)은 제3 분리층(713) 및 제1 분리층(711) 사이에 배치될 수 있다. 그리고, 제3 분리층(713)은 제1 박막 트랜지스터(200)의 제1 게이트 전극(230)과 동일한 물질이며, 동일한 층상에 배치될 수 있다. 그리고, 제3 분리층(713)은 제1 게이트 전극(230)과 동일한 적층 구조를 가질 수 있다. 따라서, 제1 분리층(711) 및 제2 분리층(712)은 절연 물질층 이루어지며, 제3 분리층(713)은 금속 물질층으로 이루어질 수 있다.
제3 분리층(713)의 폭은 제1 분리층(711) 및 제2 분리층(712)의 폭보다 클 수 있다. 예를 들어, 제3 분리층(713)의 하부면은 길이는 제2 분리층(712)의 상부면의 길이보다 클 수 있다. 제3 분리층(713)의 양끝단은 제2 분리층(712)과 중첩하지 않으며, 제2 분리층(712)의 양측면으로부터 돌출될 수 있다. 따라서, 분리 구조물(700)은 언더 컷 구조를 가질 수 있다. 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 분리 영역(SA) 상에 증착된 제2 전극(530) 및 발광층(520)이 분리 구조물(700)에 의해 완전히 분리될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 분리 구조물(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 중간층(521) 및 제2 중간층(523)이 분리 될 수 있다. 따라서, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 발광층(520)을 통한 외부 수분의 침투가 분리 구조물(700)에 의해 차단될 수 있다. 제 2 전극(530)은 각 분리 구조물(700)의 언더 컷 구조에 의해 분리될 수 있다.
분리 구조물(700)은 박막 트랜지스터 및 절연물질 층의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 분리 구조물들(700)은 분리 영역(SA) 상에 제1 버퍼층(110) 및 제1 게이트 절연막(120)을 형성할 수 있다. 그리고, 제1 게이트 전극(230)과 동일한 금속 물질로 이루어진 제3 분리층(713)을 형성할 수 있다. 다음으로, 제3 분리층(713)과 제1 게이트 절연막(120) 상에 제1 층간 절연막(130), 및 제2 층간 절연막(160)을 증착한 후, 식각 공정을 이용하여 제1 분리층(711) 및 제2 분리층(712)을 형성할 수 있다. 예를 들어, 식각 공정을 통하여, 제3 분리층(713) 상에 적층된 제1 층간 절연막(130) 및 제2 층간 절연막(160)을 패터팅하여 제3 분리층(713)은 노출될 수 있다. 그리고, 제3 분리층(713)의 하부에 배치되며 제3 분리층(713)과 중첩하는 영역에 위치한 제1 버퍼 상부층(112) 및 제1 게이트 절연막(120)은 패터닝되어 제1 분리층(711) 및 제2 분리층(712)으로 형성될 수 있다. 제1 버퍼 상부층(112)은 패터닝되어 제1 분리층(711)으로 형성되며, 제1 게이트 절연막(120)은 패터닝되어 제2 분리층(712)으로 형성될 수 있다.
제 1 분리층(711)은 분리 영역(SA) 상에 형성된 제 1 버퍼 상부층(112)의 식각 공정에 의해 형성될 수 있다. 제 1 분리층(711)은 분리 영역(SA) 상에 형성된 제 1 버퍼 상부층(112)과 동일한 적층 구조를 가지며, 동일한 물질일 수 있다. 예를 들어, 제 1 분리층(711)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 제 1 분리층(712)은 분리 영역(SA) 상에 형성된 제 1 게이트 절연막(120)의 식각 공정에 의해 형성될 수 있다. 따라서, 제1 게이트 절연막(120)과 동일한 적층 구조를 가지며, 동일한 물질일 수 있다. 이에 따라, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 분리 구조물들(700)의 형성 공정을 위해 별도의 층이 추가되지 않으므로, 표시 장치 제조를 위한 공정 효율의 저하가 최소화될 수 있다.
분리 영역(SA)에 위치하는 제2 층간 절연막(160), 제1 층간 절연막(130), 제1 게이트 절연막(120), 및 제1 버퍼층(110)의 제1 버퍼 상부층(112)은 식각 공정에 의하여 제1 버퍼 하부층(111)을 노출하는 오프닝부(OP)를 포함할 수 있다. 그리고, 오프닝부(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 분리 구조물(700)이 배치될 수 있다. 분리 구조물(700)의 최상부층인 제3 분리층(713)은 금속 물질이며, 최상부층인 제3 분리층(713)과 제1 버퍼 하부층(111) 사이에 배치된 제1 분리층(711) 및 제2 분리층(712)은 절연 물질일 수 있다.
그리고, 최상부층인 분리 구조물(700)의 제3 분리층(713) 상에는 발광층(520) 및 제2 전극(530)이 배치될 수 있다. 예를 들어, 제3 분리층(713) 상에는 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)이 배치될 수 있다. 제1 중간층(521)은 제3 분리층(713)의 상부면과 접촉할 수 있다.
오프닝부에(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 발광층(520) 및 제 2 전극(530)이 배치되며, 분리 구조물(700)과 이격될 수 있다. 도 7b와 같이, 오프닝부에(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 배치된 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)은 분리 구조물(700)의 제1 분리층(711)과 이격하여 배치될 수 있다. 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제1 분리층(711)의 양측면과 마주하도록 배치될 수 있다. 그리고, 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제1 분리층(711)의 양측면과 이격하여 배치될 수 있다. 또한, 오프닝부에(OP)에 의해 노출된 제1 버퍼 하부층(111) 상에 배치된 발광층(520)의 제1 중간층(521)은 제1 버퍼 하부층(111)의 상부면과 접촉할 수 있다. 분리 영역(SA) 내에 위치하는 제2 층간 절연막(160) 상에는 발광층(520)의 제1 중간층(521)이 배치될 수 있다. 그리고, 분리 영역(SA) 내에 위치하는 제1 중간층(521)은 제2 층간 절연막(160)의 상부면과 접촉할 수 있다.
홀 주변 영역(HA)은 분리 영역(SA)의 외측에 위치하는 배리어 영역을 더 포함할 수 있다. 분리 영역(SA)은 관통 영역(CA)과 배리어 영역(BA) 사이에 위치할 수 있다. 배리어 영역(BA) 상에는 적어도 하나의 댐이 위치할 수 있다.
결과적으로 본 명세서의 또 다른 실시예에 따른 표시 장치는 기판 홀(CH)이 형성된 관통 영역(CA)과 화소들(PA) 사이에 위치하는 분리 영역(SA) 내에 적어도 하나의 분리 구조물(700)가 위치하며, 각 분리 구조물(700)가 적어도 하나의 언더 컷 구조를 포함할 수 있다. 그리고, 제3 분리층(713)의 하부면에서 제1 버퍼 하부층(111)의 상부면까지의 거리는 각 화소(PA) 내에 위치하는 발광층(520) 및 제2 전극(530)의 두께의 합보다 클 수 있다. 예를 들어, 제1 분리층(711) 및 제2 분리층(712)의 두께의 합은 발광층(520)의 제1 중간층(521) 및 제2 중간층(522)의 두께와 제2 전극(530)의 두께 합보다 클 수 있다. 이에 따라, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 발광층(520)이 분리 구조물(700)에 의해 확실히 분리될 수 있다. 예를 들면, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 기판 홀(CH)을 통해 침투한 외부 수분에 의한 발광 소자(500)의 손상이 효과적으로 방지될 수 있다. 또한, 본 명세서의 또 다른 실시예에 따른 표시 장치는 각 화소(PA)의 화소 회로 및 발광 소자(500)의 형성 공정을 이용하여 분리 구조물(700)를 형성할 수 있다. 따라서, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 분리 구조물(700)의 형성 공정에 의한 공정 효율의 저하가 방지될 수 있다.
도 8은 본 명세서의 또 다른 실시예에 따른 표시 장치에서 분리 구조물의 단면을 나타낸 도면이다. 도 6 및 도 7b를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(100), 제1 버퍼층(110), 제1 게이트 절연막(120), 제1 층간 절연막(130), 제2 층간 절연막(160), 보호층(170), 뱅크층(180), 스페이서(190), 발광 소자(500), 보조 전극(600), 스토리지 커패시터(400), 기판 홀(CH), 및 제1 박막 트랜지스터(200)는 실질적으로 동일하다. 따라서, 도 6 및 도 7b와 실질적으로 동일한 도 8의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 8에 도시된 바와 같이, 본 명세서의 또 다른 실시예에 따른 표시 장치에서, 분리 구조물(700)은 제4 분리층(714)을 더 포함할 수 있다. 분리 구조물(700)은 제1 분리층(711), 제2 분리층(712), 제3 분리층(713), 및 제 4 분리층(714)을 포함할 수 있다. 제 4 분리층(714)은 제1 버퍼층(110)의 제1 버퍼 하부층(111)과 동일한 물질이며, 동일한 층상에 배치될 수 있다. 제4 분리층(714)은 제1 버퍼 하부층(111)과 동일한 적층 구조이며, 동일한 두께를 가질 수 있다. 따라서, 제4 분리층(714)은 제1 버퍼 하부층(111)의 적층 구조와 같이, 실리콘 산화물(SiOx)계 물질층과 실리콘 질화물(SiNx)계 물질층이 교번으로 형성된 다중층으로 형성될 수 있다. 제4 분리층(714)은 제1 분리층(711)과 기판(100)의 사이에 배치될 수 있다. 제1 분리층(711), 제2 분리층(712), 및 제4 분리층(714)의 폭은 제3 분리층(713)의 폭보다 작을 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치에서는 분리 영역(SA) 상에 증착된 제2 전극(530) 및 발광층(520)이 분리 구조물(700)에 의해 완전히 분리될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 분리 구조물(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 중간층(521) 및 제2 중간층(523)이 분리 될 수 있다. 따라서, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 발광층(520)을 통한 외부 수분의 침투가 분리 구조물(700)에 의해 차단될 수 있다. 제 2 전극(530)과 발광층(520)의 제1 중간층(521) 및 제2 중간층(523)은 각 분리 구조물(700)의 언더 컷 구조에 의해 분리될 수 있다.
분리 영역(SA)에 위치하는 제2 층간 절연막(160), 제1 층간 절연막(130), 제1 게이트 절연막(120), 및 제1 버퍼층(110)은 식각 공정에 의하여 기판(100)을 노출하는 오프닝부(OP)를 포함할 수 있다. 그리고, 오프닝부(OP)에 의해 노출된 기판(100) 상에 분리 구조물(700)이 배치될 수 있다. 분리 구조물(700)의 최상부층인 제3 분리층(713)은 금속 물질이며, 최상부층인 제3 분리층(713)과 기판(100) 사이에 배치된 제1 분리층(711), 제2 분리층(712), 및 제4 분리층(714)은 절연 물질일 수 있다.
그리고, 최상부층인 분리 구조물(700)의 제3 분리층(713) 상에는 발광층(520) 및 제2 전극(530)이 배치될 수 있다. 예를 들어, 제3 분리층(713) 상에는 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)이 배치될 수 있다. 제1 중간층(521)은 제3 분리층(713)의 상부면과 접촉할 수 있다.
오프닝부에(OP)에 의해 노출된 기판(100) 상에 발광층(520) 및 제 2 전극(530)이 배치되며, 분리 구조물(700)과 이격될 수 있다. 도 8과 같이, 오프닝부에(OP)에 의해 노출된 기판(100) 상에 배치된 발광층(520)의 제1 중간층(521) 및 제2 중간층(522), 그리고 발광 소자(500)의 제2 전극(530)은 분리 구조물(700)의 제4 분리층(714)과 이격하여 배치될 수 있다. 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제4 분리층(714)의 양측면과 마주하도록 배치될 수 있다. 그리고, 제1 중간층(521), 제2 중간층(523), 및 제2 전극(530)은 제1 분리층(711)의 양측면과 이격하여 배치될 수 있다. 또한, 오프닝부에(OP)에 의해 노출된 기판(100) 상에 배치된 발광층(520)의 제1 중간층(521)은 기판(100)의 상부면과 접촉할 수 있다. 분리 영역(SA) 내에 위치하는 제2 층간 절연막(160) 상에는 발광층(520)의 제1 중간층(521)이 배치될 수 있다. 그리고, 분리 영역(SA) 내에 위치하는 제1 중간층(521)은 제2 층간 절연막(160)의 상부면과 접촉할 수 있다.
따라서, 본 명세서의 또 다른 실시예에 따른 표시 장치는 기판 홀(CH)이 형성된 관통 영역(CA)과 화소들(PA) 사이에 위치하는 분리 영역(SA) 내에 적어도 하나의 분리 구조물(700)이 위치하며, 각 분리 구조물(700)은 언더 컷 구조를 포함할 수 있다. 그리고, 제3 분리층(713)의 하부면에서 기판(100)의 상부면까지의 거리는 각 화소(PA) 내에 위치하는 발광층(520) 및 제2 전극(530)의 두께의 합보다 클 수 있다. 예를 들어, 제1 분리층(711), 제2 분리층(712), 및 제4 분리층(714)의 두께의 합은 발광층(520)의 제1 중간층(521) 및 제2 중간층(522)의 두께와 제2 전극(530)의 두께 합보다 클 수 있다. 이에 따라, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 발광층(520)이 분리 구조물(700)에 의해 확실히 분리될 수 있다. 예를 들면, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 기판 홀(CH)을 통해 침투한 외부 수분에 의한 발광 소자(500)의 손상이 효과적으로 방지될 수 있다. 또한, 본 명세서의 또 다른 실시예에 따른 표시 장치는 각 화소(PA)의 화소 회로 및 발광 소자(500)의 형성 공정을 이용하여 분리 구조물(700)를 형성할 수 있다. 따라서, 본 명세서의 또 다른 실시예에 따른 표시 장치에서는 분리 구조물(700)의 형성 공정에 의한 공정 효율의 저하가 방지될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상에 있는 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층에 배치되며 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연막을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 그리고 기판의 분리 영역내에 배치되며, 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층 및 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제3 분리층은 제1 게이트 전극과 동일한 금속 물질을 포함하며, 제1 분리층은 제1 버퍼 상부층과 동일한 절연 물질을 포함하고, 제2 분리층은 제1 게이트 절연막과 동일한 절연 물질을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 분리층은 제3 분리층과 제1 분리층 사이에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 박막 트랜지스터와 연결되는 발광 소자를 더 포함할 수 있다. 그리고, 발광 소자는 제1 전극, 제1 전극 상의 발광층, 및 발광층 상의 제2 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 발광층은 제1 중간층, 제1 중간층 상의 발광 물질층, 및 발광 물질층 상의 제2 중간층을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 중간층, 제2 중간층, 및 제2 전극은 분리 구조물의 제3 분리층 상에 배치되며, 제1 중간층은 제3 분리층의 상부면과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제3 분리층의 폭은 제1 분리층 및 제2 분리층의 폭보다 클 수 있다.
본 명세서의 실시예에 따르면, 제3 분리층은 분리 구조물의 최상부층일 수 있다.
본 명세서의 실시예에 따르면, 분리 구조물은 제1 분리층과 기판 사이에 배치된 제4 분리층을 더 포함할 수 있다. 그리고, 제4 분리층은 제1 버퍼 하부층과 동일한 적층 구조 및 동일한 절연 물질을 포함할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는, 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상에 있는 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연막, 제1 층간 절연막 상의 제2 층간 절연막, 분리 영역에 위치하는 제1 버퍼 하부층을 노출하는 제2 층간 절연막, 제1 층간 절연막, 제1 게이트 절연막 및 제1 버퍼 상부층의 오픈부, 그리고 오픈부내에 배치되며, 제1 버퍼 하부층과 접촉하고 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층 및 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.
본 명세서의 다른 실시예에 따르면, 제3 분리층의 폭은 상기 제1 분리층 및 제2 분리층의 폭보다 클 수 있다.
본 명세서의 다른 실시예에 따르면, 제3 분리층은 분리 구조물의 최상부층일 수 있다.
본 명세서의 다른 실시예에 따르면, 제1 박막 트랜지스터와 연결되는 발광 소자를 더 포함할 수 있다. 그리고, 발광 소자는 제1 전극, 제1 전극 상의 발광층, 및 발광층 상의 제2 전극을 포함할 수 있다.
본 명세서의 다른 실시예에 따르면, 발광층은 제1 중간층, 제1 중간층 상의 발광 물질층, 및 발광 물질층 상의 제2 중간층을 포함할 수 있다.
본 명세서의 다른 실시예에 따르면, 제1 중간층, 제2 중간층, 및 제2 전극 분리 구조물의 제3 분리층 상에 배치되며, 제1 중간층은제3 분리층의 상부면과 접촉할 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치는, 기판-홀을 포함하는 관통 영역과 관통 영역을 둘러싸는 분리 영역을 포함하는 기판, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연막, 제1 층간 절연막 상의 제2 층간 절연막, 분리 영역에 위치하는 기판을 노출하는 제2 층간 절연막, 제1 층간 절연막, 제1 게이트 절연막 및 제1 버퍼층의 오픈부, 그리고 오픈부에 배치되며, 기판과 접촉하는 제1 분리층, 제1 분리층 상의 제2 분리층 및 제2 분리층 상의 제3 분리층을 포함하는 분리 구조물을 포함할 수 있다.
본 명세서의 또 다른 실시예에 따르면, 제1 분리층은 제1 버퍼층과 동일한 물질 및 적층 구조를 가지고, 제2 분리층은 제1 게이트 절연막과 동일한 물질 및 적층 구조를 가지며, 제3 분리층은 제1 게이트 전극과 동일한 물질 및 적층 구조를 가질 수 있다.
본 명세서의 또 다른 실시예에 따르면, 제3 분리층의 폭은 제1 분리층 및 제2 분리층의 폭보다 클 수 있다.
본 명세서의 또 다른 실시예에 따르면, 제3 분리층은 분리 구조물의 최상부층일 수 있다.
본 명세서의 또 다른 실시예에 따르면, 제1 박막 트랜지스터와 연결되는 발광 소자를 더 포함할 수 있다. 그리고, 발광 소자는 제1 전극, 제1 전극 상의 발광층, 및 발광층 상의 제2 전극을 포함할 수 있다.
본 명세서의 또 다른 실시예에 따르면, 발광층은 제1 중간층, 제1 중간층 상의 발광 물질층, 및 발광 물질층 상의 제2 중간층을 포함할 수 있다.
본 명세서의 또 다른 실시예에 따르면, 제1 중간층, 제2 중간층, 및 제2 전극은 분리 구조물의 제3 분리층 상에 배치되며, 제1 중간층은 제3 분리층의 상부면과 접촉할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판
200: 제 1 박막 트랜지스터
300: 제 2 박막 트랜지스터
400: 스토리지 커패시터
500: 발광 소자
600: 보조 전극
700: 분리 구조물
711: 제 1 분리층
712: 제2 분리층
713: 제 3 분리층
714: 제4 분리층
CH: 기판 홀
HA: 홀 주변 영역
SA: 분리 영역
CA: 관통 영역

Claims (22)

  1. 기판-홀을 포함하는 관통 영역과 상기 관통 영역을 둘러싸는 분리 영역을 포함하는 기판;
    상기 기판 상에 있는 제1 버퍼 하부층 및 상기 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층;
    상기 제1 버퍼 상부층에 배치되며, 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연막을 사이에 두고 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 그리고 상기 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 기판의 상기 분리 영역내에 배치되며, 상기 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 상기 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층, 및 상기 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제3 분리층은 상기 제1 게이트 전극과 동일한 금속 물질을 포함하며, 상기 제1 분리층은 상기 제1 버퍼 상부층과 동일한 절연 물질을 포함하고, 상기 제2 분리층은 상기 제1 게이트 절연막과 동일한 절연 물질을 포함하는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 제2 분리층은 상기 제3 분리층과 상기 제1 분리층 사이에 배치되는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 박막 트랜지스터와 연결되는 발광 소자를 더 포함하며,
    상기 발광 소자는 제1 전극, 상기 제1 전극 상의 발광층, 및 상기 발광층 상의 제2 전극을 포함하는, 표시 장치.
  5. 제 4 항에 있어서,
    상기 발광층은 제1 중간층, 상기 제1 중간층 상의 발광 물질층, 및 상기 발광 물질층 상의 제2 중간층을 포함하는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 중간층, 상기 제2 중간층, 및 상기 제2 전극은 상기 분리 구조물의 상기 제3 분리층 상에 배치되며, 상기 제1 중간층은 상기 제3 분리층의 상부면과 접촉하는, 표시 장치.
  7. 제 3 항에 있어서,
    상기 제3 분리층의 폭은 상기 제1 분리층 및 상기 제2 분리층의 폭보다 큰, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제3 분리층은 상기 분리 구조물의 최상부층인, 표시 장치.
  9. 제 2항에 있어서,
    상기 분리 구조물은 상기 제1 분리층과 상기 기판 사이에 배치된 제4 분리층을 더 포함하며,
    상기 제4 분리층은 상기 제1 버퍼 하부층과 동일한 적층 구조 및 동일한 절연 물질을 포함하는, 표시 장치.
  10. 기판-홀을 포함하는 관통 영역과 상기 관통 영역을 둘러싸는 분리 영역을 포함하는 기판;
    상기 기판 상에 있는 제1 버퍼 하부층 및 상기 제1 버퍼 하부층 상에 있는 제1 버퍼 상부층을 포함하는 제1 버퍼층;
    상기 제1 버퍼 상부층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 전극 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상의 제2 층간 절연막;
    상기 분리 영역에 위치하는 상기 제1 버퍼 하부층을 노출하는 상기 제2 층간 절연막, 상기 제1 층간 절연막, 상기 제1 게이트 절연막, 및 상기 제1 버퍼 상부층의 오픈부; 및
    상기 오픈부내에 배치되며, 상기 제1 버퍼 하부층과 접촉하고 상기 제1 버퍼 상부층과 동일한 적층 구조를 가지는 제1 분리층, 상기 제1 게이트 절연막과 동일한 적층 구조를 가지는 제2 분리층, 및 상기 제1 게이트 전극과 동일한 적층 구조를 가지는 제3 분리층을 포함하는 분리 구조물을 포함하는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 제3 분리층의 폭은 상기 제1 분리층 및 상기 제2 분리층의 폭보다 큰, 표시 장치.
  12. 제 11 항에 있어서,
    상기 제3 분리층은 상기 분리 구조물의 최상부층인, 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 박막 트랜지스터와 연결되는 발광 소자를 더 포함하며,
    상기 발광 소자는 제1 전극, 상기 제1 전극 상의 발광층, 및 상기 발광층 상의 제2 전극을 포함하는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 발광층은 제1 중간층, 상기 제1 중간층 상의 발광 물질층, 및 상기 발광 물질층 상의 제2 중간층을 포함하는, 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1 중간층, 상기 제2 중간층, 및 상기 제2 전극은 상기 분리 구조물의 상기 제3 분리층 상에 배치되며, 상기 제1 중간층은 상기 제3 분리층의 상부면과 접촉하는, 표시 장치.
  16. 기판-홀을 포함하는 관통 영역과 상기 관통 영역을 둘러싸는 분리 영역을 포함하는 기판;
    상기 기판 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되는 제1 반도체 패턴, 제1 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 전극 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상의 제2 층간 절연막;
    상기 분리 영역에 위치하는 상기 기판을 노출하는 상기 제2 층간 절연막, 상기 제1 층간 절연막, 상기 제1 게이트 절연막, 및 상기 제1 버퍼층의 오픈부; 및
    상기 오픈부에 배치되며, 상기 기판과 접촉하는 제1 분리층, 상기 제1 분리층 상의 제2 분리층, 및 상기 제2 분리층 상의 제3 분리층을 포함하는 분리 구조물을 포함하는, 표시 장치.
  17. 제 16 항에 있어서,
    상기 제1 분리층은 상기 제1 버퍼층과 동일한 물질 및 적층 구조를 가지고,
    상기 제2 분리층은 상기 제1 게이트 절연막과 동일한 물질 및 적층 구조를 가지며,
    상기 제3 분리층은 상기 제1 게이트 전극과 동일한 물질 및 적층 구조를 가지는, 표시 장치.
  18. 제 16 항에 있어서,
    상기 제3 분리층의 폭은 상기 제1 분리층 및 상기 제2 분리층의 폭보다 큰, 표시 장치.
  19. 제 17 항에 있어서,
    상기 제3 분리층은 상기 분리 구조물의 최상부층인, 표시 장치.
  20. 제 19 항에 있어서,
    상기 제1 박막 트랜지스터와 연결되는 발광 소자를 더 포함하며,
    상기 발광 소자는 제1 전극, 상기 제1 전극 상의 발광층, 및 상기 발광층 상의 제2 전극을 포함하는, 표시 장치.
  21. 제 20 항에 있어서,
    상기 발광층은 제1 중간층, 상기 제1 중간층 상의 발광 물질층, 및 상기 발광 물질층 상의 제2 중간층을 포함하는, 표시 장치.
  22. 제 21 항에 있어서,
    상기 제1 중간층, 상기 제2 중간층, 및 상기 제2 전극은 상기 분리 구조물의 상기 제3 분리층 상에 배치되며, 상기 제1 중간층은 상기 제3 분리층의 상부면과 접촉하는, 표시 장치.
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