KR20170036063A - 반도체 소자 - Google Patents

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KR20170036063A
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데츠오 다카하시
가츠미 우류
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미쓰비시덴키 가부시키가이샤
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Abstract

제 1 도전형의 기판의 상면측에 마련된 제 1 도전형의 이미터 영역과, 해당 기판의 상면측에 마련된 제 2 도전형의 베이스 영역과, 해당 기판의 하면측에 마련된 제 2 도전형의 콜렉터층을 가지는 활성 영역과, 해당 기판의 상면측에 마련된 제 2 도전형의 애노드층과, 해당 기판의 하면측에 마련된 제 1 도전형의 캐소드층을 가지는 다이오드 영역을 구비하며, 해당 캐소드층은 평면에서 보아 해당 활성 영역으로부터 떨어져 있고, 해당 활성 영역의 상면측에는, 해당 애노드층보다 불순물 농도가 높은 제 2 도전형의 고농도 영역이 형성된다.

Description

반도체 소자{SEMICONDUCTOR ELEMENT}
본 발명은, 예를 들면 스위치, 에어콘, 냉장고, 세탁기, 신깐센, 전철, 하이브리드 카, 태양광 또는 풍력 발전용 컨버터 등에 이용되는 반도체 소자에 관한 것이다.
특허문헌 1에는, IGBT와 환류 다이오드(reflux diode)를 동일 칩에 집적한 반도체 소자가 개시되어 있다. 이 반도체 소자는 IGBT의 온 전압을 저감하기 위해서, 캐소드 영역의 단부를, 애노드 영역의 단부보다 100㎛ 이상, IGBT부로부터 멀어지는 방향으로 분리하고 있다.
특허문헌 1: 일본 특허 공개 제2004-363328호 공보
스위칭 소자 영역과 다이오드 영역을 1칩에 집적한 반도체 소자는 스위칭 소자와 다이오드를 별개의 부품으로 한 경우보다, 장치의 소형화에 유리하다. 그러나, 환류 모드에서, 다이오드 영역에 흐르는 전류에, 스위칭 소자 영역의 기생 다이오드에 흐르는 전류가 가중되는 문제가 있었다. 이 결과, 리커버리 전류가 커지는 문제가 있었다.
본 발명은 상술한 문제를 해결하기 위해서 이루어진 것으로, 리커버리 전류를 작게 할 수 있는 반도체 소자를 제공하는 것을 목적으로 한다.
본원 발명에 따른 반도체 소자는 제 1 도전형의 기판의 상면측에 마련된 제 1 도전형의 이미터 영역과, 해당 기판의 상면측에 마련된 제 2 도전형의 베이스 영역과, 해당 기판의 하면측에 마련된 제 2 도전형의 콜렉터층을 가지는 활성 영역을 구비한 스위칭 소자 영역과, 해당 기판의 상면측에 마련된 제 2 도전형의 애노드층과, 해당 기판의 하면측에 마련된 제 1 도전형의 캐소드층을 가지는 다이오드 영역을 구비하며, 해당 캐소드층은, 평면에서 보아 해당 활성 영역으로부터 떨어져 있고, 해당 활성 영역의 상면측에는 해당 애노드층보다 불순물 농도가 높은 제 2 도전형의 고농도 영역이 형성된 것을 특징으로 한다.
본 발명의 그 외의 특징은 이하에서 분명히 한다.
본 발명에 의하면, 평면에서 보아 캐소드층을 활성 영역으로부터 분리하고, 활성 영역의 상면측에 애노드층보다 불순물 농도가 높은 제 2 도전형의 고농도 영역을 형성하므로, 스위칭 소자 영역의 특성을 유지하면서 리커버리 전류를 작게 할 수 있다.
도 1은 실시 형태 1에 따른 반도체 소자의 일부 단면도이다.
도 2는 실시 형태 1에 따른 반도체 소자의 평면도이다.
도 3은 회로 기호를 부가한 반도체 소자의 일부 단면도이다.
도 4는 후퇴 거리와 환류 모드에서의 기판의 캐리어 농도의 관계를 나타내는 그래프이다.
도 5는 후퇴 거리와 리커버리 전류의 관계를 나타내는 그래프이다.
도 6은 실시 형태 2에 따른 반도체 소자의 일부 단면도이다.
도 7은 웰 영역을 마련한 것에 의해 생긴 다이오드를 나타내는 반도체 소자의 일부 단면도이다.
도 8은 실시 형태 3에 따른 반도체 소자의 일부 단면도이다.
본 발명의 실시 형태에 따른 반도체 소자에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시 형태 1
n형의 도전형의 것을 제 1 도전형이라고 칭하고, p형의 도전형의 것을 제 2 도전형이라고 칭한다. 본 발명의 실시 형태 1에 따른 반도체 소자는 IGBT와 환류용의 다이오드(Free Wheeling Diode(FWD))를 1칩에 집적한 Reverse-Conducting Insulated Gate Bipolar Transistor(RC-IGBT)이다. 도 1은 본 발명의 실시 형태 1에 따른 반도체 소자의 일부 단면도이다. 이 반도체 소자는 제 1 도전형의 기판(10)을 구비하고 있다. 기판(10)은 예를 들면 Si, GaN, 또는 SiC로 형성된다. 이 기판(10)에, 스위칭 소자 영역 R1의 일부를 구성하는 활성 영역 R2와, 다이오드 영역 R3이 형성되어 있다.
활성 영역 R2에 대해 설명한다. 기판(10)의 상면측에는 제 1 도전형의 캐리어 스토어 영역(12)이 마련되어 있다. 캐리어 스토어 영역(12)의 불순물 농도는 기판(10)의 불순물 농도보다 높다. 기판(10)의 상면측에는 캐리어 스토어 영역(12) 위에 위치하는 제 2 도전형의 베이스 영역(14)이 마련되어 있다. 기판(10)의 상면측에는 베이스 영역(14) 위에 위치하는 제 1 도전형의 이미터 영역(16)이 마련되어 있다. 이미터 영역(16)의 불순물 농도는 캐리어 스토어 영역(12)의 불순물 농도보다 높다. 베이스 영역(14) 위에는 이미터 영역(16)과 인접하는 제 2 도전형의 P+ 콘택트 영역(18)이 마련되어 있다. P+ 콘택트 영역(18)의 불순물 농도는 베이스 영역(14)의 불순물 농도보다 높다.
기판(10)의 상면측에는, 캐리어 스토어 영역(12)과 베이스 영역(14)을 관통하는 트렌치 게이트 전극(20)이 마련되어 있다. 트렌치 게이트 전극(20)은 예를 들면 폴리실리콘으로 형성된다. 트렌치 게이트 전극(20)의 측면과 하면은 게이트 절연막(22)으로 덮여 있다. 게이트 절연막(22)에 이미터 영역(16), 베이스 영역(14), 캐리어 스토어 영역(12) 및 기판(10)이 접하고 있다. 기판(10)의 상면에는 상면 전극(24)이 형성되어 있다. 전술한 P+ 콘택트 영역(18)은 베이스 영역(14)과 상면 전극(24)의 사이에 마련되어 있다. 상면 전극(24)과 트렌치 게이트 전극(20)이 접하는 것을 방지하기 위해서, 양자 사이에 층간 절연막(26)이 마련되어 있다. 이와 같이, 활성 영역 R2의 상면측에는 n채널 MOSFET 구조가 형성되어 있다.
기판(10)의 하면측에는, 제 1 도전형의 버퍼층(30)이 마련되어 있다. 기판(10)의 하면측에는 버퍼층(30) 아래에 위치하는 제 2 도전형의 콜렉터층(32)이 마련되어 있다. 콜렉터층(32)의 하면에는 하면 전극(34)이 마련되어 있다.
다이오드 영역 R3에 대해 설명한다. 기판(10)의 상면측에는 캐리어 스토어 영역(12)이 마련되어 있다. 기판(10)의 상면측에는 캐리어 스토어 영역(12) 위에 위치하는 제 2 도전형의 애노드층(40)이 마련되어 있다. 애노드층(40)의 불순물 농도는 베이스 영역(14)의 불순물 농도보다 낮고, P+ 콘택트 영역(18)의 불순물 농도보다 낮다. 또한, 애노드층(40)과 기판(10)의 사이에 형성된 캐리어 스토어 영역(12)의 불순물 농도는 기판(10)의 불순물 농도보다 높다. 애노드층(40)의 상면에는 상면 전극(24)이 마련되어 있다.
활성 영역 R2와 마찬가지로, 다이오드 영역 R3에도 트렌치 게이트 전극(20)와 게이트 절연막(22)이 마련되어 있다. 트렌치 게이트 전극(20)은 애노드층(40)과 캐리어 스토어 영역(12)을 관통한다.
기판(10)의 하면측에는, 제 1 도전형의 버퍼층(30)이 마련되어 있다. 기판(10)의 하면측에는 버퍼층(30) 아래에 위치하는 제 1 도전형의 캐소드층(42)이 마련되어 있다. 캐소드층(42)의 불순물 농도는 기판(10)의 불순물 농도보다 높다. 캐소드층(42)의 하면에는 하면 전극(34)이 마련되어 있다. 이와 같이, 다이오드 영역 R3에는 PIN 다이오드가 형성되어 있다.
콜렉터층(32)은 활성 영역 R2와 다이오드 영역 R3의 경계로부터 다이오드 영역 R3 방향으로 거리 W1만큼 신장되어 있다. 캐소드층(42)의 단부(42a)는 평면에서 보아 활성 영역 R2로부터 멀어지는 방향으로, 해당 경계로부터 거리 W1만큼 후퇴하고 있다. 이 거리 W1을 후퇴 거리라고 칭하는 일이 있다.
도 2는 본 발명의 실시 형태 1에 따른 반도체 소자의 평면도이다. 스위칭 소자 영역 R1은 활성 영역 R2와 게이트 영역 R4를 가지고 있다. 게이트 영역 R4의 표면에는 게이트 전극이 형성되어 있다. 상면 전극(24)의 윤곽은 파선으로 나타나고 있다. 상면 전극(24)은 활성 영역 R2에서는 이미터 전극으로서 기능하고, 다이오드 영역 R3에서는 애노드 전극으로서 기능한다. 캐소드층(42)의 윤곽은 일점 쇄선으로 나타나고 있다. 캐소드층(42)은 평면에서 보아 거리 W1만큼 활성 영역 R2로부터 떨어져 있다. 또, 반도체 소자의 외주에는 외주 영역 R5가 마련되어 있다.
본 발명의 실시 형태 1에 따른 반도체 소자의 동작을 설명한다. 스위칭 소자의 순방향 정상 동작시는, 전자는 활성 영역 R2의 n채널 MOSFET를 통해서 상면 전극(24)로부터 기판(10)으로 유입된다. 기판(10)의 하면은 애노드 쇼트라고 불리는 구조이며, 전자 전류는 최초, 버퍼층(30)으로부터 캐소드층(42)을 거쳐 하면 전극(34)(콜렉터 전극)으로 흘러들어간다. 그리고, 콜렉터층(32)과 버퍼층(30)의 접합이 순바이어스로 되면, 정공이 콜렉터층(32)으로부터 기판(10)으로 흘러들어가 도전율 변조가 시작되어, 정상 상태로 된다.
활성 영역 R2의 n채널 MOSFET가 오프되면, 기판(10) 내부의 과잉 캐리어가 베이스 영역(14) 및 P+ 콘택트 영역(18), 및 애노드층(40)으로부터 상면 전극(24)으로 배출되어 스위칭 소자가 오프 상태로 된다.
상면 전극(24)의 전위가 하면 전극(34)의 전위보다 높아지면 환류 모드(FWD 모드)의 동작이 시작된다. 환류 모드의 동작은 게이트 전위에 따라 다르지만, 여기서는 게이트 전위가 0V인 경우를 설명한다. 다이오드의 이상적인 온 상태(정상 상태)는 정공이 애노드층(40)으로부터 캐리어 스토어 영역(12)을 통해 기판(10)으로 흘러들어가고, 캐소드층(42)에 전류가 흘러들어가는 상태이다. 즉, 애노드층(40)으로부터 기판(10)으로 유입되는 정공만으로 전류가 구성되는 것이 이상적이다.
그러나, 실제로는 활성 영역 R2도 전류에 기여한다. 이 점에 대해 도 3을 참조하여 설명한다. 도 3은 회로 기호를 부가한 반도체 소자의 일부 단면도이다. 환류 모드에서는, 다이오드 D1에 부가하여, P+ 콘택트 영역(18), 베이스 영역(14), 캐리어 스토어 영역(12), 기판(10) 및 캐소드층(42)으로 구성되는 다이오드 D2에도 전류가 흐른다. 따라서, 환류 모드에서는, 다이오드 D1의 전류에 다이오드 D2의 전류가 중첩된다.
하면 전극(34)의 전위가 상면 전극(24)의 전위보다 높아지면 서서히 캐리어를 스윕(sweep)할 수 있어, 다이오드의 오프 동작(리커버리 동작)이 시작된다. 다이오드 D2가 순바이어스되어 있는 동안은 하면 전극(34)으로부터 상면 전극(24)으로 리커버리 전류가 흐른다. 그 후, 다이오드 D2의 순바이어스가 없어지고, 기판(10) 내부의 캐리어가 없어지면 오프 상태가 된다.
이와 같이, 활성 영역 R2의 베이스 영역(14)과 P+ 콘택트 영역(18)은 애노드로서 동작하게 된다. 다이오드 D2에 의한 전류를 억제하기 위해서는 베이스 영역(14)과 P+ 콘택트 영역(18)의 불순물 농도를 낮추면 좋다. 그러나, 베이스 영역(14)은 n채널 MOSFET의 임계값 전압을 결정하는 부분이기 때문에, 용이하게 저농도화할 수 없다. 또한, P+ 콘택트 영역(18)은 컨택트 저항을 낮추기 위해서 고농도일 필요가 있으므로, 용이하게 저농도화할 수 없다. 애노드로서 기능하는 베이스 영역(14)과 P+ 콘택트 영역(18)의 불순물 농도가 높으면, 리커버리시에 기판(10)에 다수의 캐리어가 남기 때문에, 리커버리 전류가 커져 버린다.
본 발명의 실시 형태 1에서는, 리커버리 전류가 커지는 것을 방지하기 위해서, 캐소드층(42)를 평면에서 보아 활성 영역 R2로부터 분리시켰다. 따라서 기생 PIN 다이오드인 다이오드 D2의 i층의 길이를 길게 할 수 있다. 구체적으로는, 기판의 두께를 d라고 하면 i층의 길이를 √(d2+W12)으로 할 수 있다. 이 길이는 캐소드층을 다이오드 영역 R3과 활성 영역 R2의 경계까지 형성했을 때의 i층의 길이 「d」보다 길다. 이것에 의해, 다이오드 D2에 의한 전류를 억제할 수 있으므로, 리커버리 전류를 작게 할 수 있다. 또한, 애노드층(40)의 불순물 농도는 베이스 영역(14)의 불순물 농도 및 P+ 콘택트 영역(18)의 불순물 농도보다 작기 때문에, 리커버리 전류를 억제할 수 있다. 이와 같이 리커버리 전류를 작게 함으로써, Eon, Err 등의 스위칭 손실이 저하되어, 파괴 내량(breakdown withstand)이 향상된다.
본 발명의 실시 형태 1에 따른 반도체 소자는 활성 영역 R2의 상면측에, 애노드층(40)보다 불순물 농도가 높은 제 2 도전형의 고농도 영역이 형성된 경우에, 그 고농도 영역이 리커버리 전류를 증대시키는 것을 억제한다. 실시 형태 1에서는, 베이스 영역(14)과 P+ 콘택트 영역(18)이 고농도 영역이다. 그러나, 베이스 영역(14)과 P+ 콘택트 영역(18)의 어느 한쪽이 고농도 영역이어도 좋고, 베이스 영역과 P+ 콘택트 영역 이외의 영역을 고농도 영역으로 하여도 좋다.
다음에, 후퇴 거리 W1에 대해 검토한다. 도 4는 후퇴 거리 W1과 환류 모드에서의 기판(10)의 캐리어 농도의 관계를 나타내는 그래프이다. 도 4는 1차원의 다이오드의 기판(i층)의 길이에 후퇴 거리를 반영시킨 모델을 이용한 시뮬레이션 결과를 나타낸다. 이 시뮬레이션 결과로부터, 후퇴 거리 W1을 크게 함으로써, 기판의 캐리어 농도가 낮출 수 있다는 것을 알 수 있다. 특히, 후퇴 거리 W1을 기판 두께 d의 1.5배 이상으로 하면, W1=0의 경우와 비교하여 기판 중앙에서의 캐리어 농도를 약 절반으로 할 수 있으므로, 리커버리 전류를 충분히 저감할 수 있다. 따라서, 평면에서 보았을 때에서의, 캐소드층(42)과 활성 영역 R2의 거리(후퇴 거리 W1)는 기판(10)의 두께 d의 1.5배 이상으로 하는 것이 바람직하다.
도 5는 후퇴 거리 W1과 리커버리 전류의 관계를 나타내는 그래프이다. 도 5에 있어서의 라이프 타임이란, 기판(10)에 있어서의 정공의 라이프 타임을 나타낸다. 라이프 타임의 값은 시뮬레이션으로 구해도 좋고, 마이크로파 광도전 감쇠법(Microwave Photo Conductivity Decay법)으로 구해도 좋다. 도 5에는, 라이프 타임이 1μ초, 2μ초, 3μ초인 각각의 경우에 대한 리커버리 전류가 나타내어져 있다.
후퇴 거리 W1을 크게 해 가면 리커버리 전류는 서로 감소해 임의의 값으로 수속된다. 대체로 W1/라이프 타임(/의 좌측은 분자, 우측은 분모임)의 값이 100 이상이면, 그 값이 50 정도인 경우와 비교하여, 리커버리 전류를 1~2할 저감할 수 있다. 따라서, 평면에서 보았을 때에서의 캐소드층과 활성 영역의 거리(후퇴 거리 W1)는 단위를 미터로 하여, 기판에서의 초를 단위로 한 캐리어의 라이프 타임[s]×100으로 얻어지는 길이 이상으로 하는 것이 바람직하다. 또한, W1/라이프 타임의 값이 300 이상인 영역에서는 리커버리 전류가 수속되므로, 이 값을 300보다 크게 해도 리커버리 전류의 억제 효과는 그다지 향상하지 않고, 소자가 커질 뿐이다. 따라서, W1/라이프 타임의 값은 100~300으로 하는 것이 바람직하다.
도 4, 5의 결과를 종합하면, W1을 1.5d 이상으로 하고, 또한 W1/라이프 타임의 값을 100~300의 사이로 하는 것이 바람직하다.
본 발명의 실시 형태 1에 따른 반도체 소자는 그 특징을 잃지 않는 범위에서 여러가지 변형이 가능하다. 예를 들면, 활성 영역에 플래너 게이트 구조를 형성해도 좋다. n형을 제 1 도전형으로 하고 p형을 제 2 도전형으로 했지만, 도전형은 역전시켜도 좋다. 게이트 영역 R4, 활성 영역 R2 및 다이오드 영역 R3의 위치 관계는 도 2의 위치 관계로 한정되지 않는다. 예를 들면, 다이오드 영역 R3을 둘러싸도록 활성 영역 R2를 형성해도 좋다. 또한, 스위칭 소자 영역 R1을 둘러싸도록 다이오드 영역 R3을 형성해도 좋다. 또, 활성 영역 R2와 게이트 영역 R4의 양쪽 모두에 접하도록 다이오드 영역 R3을 형성해도 좋다. 캐리어 스토어 영역(12)과 버퍼층(30)은 생략해도 좋다. 또, 이들 변형은 이하의 실시 형태에 따른 반도체 소자에도 적절히 응용할 수 있다.
이하의 실시 형태에 따른 반도체 소자에 대해서는 실시 형태 1과의 공통점이 많기 때문에, 실시 형태 1과의 차이점을 중심으로 설명한다.
실시 형태 2
도 6은 본 발명의 실시 형태 2에 따른 반도체 소자의 일부 단면도이다. 스위칭 소자 영역 R1은 활성 영역 R2와 다이오드 영역 R3의 사이에 게이트 영역 R4를 가진다. 게이트 영역 R4에는 게이트 전극(50)이 형성되어 있다. 게이트 전극(50)은 외부로부터 게이트 구동 신호를 받는 부분이다. 게이트 영역 R4에는, 게이트 전극(50)과 접속된 게이트선(52)이 마련되어 있다. 게이트선(52)은 게이트 전극(50)과 트렌치 게이트 전극(20)을 접속한다. 게이트 전극(50) 및 게이트선(52) 아래에는 절연체(54)가 마련되어 있다. 게이트 영역 R4의 기판(10)에는 제 2 도전형의 웰 영역(56)이 형성되어 있다. 웰 영역(56)은 애노드층(40)보다 기판(10)의 깊은 위치에까지 형성되어 있다. 웰 영역(56)의 불순물 농도는 애노드층(40)의 불순물 농도보다 높다.
웰 영역(56)은 상면 전극(24)에 접속되어 있다. 이 때문에, 웰 영역(56)은 환류 모드(FWD 모드)에서 기생의 애노드로서 기능한다. 그래서, 캐소드층(42)을, 평면에서 보아 웰 영역(56)으로부터 분리시켰다. 평면에서 보았을 때에서의 캐소드층(42)과 웰 영역(56)의 거리는 W2이다. 도 7은 웰 영역을 마련한 것에 의해 생긴 다이오드 D3을 나타내는 반도체 소자의 일부 단면도이다. 캐소드층(42)의 단부를, 게이트 영역 R4와 다이오드 영역 R3의 경계로부터 게이트 영역 R4와 멀어지는 방향으로 후퇴시켰으므로, 다이오드 D3의 i층은 그만큼 길어져 있다. 따라서, 리커버리 전류를 작게 할 수 있다.
이와 같이, 활성 영역 R2와 다이오드 영역 R3의 사이에 게이트 영역 R4를 마련함으로써, 각 요소의 배치를 최적화할 수 있다. 또, 실시 형태 1에서 설명한 후퇴 거리 W1의 고찰을 응용하여, W2를 1.5d 이상으로 하거나, W2/라이프 타임의 값을 100~300의 사이의 값으로 하거나 하는 것이 바람직하다.
실시 형태 3
도 8은 본 발명의 실시 형태 3에 따른 반도체 소자의 일부 단면도이다. 제 2 도전형의 웰 영역(100)은 게이트 영역 R4의 활성 영역 R2측에 형성되고, 게이트 영역 R4의 다이오드 영역 R3측에는 형성되어 있지 않다. 또한, 다이오드 영역 R3에는, 트렌치 게이트 전극, 게이트 산화막 및 캐리어 스토어 영역을 형성하고 있지 않다. 그 때문에, 다이오드 영역 R3의 기판(10)의 상면측에는 애노드층(40)만이 형성되어 있다.
평면에서 보았을 때에서의 캐소드층(42)과 웰 영역(100)의 거리는 W3이다. 웰 영역(100)이 활성 영역 R2측에만 형성되어 있으므로, 실시 형태 2와 동일한 위치에 캐소드층(42)의 단부를 마련하면, W3은 매우 길어진다. 따라서, 리커버리 전류를 충분히 작게 할 수 있다. 또한, 웰 영역(100)을 활성 영역 R2측에만 형성했으므로, 캐소드층(42)의 단부를 게이트 영역 R4측으로 이동시켜도, 리커버리 전류를 충분히 작게 할 수 있다.
이와 같이, 본 발명의 실시 형태 3에 따른 반도체 소자는 웰 영역(100)을 활성 영역 R2측에 형성했으므로 캐소드층을 대폭 후퇴시킬 필요가 없다. 따라서, 캐소드층의 후퇴분만큼 다이오드 영역을 크게 하는 등의 대응이 불필요해지므로, 다이오드 영역을 작게 할 수 있다.
또, 상기의 각 실시 형태에 따른 반도체 소자의 특징을 적당히 조합하여, 본 발명의 효과를 높여도 좋다.
10: 기판
12: 캐리어 스토어 영역
14: 베이스 영역
16: 이미터 영역
18: P+ 콘택트 영역
20: 트렌치 게이트 전극
22: 게이트 절연막
24: 상면 전극
26: 층간 절연막
30: 버퍼층
32: 콜렉터층
34: 하면 전극
40: 애노드층
42: 캐소드층
50: 게이트 전극
52: 게이트선
54: 절연체
56, 100: 웰 영역
R1: 스위칭 소자 영역
R2: 활성 영역
R3: 다이오드 영역
R4: 게이트 영역

Claims (9)

  1. 제 1 도전형의 기판의 상면측에 마련된 제 1 도전형의 이미터 영역과, 상기 기판의 상면측에 마련된 제 2 도전형의 베이스 영역과, 상기 기판의 하면측에 마련된 제 2 도전형의 콜렉터층을 가지는 활성 영역을 구비한 스위칭 소자 영역과,
    상기 기판의 상면측에 마련된 제 2 도전형의 애노드층과, 상기 기판의 하면측에 마련된 제 1 도전형의 캐소드층을 가지는 다이오드 영역
    을 구비하며,
    상기 캐소드층은 평면에서 보아 상기 활성 영역으로부터 떨어져 있고,
    상기 활성 영역의 상면측에는, 상기 애노드층보다 불순물 농도가 높은 제 2 도전형의 고농도 영역이 형성된 것
    을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 고농도 영역은 상기 베이스 영역인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 기판의 상면에 형성된 상면 전극과,
    상기 베이스 영역과 상기 상면 전극의 사이에 마련된, 상기 베이스 영역보다 불순물 농도가 높은 제 2 도전형의 P+ 콘택트 영역을 구비하며,
    상기 고농도 영역은 상기 P+ 콘택트 영역인 것
    을 특징으로 하는 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    평면에서 보았을 때에서의, 상기 캐소드층과 상기 활성 영역의 거리는 단위를 미터로 하고 상기 기판에서의 초를 단위로 한 캐리어의 라이프 타임×100으로 얻어지는 길이 이상인 것
    을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    평면에서 보았을 때에서의, 상기 캐소드층과 상기 활성 영역의 거리는 상기 기판의 두께의 1.5배 이상인 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 스위칭 소자 영역은 상기 활성 영역과 상기 다이오드 영역의 사이에, 게이트 전극과 게이트선이 형성된 게이트 영역을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 게이트 영역의 상기 기판에 형성된 제 2 도전형의 웰 영역을 구비하고,
    상기 캐소드층은 평면에서 보아 상기 웰 영역으로부터 떨어진 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 웰 영역은 상기 게이트 영역의 상기 활성 영역측에 형성되고, 상기 게이트 영역의 상기 다이오드 영역측에는 형성되지 않는 것을 특징으로 하는 반도체 소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 애노드층과 상기 기판의 사이에, 상기 기판보다 불순물 농도의 높은 제 1 도전형의 캐리어 스토어 영역을 구비한 것을 특징으로 하는 반도체 소자.
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