JP6274318B2 - 半導体素子 - Google Patents

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Description

この発明は、例えば、スイッチ、エアコン、冷蔵庫、洗濯機、新幹線、電車、ハイブリッドカー、太陽光又は風力発電用コンバータなどに用いられる半導体素子に関する。
特許文献１には、ＩＧＢＴと還流ダイオードを同一チップに集積した半導体素子が開示されている。この半導体素子は、ＩＧＢＴのオン電圧を低減するために、カソード領域の端部を、アノード領域の端部よりも１００μｍ以上、ＩＧＢＴ部から遠ざかる方向に離している。
日本特開２００４−３６３３２８号公報
スイッチング素子領域とダイオード領域を１チップに集積した半導体素子は、スイッチング素子とダイオードを別部品とした場合よりも、装置の小型化に有利である。しかしながら、還流モードにおいて、ダイオード領域に流れる電流に、スイッチング素子領域の寄生ダイオードに流れる電流が加重される問題があった。この結果、リカバリ電流が大きくなる問題があった。
本発明は上述の問題を解決するためになされたものであり、リカバリ電流を小さくできる半導体素子を提供することを目的とする。
本願の発明にかかる半導体素子は、第１導電型の基板の上面側に設けられた第１導電型のエミッタ領域と、該基板の上面側に設けられた第２導電型のベース領域と、該基板の下面側に設けられた第２導電型のコレクタ層と、を有する活性領域を備えたスイッチング素子領域と、該基板の上面側に設けられた第２導電型のアノード層と、該基板の下面側に設けられた第１導電型のカソード層と、を有するダイオード領域と、を備え、該カソード層は、平面視で該活性領域から離れており、該活性領域の上面側には、該アノード層よりも不純物濃度が高い第２導電型の高濃度領域が形成され、該コレクタ層は該カソード層に接し、該スイッチング素子領域は、該活性領域と該ダイオード領域の間に、ゲート電極とゲート線が形成されたゲート領域を有し、該ゲート領域の該基板に形成された第２導電型のウェル領域を備え、該カソード層は、平面視で該ウェル領域から離れたことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、平面視でカソード層を活性領域から離し、活性領域の上面側にアノード層より不純物濃度の高い第２導電型の高濃度領域を形成するので、スイッチング素子領域の特性を維持しつつリカバリ電流を小さくできる。
実施の形態１に係る半導体素子の一部断面図である。 実施の形態１に係る半導体素子の平面図である。 回路記号を付加した半導体素子の一部断面図である。 後退距離と還流モードにおける基板のキャリア濃度との関係を示すグラフである。 後退距離とリカバリ電流の関係を示すグラフである。 実施の形態２に係る半導体素子の一部断面図である。 ウェル領域を設けたことにより生じたダイオードを示す半導体素子の一部断面図である。 実施の形態３に係る半導体素子の一部断面図である。
本発明の実施の形態に係る半導体素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
ｎ型の導電型のことを第１導電型と称しｐ型の導電型のことを第２導電型と称する。本発明の実施の形態１に係る半導体素子は、ＩＧＢＴと還流用のダイオード（Free Wheeling Diode(FWD)）を１チップに集積したReverse-Conducting Insulated Gate Bipolar Transistor(RC-IGBT)である。図１は、本発明の実施の形態１に係る半導体素子の一部断面図である。この半導体素子は第１導電型の基板１０を備えている。基板１０は例えばＳｉ、ＧａＮ、又はＳｉＣで形成される。この基板１０に、スイッチング素子領域Ｒ１の一部を構成する活性領域Ｒ２と、ダイオード領域Ｒ３が作りこまれている。
活性領域Ｒ２について説明する。基板１０の上面側には第１導電型のキャリアストア領域１２が設けられている。キャリアストア領域１２の不純物濃度は基板１０の不純物濃度より高い。基板１０の上面側にはキャリアストア領域１２の上に位置する第２導電型のベース領域１４が設けられている。基板１０の上面側にはベース領域１４の上に位置する第１導電型のエミッタ領域１６が設けられている。エミッタ領域１６の不純物濃度はキャリアストア領域１２の不純物濃度より高い。ベース領域１４の上にはエミッタ領域１６と隣接する第２導電型のＰ＋コンタクト領域１８が設けられている。Ｐ＋コンタクト領域１８の不純物濃度はベース領域１４の不純物濃度より高い。
基板１０の上面側には、キャリアストア領域１２とベース領域１４を貫通するトレンチゲート電極２０が設けられている。トレンチゲート電極２０は例えばポリシリコンで形成される。トレンチゲート電極２０の側面と下面はゲート絶縁膜２２で覆われている。ゲート絶縁膜２２に、エミッタ領域１６、ベース領域１４、キャリアストア領域１２及び基板１０が接している。基板１０の上面には上面電極２４が形成されている。前述のＰ＋コンタクト領域１８は、ベース領域１４と上面電極２４の間に設けられている。上面電極２４とトレンチゲート電極２０が接することを防止するために、両者の間に層間絶縁膜２６が設けられている。このように、活性領域Ｒ２の上面側にはｎチャネルＭＯＳＦＥＴ構造が形成されている。
基板１０の下面側には、第１導電型のバッファ層３０が設けられている。基板１０の下面側にはバッファ層３０の下に位置する第２導電型のコレクタ層３２が設けられている。コレクタ層３２の下面には下面電極３４が設けられている。
ダイオード領域Ｒ３について説明する。基板１０の上面側にはキャリアストア領域１２が設けられている。基板１０の上面側にはキャリアストア領域１２の上に位置する第２導電型のアノード層４０が設けられている。アノード層４０の不純物濃度は、ベース領域１４の不純物濃度より低く、Ｐ＋コンタクト領域１８の不純物濃度より低い。また、アノード層４０と基板１０の間に形成されたキャリアストア領域１２の不純物濃度は、基板１０の不純物濃度より高い。アノード層４０の上面には上面電極２４が設けられている。
活性領域Ｒ２と同様に、ダイオード領域Ｒ３にもトレンチゲート電極２０とゲート絶縁膜２２が設けられている。トレンチゲート電極２０は、アノード層４０とキャリアストア領域１２を貫通する。
基板１０の下面側には、第１導電型のバッファ層３０が設けられている。基板１０の下面側にはバッファ層３０の下に位置する第１導電型のカソード層４２が設けられている。カソード層４２の不純物濃度は基板１０の不純物濃度より高い。カソード層４２の下面には下面電極３４が設けられている。このように、ダイオード領域Ｒ３にはＰＩＮダイオードが形成されている。
コレクタ層３２は、活性領域Ｒ２とダイオード領域Ｒ３の境界からダイオード領域Ｒ３の方へ距離Ｗ１だけ伸びている。カソード層４２の端部４２ａは、平面視で活性領域Ｒ２から離れる方向に、当該境界から距離Ｗ１だけ後退している。この距離Ｗ１を後退距離と称することがある。
図２は、本発明の実施の形態１に係る半導体素子の平面図である。スイッチング素子領域Ｒ１は、活性領域Ｒ２とゲート領域Ｒ４を有している。ゲート領域Ｒ４の表面にはゲート電極が形成されている。上面電極２４の輪郭は破線で示されている。上面電極２４は、活性領域Ｒ２ではエミッタ電極として機能し、ダイオード領域Ｒ３ではアノード電極として機能する。カソード層４２の輪郭は一点鎖線で示されている。カソード層４２は、平面視で距離Ｗ１だけ活性領域Ｒ２から離れている。なお、半導体素子の外周には外周領域Ｒ５が設けられている。
本発明の実施の形態１に係る半導体素子の動作を説明する。スイッチング素子の順方向定常動作時は、電子は活性領域Ｒ２のｎチャネルＭＯＳＦＥＴを通じて上面電極２４から基板１０に流入する。基板１０の下面はアノードショートと呼ばれる構造であり、電子電流は最初、バッファ層３０からカソード層４２を経て下面電極３４（コレクタ電極）に流れ込む。そして、コレクタ層３２とバッファ層３０の接合が順バイアスになると、正孔がコレクタ層３２から基板１０へ流れ込み導電率変調が始まり、定常状態となる。
活性領域Ｒ２のｎチャネルＭＯＳＦＥＴがオフすると、基板１０内部の過剰キャリアがベース領域１４及びＰ＋コンタクト領域１８、並びにアノード層４０から上面電極２４へ排出されてスイッチング素子がオフ状態となる。
上面電極２４の電位が下面電極３４の電位より高くなると還流モード（ＦＷＤモード）の動作が始まる。還流モードの動作はゲート電位によって異なるが、ここではゲート電位が０Ｖの場合を説明する。ダイオードの理想的なオン状態（定常状態）は、正孔がアノード層４０からキャリアストア領域１２を通して基板１０へ流れ込み、カソード層４２へ電流が流れ込む状態である。つまり、アノード層４０から基板１０へ流入する正孔のみで電流が構成されるのが理想的である。
しかしながら、実際には活性領域Ｒ２も電流に寄与する。この点について図３を参照して説明する。図３は、回路記号を付加した半導体素子の一部断面図である。還流モードにおいては、ダイオードＤ１に加えて、Ｐ＋コンタクト領域１８、ベース領域１４、キャリアストア領域１２、基板１０及びカソード層４２で構成されるダイオードＤ２にも電流が流れる。従って還流モードにおいては、ダイオードＤ１の電流にダイオードＤ２の電流が重畳される。
下面電極３４の電位が上面電極２４の電位より高くなると徐々にキャリアが掃けてゆき、ダイオードのオフ動作(リカバリ動作)が始まる。ダイオードＤ２が順バイアスしている間は、下面電極３４から上面電極２４へリカバリ電流が流れる。その後、ダイオードＤ２の順バイアスが無くなり、基板１０内部のキャリアが無くなるとオフ状態となる。
このように、活性領域Ｒ２のベース領域１４とＰ＋コンタクト領域１８はアノードとして動作してしまう。ダイオードＤ２による電流を抑制するためにはベース領域１４とＰ＋コンタクト領域１８の不純物濃度を下げれば良い。しかし、ベース領域１４はｎチャネルＭＯＳＦＥＴのしきい値電圧を決める部分であるから、容易に低濃度化できない。また、Ｐ＋コンタクト領域１８は、コンタクト抵抗を下げるために高濃度である必要があるから、容易に低濃度化できない。アノードとして働くベース領域１４とＰ＋コンタクト領域１８の不純物濃度が高いと、リカバリ時に基板１０に多数のキャリアが残るため、リカバリ電流が大きくなってしまう。
本発明の実施の形態１では、リカバリ電流が大きくなることを防止するために、カソード層４２を平面視で活性領域Ｒ２から離した。従って寄生ＰＩＮダイオードであるダイオードＤ２のｉ層の長さを長くすることができる。具体的には、基板の厚みをｄとするとｉ層の長さを√(ｄ２＋Ｗ１２)とすることができる。この長さは、カソード層をダイオード領域Ｒ３と活性領域Ｒ２の境界まで形成したときのｉ層の長さ「ｄ」より長い。これにより、ダイオードＤ２による電流を抑制できるので、リカバリ電流を小さくすることができる。また、アノード層４０の不純物濃度は、ベース領域１４の不純物濃度及びＰ＋コンタクト領域１８の不純物濃度より小さいので、リカバリ電流を抑制できる。このようにリカバリ電流を小さくすることで、Ｅｏｎ、Ｅｒｒなどのスイッチング損失が低下し、破壊耐量が向上する。
本発明の実施の形態１に係る半導体素子は、活性領域Ｒ２の上面側に、アノード層４０よりも不純物濃度が高い第２導電型の高濃度領域が形成された場合に、その高濃度領域がリカバリ電流を増大させることを抑制する。実施の形態１では、ベース領域１４とＰ＋コンタクト領域１８が高濃度領域である。しかしながら、ベース領域１４とＰ＋コンタクト領域１８のいずれか一方が高濃度領域であってもよいし、ベース領域とＰ＋コンタクト領域以外の領域を高濃度領域としてもよい。
次に、後退距離Ｗ１について検討する。図４は、後退距離Ｗ１と還流モードにおける基板１０のキャリア濃度との関係を示すグラフである。図４は、１次元のダイオードの基板（ｉ層）の長さに後退距離を反映させたモデルを用いたシミュレーション結果を示す。このシミュレーション結果から、後退距離Ｗ１を大きくすることで、基板のキャリア濃度が下がることが分かる。特に、後退距離Ｗ１を基板厚みｄの１．５倍以上にすると、Ｗ１＝０の場合と比べて基板中央でのキャリア濃度を約半分にできるので、リカバリ電流を十分に低減できる。従って、平面視での、カソード層４２と活性領域Ｒ２との距離（後退距離Ｗ１）は、基板１０の厚さｄの１．５倍以上とすることが好ましい。
図５は、後退距離Ｗ１とリカバリ電流の関係を示すグラフである。図５におけるライフタイムとは、基板１０における正孔のライフタイムを指す。ライフタイムの値は、シミュレーションで求めてもよいし、マイクロ波光導電減衰法（Microwave Photo Conductivity Decay法）で求めてもよい。図５には、ライフタイムが１μ秒、２μ秒、３μ秒のそれぞれの場合についてのリカバリ電流が示されている。
後退距離Ｗ１を大きくしていくとリカバリ電流は減少しある値に収束する。概ねＷ１／ライフタイム（／の左側は分子、右側は分母である）の値が１００以上であれば、その値が５０程度の場合と比較して、リカバリ電流を１〜２割低減ができる。従って、平面視でのカソード層と活性領域との距離（後退距離Ｗ１）は、単位をメートルとして、基板における秒を単位としたキャリアのライフタイム[s]×１００で得られる長さ以上とすることが好ましい。また、Ｗ１／ライフタイムの値が３００以上の領域ではリカバリ電流が収束するので、この値を３００より大きくしてもリカバリ電流の抑制効果はあまり向上せず、素子が大きくなるだけである。従って、Ｗ１／ライフタイムの値は、１００〜３００とすることが好ましい。
図４、５の結果を総合すると、Ｗ１を１．５ｄ以上とし、かつＷ１／ライフタイムの値を１００〜３００の間とすることが好ましい。
本発明の実施の形態１に係る半導体素子はその特徴を失わない範囲で様々な変形が可能である。例えば、活性領域にプレーナゲート構造を形成してもよい。ｎ型を第１導電型としｐ型を第２導電型としたが、導電型は逆転させてもよい。ゲート領域Ｒ４、活性領域Ｒ２及びダイオード領域Ｒ３の位置関係は、図２の位置関係に限定されない。例えば、ダイオード領域Ｒ３を囲むように活性領域Ｒ２を形成してもよい。また、スイッチング素子領域Ｒ１を囲むようにダイオード領域Ｒ３を形成してもよい。さらに、活性領域Ｒ２とゲート領域Ｒ４の両方に接するようにダイオード領域Ｒ３を形成してもよい。キャリアストア領域１２とバッファ層３０は省略してもよい。なお、これらの変形は以下の実施の形態に係る半導体素子にも適宜応用することができる。
以下の実施の形態に係る半導体素子については、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図６は、本発明の実施の形態２に係る半導体素子の一部断面図である。スイッチング素子領域Ｒ１は、活性領域Ｒ２とダイオード領域Ｒ３の間に、ゲート領域Ｒ４を有する。ゲート領域Ｒ４にはゲート電極５０が形成されている。ゲート電極５０は外部からゲート駆動信号を受ける部分である。ゲート領域Ｒ４には、ゲート電極５０と接続されたゲート線５２が設けられている。ゲート線５２はゲート電極５０とトレンチゲート電極２０を接続する。ゲート電極５０及びゲート線５２の下には絶縁体５４が設けられている。ゲート領域Ｒ４の基板１０には第２導電型のウェル領域５６が形成されている。ウェル領域５６はアノード層４０よりも基板１０の深い位置にまで形成されている。ウェル領域５６の不純物濃度はアノード層４０の不純物濃度より高い。
ウェル領域５６は上面電極２４に接続されている。このため、ウェル領域５６は、還流モード（ＦＷＤモード）において寄生のアノードとして機能する。そこで、カソード層４２を、平面視でウェル領域５６から離した。平面視でのカソード層４２とウェル領域５６の距離はＷ２である。図７は、ウェル領域を設けたことにより生じたダイオードＤ３を示す半導体素子の一部断面図である。カソード層４２の端部を、ゲート領域Ｒ４とダイオード領域Ｒ３の境界からゲート領域Ｒ４と離れる方向へ後退させたので、ダイオードＤ３のｉ層はその分長くなっている。よって、リカバリ電流を小さくすることができる。
このように、活性領域Ｒ２とダイオード領域Ｒ３の間にゲート領域Ｒ４を設けることで、各要素の配置を最適化できる。なお、実施の形態１で説明した後退距離Ｗ１の考察を応用して、Ｗ２を１．５ｄ以上としたり、Ｗ２／ライフタイムの値を１００〜３００の間の値としたりすることが好ましい。
実施の形態３．
図８は、本発明の実施の形態３に係る半導体素子の一部断面図である。第２導電型のウェル領域１００は、ゲート領域Ｒ４の活性領域Ｒ２側に形成され、ゲート領域Ｒ４のダイオード領域Ｒ３側には形成されていない。また、ダイオード領域Ｒ３には、トレンチゲート電極、ゲート酸化膜及びキャリアストア領域を形成していない。そのため、ダイオード領域Ｒ３の基板１０の上面側にはアノード層４０だけが形成されている。
平面視でのカソード層４２とウェル領域１００の距離はＷ３である。ウェル領域１００が活性領域Ｒ２側にのみ形成されているので、実施の形態２と同じ位置にカソード層４２の端部を設けると、Ｗ３は非常に長くなる。従って、リカバリ電流を十分小さくすることができる。また、ウェル領域１００を活性領域Ｒ２側にのみ形成したので、カソード層４２の端部をゲート領域Ｒ４側に移動させても、リカバリ電流を十分小さくできる。
このように、本発明の実施の形態３に係る半導体素子は、ウェル領域１００を活性領域Ｒ２側に形成したのでカソード層を大幅に後退させる必要がない。よって、カソード層の後退分だけダイオード領域を大きくするなどの対応が不要となるので、ダイオード領域を小さくできる。
なお、上記の各実施の形態に係る半導体素子の特徴を適宜に組み合わせて、本発明の効果を高めても良い。
１０ 基板、 １２ キャリアストア領域、 １４ ベース領域、 １６ エミッタ領域、 １８ Ｐ＋コンタクト領域、 ２０ トレンチゲート電極、 ２２ ゲート絶縁膜、 ２４ 上面電極、 ２６ 層間絶縁膜、 ３０ バッファ層、 ３２ コレクタ層、 ３４ 下面電極、 ４０ アノード層、 ４２ カソード層、 ５０ ゲート電極、 ５２ ゲート線、 ５４ 絶縁体、 ５６,１００ ウェル領域、 Ｒ１ スイッチング素子領域、 Ｒ２ 活性領域、 Ｒ３ ダイオード領域、 Ｒ４ ゲート領域

Claims (7)

  1. 第１導電型の基板の上面側に設けられた第１導電型のエミッタ領域と、前記基板の上面側に設けられた第２導電型のベース領域と、前記基板の下面側に設けられた第２導電型のコレクタ層と、を有する活性領域を備えたスイッチング素子領域と、
    前記基板の上面側に設けられた第２導電型のアノード層と、前記基板の下面側に設けられた第１導電型のカソード層と、を有するダイオード領域と、を備え、
    前記カソード層は、平面視で前記活性領域から離れており、
    前記活性領域の上面側には、前記アノード層よりも不純物濃度が高い第２導電型の高濃度領域が形成され、
    前記コレクタ層は前記カソード層に接し、
    前記スイッチング素子領域は、前記活性領域と前記ダイオード領域の間に、ゲート電極とゲート線が形成されたゲート領域を有し、
    前記ゲート領域の前記基板に形成された第２導電型のウェル領域を備え、
    前記カソード層は、平面視で前記ウェル領域から離れたことを特徴とする半導体素子。
  2. 前記高濃度領域は、前記ベース領域であることを特徴とする請求項１に記載の半導体素子。
  3. 前記基板の上面に形成された上面電極と、
    前記ベース領域と前記上面電極の間に設けられた、前記ベース領域よりも不純物濃度が高い第２導電型のＰ＋コンタクト領域と、を備え、
    前記高濃度領域は前記Ｐ＋コンタクト領域であることを特徴とする請求項１に記載の半導体素子。
  4. 平面視での、前記カソード層と前記活性領域との距離は、単位をメートルとして、前記基板における秒を単位とした正孔のライフタイム×１００で得られる長さ以上であり、
    前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
  5. 平面視での、前記カソード層と前記活性領域との距離は、前記基板の厚さの１．５倍以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。
  6. 第１導電型の基板の上面側に設けられた第１導電型のエミッタ領域と、前記基板の上面側に設けられた第２導電型のベース領域と、前記基板の下面側に設けられた第２導電型のコレクタ層と、を有する活性領域を備えたスイッチング素子領域と、
    前記基板の上面側に設けられた第２導電型のアノード層と、前記基板の下面側に設けられた第１導電型のカソード層と、を有するダイオード領域と、を備え、
    前記カソード層は、平面視で前記活性領域から離れており、
    前記活性領域の上面側には、前記アノード層よりも不純物濃度が高い第２導電型の高濃度領域が形成され、
    前記スイッチング素子領域は、前記活性領域と前記ダイオード領域の間に、ゲート電極とゲート線が形成されたゲート領域を有し、
    前記ゲート領域の前記基板に形成された第２導電型のウェル領域を備え、
    前記カソード層は、平面視で前記ウェル領域から離れ、
    前記ウェル領域は、前記ゲート領域の前記活性領域側に形成され、前記ゲート領域の前記ダイオード領域側には形成されないことを特徴とする半導体素子。
  7. 前記アノード層と前記基板の間に、前記基板よりも不純物濃度の高い第１導電型のキャリアストア領域を備えたことを特徴とする請求項１〜６のいずれか１項に記載の半導体素子。
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