JP4791704B2 - 逆導通型半導体素子とその製造方法 - Google Patents
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Description
本発明は、絶縁ゲートバイポーラトランジスタと転流ダイオードとが基板に一体で形成された逆導通型半導体素子とその製造方法に関する。
近年、家電製品や産業用電力装置などにインバータ装置が広く用いられるようになってきている。このインバータ装置は、通常、商用電源（交流電源）を使用するので、交流電源を一度直流に変換する順変換を行うコンバータ部分と、平滑回路部分と、直流電圧を交流に逆交換するインバータ部分からなっている。そして、そのインバータ部分の主パワー素子には、高速スイッチングが可能な絶縁ゲートバイポーラトランジスタが主として用いられている。また、電力制御用のインバータ装置においては、トランジスタ１チップ当たりで取り扱う電流定格と電圧定格がそれぞれ、およそ数Ａ〜数百Ａ、数百Ｖ〜数千Ｖ、の範囲を取り扱うものとなっており、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を抵抗負荷でゲート電圧を連続的に変化させて動作させる回路では、電流と電圧の積の電力がトランジスタ内部で熱として発生する。このことから、大きな放熱器が必要となり電力の変換効率も悪くなり、動作電圧と動作電流の組み合わせによっては、トランジスタそのものが温度上昇により熱破壊してしまうことから、抵抗負荷回路はあまり用いられない。
インバータ装置の負荷は、電動誘導機（誘導性負荷のモータ）の場合が多いことから、通常ＩＧＢＴはスイッチとして動作させ、オフ状態とオン状態を繰り返して電力エネルギーを制御している。誘導性負荷でインバータ回路をスイッチングさせる場合は、トランジスタのオン状態からオフ状態へのターンオフ過程とオフ状態からオン状態へのターンオン過程とトランジスタのオン状態からなるが、負荷に流れる電流、誘導性負荷は上下アームの中間電位点に接続して、誘導性負荷に流す電流の方向は、正と負の両方向となり、負荷に流れる電流を負荷接続端から、高電位の電源側へ戻したり、接地側に流したりすることから、誘導性負荷に流れる大電流を負荷とアームの閉回路間とで還流させる用途のフリーホイールダイオードが必要となる。
従来のＩＧＢＴとフリーホイールダイオードを用いたインバータ回路ては、ＩＧＢＴに双方向の通電能力がないため、逆並列に接続した還流用のフリーホイールダイオードが別チップで用意されていた。しかしながら、近年、インバータ装置の小型軽量化を目指して、還流用のダイオードをＩＧＢＴと一体的に内蔵しようという提案がなされている（特許文献１，２）。
しかしながら、従来の逆導通型の絶縁ゲートバイポーラトランジスタは、アノードとカソードが同一平面上にあり、双方向に同程度の通電能力を有していなかったり、内蔵ダイオードが、絶縁ゲートバイポーラトランジスタを構成するための要素を共有することにより構成されているから、独立してダイオード特性を最適化することが困難であり、特に内蔵ダイオードのリカバリー特性が、ＩＧＢＴチップとフリーホイールダイオードチップとの２チップ構成の場合のダイオードのリカバリー特性よりも悪くなるという問題があった。
また、リカバリー動作時において、チップの外周領域にある接合終端領域に蓄積されたキャリアがセル部分との境界領域において電流集中を引き起こして、チップが破壊してしまうという問題があった。
また、リカバリー動作時において、チップの外周領域にある接合終端領域に蓄積されたキャリアがセル部分との境界領域において電流集中を引き起こして、チップが破壊してしまうという問題があった。
そこで、本発明は、絶縁ゲートバイポーラトランジスタとリカバリー特性に優れた転流ダイオードとが基板に一体で形成された逆導通型半導体素子とその製造方法を提供することを目的とする。
以上の目的を達成するために、本発明に係る逆導通型半導体素子は、
絶縁ゲートバイポーラトランジスタと転流ダイオードとが第１導電型半導体からなる基板に一体で形成された逆導通型半導体素子であって、
上記転流ダイオードは、上記絶縁ゲートバイポーラトランジスタを構成するために上記基板の一方の面に第２導電型の不純物をドープすることにより形成された第２導電型ベース層と上記絶縁ゲートバイポーラトランジスタを構成する上記第１導電型半導体からなる第１導電型ベース層とを含み、上記基板の一方の面において上記第２導電型ベース層の一部に形成された第１導電型エミッタ層と上記第２導電型ベース層とを覆うように形成されたエミッタ電極をアノード電極とし、上記基板の他方の面において上記第１導電型ベース層とその第１導電型ベース層の一部に形成された第２導電型コレクタ層を覆うように形成されたコレクタ電極をカソード電極として構成され、上記第１導電型ベース層の一部に、その一部を除く他の第１導電型ベース層に比較してキャリアのライフタイムが短い低ライフタイム領域が上記第１導電型ベース層の中央部より上記一方の主面寄りに形成されかつ上記絶縁ゲートバイポーラトランジスタと上記転流ダイオードとが形成された動作領域の周りに電界緩和領域が形成されており、その電界緩和領域に位置する上記第１導電型半導体は上記動作領域における上記低ライフタイム領域を除く第１導電型半導体に比較してキャリアのライフタイムが短い領域であることを特徴とする。
絶縁ゲートバイポーラトランジスタと転流ダイオードとが第１導電型半導体からなる基板に一体で形成された逆導通型半導体素子であって、
上記転流ダイオードは、上記絶縁ゲートバイポーラトランジスタを構成するために上記基板の一方の面に第２導電型の不純物をドープすることにより形成された第２導電型ベース層と上記絶縁ゲートバイポーラトランジスタを構成する上記第１導電型半導体からなる第１導電型ベース層とを含み、上記基板の一方の面において上記第２導電型ベース層の一部に形成された第１導電型エミッタ層と上記第２導電型ベース層とを覆うように形成されたエミッタ電極をアノード電極とし、上記基板の他方の面において上記第１導電型ベース層とその第１導電型ベース層の一部に形成された第２導電型コレクタ層を覆うように形成されたコレクタ電極をカソード電極として構成され、上記第１導電型ベース層の一部に、その一部を除く他の第１導電型ベース層に比較してキャリアのライフタイムが短い低ライフタイム領域が上記第１導電型ベース層の中央部より上記一方の主面寄りに形成されかつ上記絶縁ゲートバイポーラトランジスタと上記転流ダイオードとが形成された動作領域の周りに電界緩和領域が形成されており、その電界緩和領域に位置する上記第１導電型半導体は上記動作領域における上記低ライフタイム領域を除く第１導電型半導体に比較してキャリアのライフタイムが短い領域であることを特徴とする。
以上のように構成された本発明に係る逆導通型半導体素子は、絶縁ゲートバイポーラトランジスタと転流ダイオードとが上記基板に一体で形成された逆導通型半導体素子であって、上記第１導電型ベース層の一部に低ライフタイム領域が形成されているので、リカバリー動作において上記第１導電型ベース層から掃き出されるキャリアの量を少なくでき、逆回復特性を向上させることができる。
以下、図面を参照しながら、本発明に係る実施の形態について説明する。
実施の形態１．
本発明に係る実施の形態１の逆導通型半導体素子は、Ｎ型半導体（例えば、Ｎ型シリコン）からなる基板１に、絶縁ゲートバイポーラトランジスタと転流ダイオードとが一体で形成された逆導通型絶縁ゲートバイポーラトランジスタであって、以下のように構成される（図１）。
実施の形態１．
本発明に係る実施の形態１の逆導通型半導体素子は、Ｎ型半導体（例えば、Ｎ型シリコン）からなる基板１に、絶縁ゲートバイポーラトランジスタと転流ダイオードとが一体で形成された逆導通型絶縁ゲートバイポーラトランジスタであって、以下のように構成される（図１）。
実施の形態１の逆導通型半導体素子において、絶縁ゲートバイポーラトランジスタは、 Ｎ型半導体からなる基板１の一方の面側に形成された、
（１）Ｐ型ベース層２、（２）そのＰ型ベース層２の一部にＮ型不純物をドープすることにより形成されたＮ＋型エミッタ層８、（３）Ｐ型ベース層２においてＮ＋型エミッタ層８の間にさらにＰ型不純物をドープすることにより形成したＰ＋型コンタクト層９、（４）Ｐ型ベース層２、Ｎ＋型エミッタ層８及び基板１のＮ型半導体に接するように形成されたゲート絶縁膜１０、（５）ゲート絶縁膜１０を介してＰ型ベース層２、Ｎ＋型エミッタ層８及び基板１のＮ型半導体に対向するように形成されたゲート電極１１、（６）ゲート電極１１とは層間絶縁膜１２により絶縁されＮ＋型エミッタ層８とＰ＋型コンタクト層９とに接するように形成されたエミッタ電極７と、
基板１の他方の面に形成された、（７）Ｐ型コレクタ層３、（８）そのＰ型コレクタ層３に接するように形成されたコレクタ電極６とを含み、
基板１のＮ型半導体をＮ型ベース層１ａとすることによって構成されている。
尚、基板１の一方の面側におけるゲート電極構造等の詳細については、製造方法の説明により明らかにする。
また、Ｎ＋型エミッタ層８における「Ｎ＋型」は、基板１のＮ型半導体よりＮ型不純物の濃度が高いことを示し、Ｐ＋型コンタクト層９における「Ｐ＋型」は、Ｐ型ベース層２よりＰ型不純物濃度が高いことを示している。
（１）Ｐ型ベース層２、（２）そのＰ型ベース層２の一部にＮ型不純物をドープすることにより形成されたＮ＋型エミッタ層８、（３）Ｐ型ベース層２においてＮ＋型エミッタ層８の間にさらにＰ型不純物をドープすることにより形成したＰ＋型コンタクト層９、（４）Ｐ型ベース層２、Ｎ＋型エミッタ層８及び基板１のＮ型半導体に接するように形成されたゲート絶縁膜１０、（５）ゲート絶縁膜１０を介してＰ型ベース層２、Ｎ＋型エミッタ層８及び基板１のＮ型半導体に対向するように形成されたゲート電極１１、（６）ゲート電極１１とは層間絶縁膜１２により絶縁されＮ＋型エミッタ層８とＰ＋型コンタクト層９とに接するように形成されたエミッタ電極７と、
基板１の他方の面に形成された、（７）Ｐ型コレクタ層３、（８）そのＰ型コレクタ層３に接するように形成されたコレクタ電極６とを含み、
基板１のＮ型半導体をＮ型ベース層１ａとすることによって構成されている。
尚、基板１の一方の面側におけるゲート電極構造等の詳細については、製造方法の説明により明らかにする。
また、Ｎ＋型エミッタ層８における「Ｎ＋型」は、基板１のＮ型半導体よりＮ型不純物の濃度が高いことを示し、Ｐ＋型コンタクト層９における「Ｐ＋型」は、Ｐ型ベース層２よりＰ型不純物濃度が高いことを示している。
また、実施の形態１の逆導通型半導体素子では、基板１の他方の面において、Ｐ型コレクタ層３に隣接してＮ＋型半導体からなるカソード層４を形成し、そのカソード層４に接するようにコレクタ電極６を形成することにより、Ｐ型ベース層２と基板１のＮ型半導体（Ｎ型ベース層１ａ）のＰＮ接合を利用して、エミッタ電極７とコレクタ電極６の間に転流ダイオードを形成している。尚、エミッタ電極７は転流ダイオードのアノード電極に相当し、コレクタ電極６は転流ダイオードのカソード電極に相当する。
以上のように構成された図１の逆導通型半導体素子は、絶縁ゲートバイポーラトランジスタＴ１と転流ダイオードＤ１とが図４に示すように接続された構造となっており、次のように動作する。尚、図４の回路は、本発明の逆導通型半導体素子を用いてインバーター回路を構成した例を示している。
動作の説明．
図１の逆導通型半導体素子において、ゲート１１にしきい値以上の正バイアスを印加して、エミッタ電極７と裏面コレクタ電極６間に所定の電圧（エミッタ電極＜裏面コレクタ電極）を印加すると、絶縁ゲートバイポーラトランジスタがＯＮ状態となり、Ｎ型ベース層１ａ、Ｐ型ベース層２及びＮ＋型エミッタ層８を経由して導通する。この時、転流ダイオードは逆バイアスとなるので、オフ状態にある。
図１の逆導通型半導体素子において、ゲート１１にしきい値以上の正バイアスを印加して、エミッタ電極７と裏面コレクタ電極６間に所定の電圧（エミッタ電極＜裏面コレクタ電極）を印加すると、絶縁ゲートバイポーラトランジスタがＯＮ状態となり、Ｎ型ベース層１ａ、Ｐ型ベース層２及びＮ＋型エミッタ層８を経由して導通する。この時、転流ダイオードは逆バイアスとなるので、オフ状態にある。
また、図１の逆導通型半導体素子において、ゲート１１にしきい値以上の正バイアスを印加して、エミッタ電極７とコレクタ電極６間に所定の電圧（エミッタ電極＞裏面コレクタ電極）を印加すると、絶縁ゲートバイポーラトランジスタは導通しないが、転流ダイオードは順バイアスとなり、エミッタ電極７からＰ＋型コンタクト層９、Ｐ型ベース層２及びＮ型ベース層１ａを経由してコレクタ電極６に電流が流れる（絶縁ゲートバイポーラトランジスタとは逆方向に導通する）。
また、ゲート１１に負バイアスを印加して、エミッタ電極７と裏面コレクタ電極６間に所定の電圧（エミッタ電極＜裏面コレクタ電極）を印加すると、表面のＰ型ベース層２より空乏層が伸びることにより耐圧を保持でき、転流ダイオードも逆バイアスとなるので導通することはない。
このように、実施の形態１の逆導通型半導体素子において、転流ダイオードと絶縁ゲートバイポーラトランジスタは、Ｐ型ベース層２とＮ型ベース層１ａを共有しており、絶縁ゲートバイポーラトランジスタと転流ダイオードには、それぞれのオン状態において、Ｐ型ベース層２とＮ型ベース層１ａを逆方向に電流が流れる。
このように、実施の形態１の逆導通型半導体素子では、転流ダイオードのアノードとして、絶縁ゲートバイポーラトランジスタのＰ型ベース層２を使用する構造になっている。一般的に、インバータ装置に用いられる絶縁ゲートバイポーラトランジスタのゲートしきい値電圧（Ｖｔｈ）は５Ｖ前後に設定されることから、Ｐ型ベース層２のゲート絶縁膜に沿った部分のピーク濃度は、およそ、１×１０１７/ｃｍ３〜１×１０１８/ｃｍ３程度に設定され、デバイス表面部分でのＰ型ベース層２の濃度は１０１８/ｃｍ３程度又はそれ以上となる。そのため、転流ダイオードがオンした状態では、アノード層であるＰ型ベース層２からホールの注入が必要以上に過剰に起こり、デバイスの内部のＮ型ベース層１ａにキャリア（正孔と電子）が過剰に蓄積された状態になる。このデバイス内部に蓄積された電荷は、ダイオードの逆回復動作（リカバリー動作）時に逆回復電流（リカバリー電流）としてデバイスから引き出されることになる。このような理由で、低ライフタイム層５が形成されていない図３に示す比較例の逆導通型半導体素子においては、転流ダイオードのアノードとして、絶縁ゲートバイポーラトランジスタのＰ型ベース層２を使用した場合、転流ダイオードのリカバリー特性が悪くなるという問題があった。
そこで、実施の形態１では、Ｐ型ベース層２の下に位置するＮ型ベース層１ａの一部（基板１の厚さ方向における一部分）に、その一部を除く他のＮ型ベース層１ａに比較してキャリアのライフタイムが短い低ライフタイム領域５を形成し、この低ライフタイム領域５により過剰なキャリアを減少させて転流ダイオードの回復特性を向上させている。
より詳細には、転流ダイオードのリカバリー特性は、逆導通型半導体素子が逆方向にオン（すなわち、転流ダイオードがオン）している間にキャリアがＮ型ベース層１ａに多くたまっている状態から逆バイアスがかかったときに生じる特性であり、Ｎ型ベース層１ａに蓄積されたキャリアのうち、ホールがＰ型ベース領域２に、電子がカソード層４に引き出されて、逆回復電流（リカバリー電流）となる。
本実施の形態１では、Ｐ型ベース層２の直下から基板の中央にかけて、ライフタイムの低い低ライフタイム領域５があるため、ライフタイム制御を行わない場合に比べ逆方向への導通状態でのキャリア密度が減少している。したがって、リカバリー動作において掃き出されるキャリアの量を少なくでき、逆回復電流の絶対値を抑えることが出来る。
本実施の形態１では、Ｐ型ベース層２の直下から基板の中央にかけて、ライフタイムの低い低ライフタイム領域５があるため、ライフタイム制御を行わない場合に比べ逆方向への導通状態でのキャリア密度が減少している。したがって、リカバリー動作において掃き出されるキャリアの量を少なくでき、逆回復電流の絶対値を抑えることが出来る。
また、リカバリー時において、最大電流が流れた後、直ぐには電流がゼロにはならず、時定数の大きいテール電流が流れる。このテール電流を抑制のために、白金拡散ライフタイム制御あるいは均一な電子線照射によるライフタイム制御が行われる場合があるが、本実施の形態１の、コレクタ側にＮ型カソード層４が形成されたコレクタショート型の逆導通型半導体素子では、リカバリー時には、コレクタに正電圧が印加されていて、デバイス内部の電子はＮ型カソード層４に引き寄せられるので、コレクタにカソード領域が無い場合に比べて、電子がデバイスの内部から速く無くなってしまうので、コレクタ側のＮ型カソード層４によりテール電流を少なくでき、Ｐ型ベース層２に近い部分にヘリウム照射をするライフタイム制御のみにより、逆回復電流の絶対値を抑えかつテール電流を抑制でき、逆回復特性の改善が可能となる。
本発明者らは、この低ライフタイム領域５による転流ダイオードの回復特性の向上効果を確認するために、図１の構造において、１２００Ｖ級の素子を試作するため、Ｎ型ベース層（基板のＮ型半導体層）の厚さを１９０μｍとし、ヘリウム照射の有無により、内蔵ダイオードの順方向電圧降下（VF）と逆回復動作時のリカバリーピーク電流（Ｉｒｒ）がどのように変化するかを調査した。その結果を図２に示す。
尚、ヘリウム照射の複数の点は、ヘリウム照射の条件を変えたものである。また、ヘリウム照射の深さはＮ型ベース層の中央よりも表面側（Ｐ型ベース層２より）としている。ヘリウム照射を行うと、ＶＦが増加するもののリカバリーピーク電流（Ｉｒｒ）は小さくなることが判る。
尚、ヘリウム照射の複数の点は、ヘリウム照射の条件を変えたものである。また、ヘリウム照射の深さはＮ型ベース層の中央よりも表面側（Ｐ型ベース層２より）としている。ヘリウム照射を行うと、ＶＦが増加するもののリカバリーピーク電流（Ｉｒｒ）は小さくなることが判る。
次に、実施の形態１の逆導通型半導体素子の製造方法について説明する。
第１工程．
第１工程では、Ｎ型シリコンからなる基板１を準備し、その基板１の一方の主表面からＰ型不純物を注入、拡散することでＰ型ベース層２を形成する（図５）。
第２工程．
第２工程では、Ｐ型ベース層２の表面からＮ型不純物を選択的に注入、拡散することで、Ｎ＋型エミッタ層８を形成する（図６）。
第３工程．
第３工程では、Ｎ＋型エミッタ層８とＰ型ベース層２を貫通し基板１のＮ型半導体層まで達する溝を形成し、その溝の表面に絶縁ゲート膜１０（トレンチ型絶縁膜）を形成する（図７）。
第４工程．
第４工程では、トレンチ形状の絶縁ゲート膜１０上に導電体であるポリシリコンからなるゲート電極１１を形成する（図８）。
第１工程．
第１工程では、Ｎ型シリコンからなる基板１を準備し、その基板１の一方の主表面からＰ型不純物を注入、拡散することでＰ型ベース層２を形成する（図５）。
第２工程．
第２工程では、Ｐ型ベース層２の表面からＮ型不純物を選択的に注入、拡散することで、Ｎ＋型エミッタ層８を形成する（図６）。
第３工程．
第３工程では、Ｎ＋型エミッタ層８とＰ型ベース層２を貫通し基板１のＮ型半導体層まで達する溝を形成し、その溝の表面に絶縁ゲート膜１０（トレンチ型絶縁膜）を形成する（図７）。
第４工程．
第４工程では、トレンチ形状の絶縁ゲート膜１０上に導電体であるポリシリコンからなるゲート電極１１を形成する（図８）。
第５工程．
第５工程では、Ｎ＋型エミッタ層８の間のＰ型ベース層２の表面にＰ型不純物を選択的に注入又は拡散させてＰ＋型コンタクト層９を形成し、さらにゲート電極１１を覆うように層間絶縁膜１２を形成した後、Ｎ＋型エミッタ層８とＰ＋型コンタクト層９とに接するようにエミッタ電極７を形成する（図９）。
第６工程．
第６工程では、基板１の他方の主表面にＰ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＰ型コレクタ層３を形成する（図１０）。
第７工程．
第７工程では、基板１の他方の主表面において、Ｐ型コレクタ層３の間の領域にＮ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＮ型不純物の濃度がＮ型ベース層より高いＮ＋型半導体からなるカソード層４を形成する（図１１）。
尚、Ｎ＋型半導体からなるカソード層４は、コレクタ電極６とのオーミック接触抵抗を下げるために形成されるものである。
第５工程では、Ｎ＋型エミッタ層８の間のＰ型ベース層２の表面にＰ型不純物を選択的に注入又は拡散させてＰ＋型コンタクト層９を形成し、さらにゲート電極１１を覆うように層間絶縁膜１２を形成した後、Ｎ＋型エミッタ層８とＰ＋型コンタクト層９とに接するようにエミッタ電極７を形成する（図９）。
第６工程．
第６工程では、基板１の他方の主表面にＰ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＰ型コレクタ層３を形成する（図１０）。
第７工程．
第７工程では、基板１の他方の主表面において、Ｐ型コレクタ層３の間の領域にＮ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＮ型不純物の濃度がＮ型ベース層より高いＮ＋型半導体からなるカソード層４を形成する（図１１）。
尚、Ｎ＋型半導体からなるカソード層４は、コレクタ電極６とのオーミック接触抵抗を下げるために形成されるものである。
第８工程．
第８工程では、基板１の他方の主表面に、Ｐ型コレクタ層３及びカソード層４とにオーミック接触するコレクタ電極６を形成する（図１２）。
第９工程．
第９工程では、基板１の一方の主表面側からヘリウムを照射して、Ｎ型ベース層１ａの内部に局所的にライフタイムの短い低ライフタイム領域（ヘリウム照射領域）５を形成する（ライフタイム制御）。
尚、このライフタイム制御工程において、ヘリウムの飛程は、低ライフタイム領域５がＮ型ベース層１ａの中央部より一方の主表面寄りに形成されるように調整することが好ましく、ヘリウムの照射量は、Ｖｆの上昇をより効果的に抑えつつ所望の回復特性が得られるように設定される。
本実施の形態１では、ヘリウム照射により低ライフタイム領域５を形成しているので、所望の位置に確実に低ライフタイム領域５を形成することができる。
以上の工程により実施の形態１の逆導通型半導体素子を作製できる。
第８工程では、基板１の他方の主表面に、Ｐ型コレクタ層３及びカソード層４とにオーミック接触するコレクタ電極６を形成する（図１２）。
第９工程．
第９工程では、基板１の一方の主表面側からヘリウムを照射して、Ｎ型ベース層１ａの内部に局所的にライフタイムの短い低ライフタイム領域（ヘリウム照射領域）５を形成する（ライフタイム制御）。
尚、このライフタイム制御工程において、ヘリウムの飛程は、低ライフタイム領域５がＮ型ベース層１ａの中央部より一方の主表面寄りに形成されるように調整することが好ましく、ヘリウムの照射量は、Ｖｆの上昇をより効果的に抑えつつ所望の回復特性が得られるように設定される。
本実施の形態１では、ヘリウム照射により低ライフタイム領域５を形成しているので、所望の位置に確実に低ライフタイム領域５を形成することができる。
以上の工程により実施の形態１の逆導通型半導体素子を作製できる。
以上、詳細に説明したように、本実施の形態１の逆導通型半導体素子は、Ｐ型ベース層２とＮ型ベース層１ａとを共通要素として、絶縁ゲートバイポーラトランジスタと転流ダイオードを構成しているので構造を簡単にでき、しかもＮ型ベース層１ａの一部に低ライフタイム領域５を形成したことにより、転流ダイオードの回復特性を良好にできる。
また、実施の形態１の逆導通型半導体素子では、Ｎ＋型エミッタ層８及びＰ型ベース層２を突き抜けるように溝を形成してゲート電極１１を形成するトレンチ構造を有しているので、ゲートの繰り返しピッチ数を増加指せることが可能になり、チャンネル幅を増大させることができる。
尚、実施の形態１では、ｎ型を第１導電型としｐ型を第２導電型としたが、本発明はこれに限られるものではなく導電型を逆にしてもよい。
尚、実施の形態１では、ｎ型を第１導電型としｐ型を第２導電型としたが、本発明はこれに限られるものではなく導電型を逆にしてもよい。
実施の形態２．
以下、図１４を参照しながら、本発明に係る実施の形態２の逆導通型半導体素子について説明する。
この実施の形態２の逆導通型半導体素子は、Ｎ型半導体からなる基板１に、絶縁ゲートバイポーラトランジスタと転流ダイオードとが一体で形成された逆導通型半導体素子であって、絶縁ゲートバイポーラトランジスタと転流ダイオードが一体で形成されている動作領域１００の周りに、動作時における周辺部の電界を緩和する接合部終端構造を有する電界緩和領域２００を形成したものである。
尚、実施の形態２の逆導通型半導体素子において、動作領域１００は、低ライフタイム領域５が形成されていない点を除いて、実施の形態１と同様に構成されているので、動作領域１００の詳細の説明は省略する。また、図１４において、図１と同様のものには同様の符号を付して示す。
以下、図１４を参照しながら、本発明に係る実施の形態２の逆導通型半導体素子について説明する。
この実施の形態２の逆導通型半導体素子は、Ｎ型半導体からなる基板１に、絶縁ゲートバイポーラトランジスタと転流ダイオードとが一体で形成された逆導通型半導体素子であって、絶縁ゲートバイポーラトランジスタと転流ダイオードが一体で形成されている動作領域１００の周りに、動作時における周辺部の電界を緩和する接合部終端構造を有する電界緩和領域２００を形成したものである。
尚、実施の形態２の逆導通型半導体素子において、動作領域１００は、低ライフタイム領域５が形成されていない点を除いて、実施の形態１と同様に構成されているので、動作領域１００の詳細の説明は省略する。また、図１４において、図１と同様のものには同様の符号を付して示す。
実施の形態２において、電界緩和領域２００の接合部終端構造は、動作領域１００の周りを取り囲むように複数のリング状のＰ型ウェル層１３を形成したものであり、隣接するＰ型ウェル層の間隔は外側ほど広くなるように形成している。
また、各Ｐ型ウェル層１３の上にはそれぞれ互いに分離された電極１５が形成され、それら複数のＰ型ウェル層１３及び電極１５を覆うように保護膜１６が形成されている。このように、複数のＰ型ウェル層１３を用いて構成された接合部終端構造からなる電界緩和領域２００は、動作領域１００の端部に集中するであろう電界を、外側に向かって徐々に減少させて動作領域１００の端部における破壊を防止している。
尚、電界緩和領域２００の接合部終端構造は、複数のＰ型ウェル層を形成した構造に限られるものではなく、中間的な濃度のＰ型層を形成したリサーフ構造などの他の電界緩和構造を用いてもよい。
また、各Ｐ型ウェル層１３の上にはそれぞれ互いに分離された電極１５が形成され、それら複数のＰ型ウェル層１３及び電極１５を覆うように保護膜１６が形成されている。このように、複数のＰ型ウェル層１３を用いて構成された接合部終端構造からなる電界緩和領域２００は、動作領域１００の端部に集中するであろう電界を、外側に向かって徐々に減少させて動作領域１００の端部における破壊を防止している。
尚、電界緩和領域２００の接合部終端構造は、複数のＰ型ウェル層を形成した構造に限られるものではなく、中間的な濃度のＰ型層を形成したリサーフ構造などの他の電界緩和構造を用いてもよい。
しかしながら、このような接合部終端構造により、正又は逆導通動作時における動作領域１００の端部の電界集中による破壊を防止することができるが、正から逆導通又はその逆の切り換え時における動作領域１００の端部の破壊を防止することはできない。
すなわち、転流ダイオードが導通している逆方向導通動作時に電界緩和領域２００のＮ型半導体（基板のＮ型半導体）に蓄積されたキャリアが、順方向阻止動作に切り替わったときに（転流ダイオードの回復動作時）Ｐ型ベース層２に流れ込むことによる動作領域１００の端部の破壊は防止することはできない。
すなわち、転流ダイオードが導通している逆方向導通動作時に電界緩和領域２００のＮ型半導体（基板のＮ型半導体）に蓄積されたキャリアが、順方向阻止動作に切り替わったときに（転流ダイオードの回復動作時）Ｐ型ベース層２に流れ込むことによる動作領域１００の端部の破壊は防止することはできない。
そこで、本実施の形態２では、複数のＰウェル層１３からなる接合終端構造部の直下部分に電子線照射によって低ライフタイム領域１７を形成して、転流ダイオードが導通している逆方向導通動作時における電界緩和領域２００のＮ型半導体に蓄積されるキャリアを減少させて、逆方向導通動作から順方向導通動作への切り替え時におけるキャリア流入による破壊を防止している。
尚、動作領域１００における絶縁ゲートバイポーラトランジスタと転流ダイオードによる逆導通半導体素子の動作は、実施の形態１と同様であるから基本動作説明は省略する。
尚、動作領域１００における絶縁ゲートバイポーラトランジスタと転流ダイオードによる逆導通半導体素子の動作は、実施の形態１と同様であるから基本動作説明は省略する。
実施の形態２において、低ライフタイム領域１７を形成したことによる効果を確認するために、１２００Ｖ級の素子を試作して評価した。具体的には、Ｎ型ベース層１ａ（Ｎ型半導体層）の厚さを１９０μｍとして１２００Ｖ級の素子を試作し、接合終端構造部分の直下に電子線照射をした場合と電子線照射をしない場合のリカバリー特性を評価した。接合終端構造部分の直下に電子線照射をしていない場合のリカバリー特性を、図１５に示し、接合終端部分の直下に電子線照射をした場合のリカバリー特性を図１６に示す。図１５及び図１６から、接合終端部分に電子線照射を行った場合はリカバリー動作時にチップが破壊しないことが判る。
この破壊及び破壊防止のメカニズムを詳細に説明する。
まず、逆導通型半導体素子が逆方向にオン（すなわち、転流ダイオードがオン）しているときにはＮ型半導体層にキャリアが多く蓄積される。キャリアが多くたまった状態で切り換え（リカバリー動作）を行なうと、キャリアが多くたまった状態で逆バイアスがかかることになるので、Ｎ型半導体層に蓄積されたキャリアは、ホールが動作領域１００の端部のＰベース領域２に、電子がコレクタ領域４に引き出されて、大きな逆回復電流（リカバリー電流）が流れる。このリカバリー動作の際、図１４のように構成された逆導通型半導体素子では、Ｐ型ベース層２の接してエミッタ領域８が形成されているので、寄生サイリスタが構成されており、その寄生サイリスタのラッチアップ動作による破壊が起こる場合がある。
まず、逆導通型半導体素子が逆方向にオン（すなわち、転流ダイオードがオン）しているときにはＮ型半導体層にキャリアが多く蓄積される。キャリアが多くたまった状態で切り換え（リカバリー動作）を行なうと、キャリアが多くたまった状態で逆バイアスがかかることになるので、Ｎ型半導体層に蓄積されたキャリアは、ホールが動作領域１００の端部のＰベース領域２に、電子がコレクタ領域４に引き出されて、大きな逆回復電流（リカバリー電流）が流れる。このリカバリー動作の際、図１４のように構成された逆導通型半導体素子では、Ｐ型ベース層２の接してエミッタ領域８が形成されているので、寄生サイリスタが構成されており、その寄生サイリスタのラッチアップ動作による破壊が起こる場合がある。
そこで、本実施の形態２では、接合終端部を構成するＰウェル層１３の直下に選択的に電子線照射を行うことにより低ライフタイム領域１７を形成して、逆方向のオン状態において、低ライフタイム領域１７のキャリアを減少させるとともに、キャリアを絶縁ゲートバイポーラトランジスタセル直下の動作領域１００に集中的に存在させ、逆バイアス時における接合終端部の低ライフタイム領域１７からホールがＰ型ベース層２に集中的に流れ込む事を抑制している。
これにより、実施の形態２では、転流ダイオードのリカバリー動作時における破壊を抑制することが出来る。
これにより、実施の形態２では、転流ダイオードのリカバリー動作時における破壊を抑制することが出来る。
以下、図１７〜２７を参照して、実施の形態２の逆導通型半導体素子の製造方法について説明する。
第１工程．
第１工程では、Ｎ型シリコンからなる基板１を準備し、Ｐウェル層１３を形成する部分に開口部を有するマスク１４を形成して、マスク１４の開口部を介してＰ型不純物を選択的に注入して、Ｐウェル層１３を形成する。尚、Ｐ型不純物を選択的に拡散させることによりＰウェル層１３を形成してもよい（図１７）。
第１工程．
第１工程では、Ｎ型シリコンからなる基板１を準備し、Ｐウェル層１３を形成する部分に開口部を有するマスク１４を形成して、マスク１４の開口部を介してＰ型不純物を選択的に注入して、Ｐウェル層１３を形成する。尚、Ｐ型不純物を選択的に拡散させることによりＰウェル層１３を形成してもよい（図１７）。
第２工程．
第２工程では、動作領域１００上に位置するマスク１４を除去して、その除去した部分にＰ型不純物を、選択的に注入又は拡散させることにより、Ｐ型ベース層２を形成する（図１８）。
第３工程．
第３工程では、Ｐ型ベース層２の表面からＮ型不純物を選択的に注入、拡散することで、Ｎ＋型エミッタ層８を形成する（図１９）。
第４工程．
Ｎ＋型エミッタ層８とＰ型ベース層２を貫通し基板１のＮ型半導体層まで達する溝を形成し、その溝の表面に絶縁ゲート膜１０（トレンチ型絶縁膜）を形成する（図２０）。
第５工程．
トレンチ形状の絶縁ゲート膜１０上に導電体であるポリシリコンからなるゲート電極１１を形成する（図２１）。
第２工程では、動作領域１００上に位置するマスク１４を除去して、その除去した部分にＰ型不純物を、選択的に注入又は拡散させることにより、Ｐ型ベース層２を形成する（図１８）。
第３工程．
第３工程では、Ｐ型ベース層２の表面からＮ型不純物を選択的に注入、拡散することで、Ｎ＋型エミッタ層８を形成する（図１９）。
第４工程．
Ｎ＋型エミッタ層８とＰ型ベース層２を貫通し基板１のＮ型半導体層まで達する溝を形成し、その溝の表面に絶縁ゲート膜１０（トレンチ型絶縁膜）を形成する（図２０）。
第５工程．
トレンチ形状の絶縁ゲート膜１０上に導電体であるポリシリコンからなるゲート電極１１を形成する（図２１）。
第６工程．
第６工程では、Ｎ＋型エミッタ層８の間のＰ型ベース層２の表面にＰ型不純物を選択的に注入又は拡散させてＰ＋型コンタクト層９を形成し、さらにゲート電極１１を覆うように層間絶縁膜１２を形成した後、Ｎ＋型エミッタ層８とＰ＋型コンタクト層９とに接するようにエミッタ電極７を形成し、Ｐウェル層１３の上にそれぞれ電極１５を形成する（図２２）。
第７工程．
第７工程では、電界緩和領域２００の基板１の表面に、Ｐウェル層１３と電極１５等を覆うように保護膜１６を形成する（図２３）。
第８工程．
第８工程では、基板１の他方の主表面にＰ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＰ型コレクタ層３を形成する（図２４）。
第９工程．
第９工程では、基板１の他方の主表面において、Ｐ型コレクタ層３の間の領域にＮ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＮ型不純物の濃度が高いＮ型層からなるカソード層４を形成し、基板１の他方の主表面に、Ｐ型コレクタ層３及びカソード層４とにオーミック接触するコレクタ電極６を形成する（図２５）。
第６工程では、Ｎ＋型エミッタ層８の間のＰ型ベース層２の表面にＰ型不純物を選択的に注入又は拡散させてＰ＋型コンタクト層９を形成し、さらにゲート電極１１を覆うように層間絶縁膜１２を形成した後、Ｎ＋型エミッタ層８とＰ＋型コンタクト層９とに接するようにエミッタ電極７を形成し、Ｐウェル層１３の上にそれぞれ電極１５を形成する（図２２）。
第７工程．
第７工程では、電界緩和領域２００の基板１の表面に、Ｐウェル層１３と電極１５等を覆うように保護膜１６を形成する（図２３）。
第８工程．
第８工程では、基板１の他方の主表面にＰ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＰ型コレクタ層３を形成する（図２４）。
第９工程．
第９工程では、基板１の他方の主表面において、Ｐ型コレクタ層３の間の領域にＮ型不純物を選択的に注入又は拡散させ、基板１の他方の主表面にＮ型不純物の濃度が高いＮ型層からなるカソード層４を形成し、基板１の他方の主表面に、Ｐ型コレクタ層３及びカソード層４とにオーミック接触するコレクタ電極６を形成する（図２５）。
第１０工程．
第１０工程では、第１の主表面側から動作領域１００を除く電界緩和領域２００に電子線を照射して、電界緩和領域２００に対して選択的にライフタイム制御を行なうことで、低ライフタイム領域１７を形成する（図２６）。
第１０工程では、電子線を照射することにより、低ライフタイム領域１７を形成しているので、所望のライフタイムに制御された低ライフタイム領域１７を形成することができる。
以上の工程により図１４の実施の形態２の逆導通型半導体素子が作製される。
第１０工程では、第１の主表面側から動作領域１００を除く電界緩和領域２００に電子線を照射して、電界緩和領域２００に対して選択的にライフタイム制御を行なうことで、低ライフタイム領域１７を形成する（図２６）。
第１０工程では、電子線を照射することにより、低ライフタイム領域１７を形成しているので、所望のライフタイムに制御された低ライフタイム領域１７を形成することができる。
以上の工程により図１４の実施の形態２の逆導通型半導体素子が作製される。
以上のように構成された逆導通型半導体素子は、電界緩和領域２００にあるＮ型半導体層のキャリアに対するライフタイムが短くなるように低ライフタイム領域１７とされているので、転流ダイオードがオン状態にあるときの電界緩和領域２００にあるＮ型半導体層におけるキャリアの蓄積を抑えられる。したがって、転流ダイオードのリカバリー動作時において、動作領域１００の端部の逆回復電流（リカバリー電流）を小さくでき、寄生サイリスタのラッチアップ動作による破壊を防止できる。
尚、実施の形態２では、ｎ型を第１導電型としｐ型を第２導電型としたが、本発明はこれに限られるものではなく導電型を逆にしてもよい。
尚、実施の形態２では、ｎ型を第１導電型としｐ型を第２導電型としたが、本発明はこれに限られるものではなく導電型を逆にしてもよい。
実施の形態３．
本発明に係る実施の形態３の逆導通型半導体素子は、実施の形態２の逆導通型半導体素子においてさらに、ヘリウムを照射して実施の形態１と同様の低ライフタイム領域５を形成した以外は、実施の形態２と同様に構成される（図２７）。
本発明に係る実施の形態３の逆導通型半導体素子は、実施の形態２の逆導通型半導体素子においてさらに、ヘリウムを照射して実施の形態１と同様の低ライフタイム領域５を形成した以外は、実施の形態２と同様に構成される（図２７）。
この実施の形態３の逆導通型半導体素子による効果を確認するために、１２００Ｖ級の素子を試作した評価した。具体的には、Ｎ型半導体層の厚さを１９０μｍとし、電解緩和領域にあるＮ型半導体層全体へのライフタイム制御として、接合終端部分の直下に電子線照射を用い、かつ実施の形態１と同様にしてヘリウム照射を行った場合のリカバリー特性を評価した。その結果を図２８に示す。接合終端部分に電子線照射を行い、ヘリウム照射も同時に行った場合はリカバリー動作時にチップが破壊することもなく、ヘリウム照射の深さはＮ型ベース層の中央よりも表面側としていることから、ＶＦが多少増加するもののリカバリーピーク電流（Ｉｒｒ）は小さくなることが判る。
実施の形態３の逆導通型半導体素子は、図２６までは実施の形態２と同様に作製した後、さらに表面側からヘリウムによる局所ライフタイム制御を基板中央付近に行なうことで、図２７の装置を得ることが出来る。
以上のように構成された実施の形態３の逆導通型半導体素子は、実施の形態１の効果と実施の形態２の効果を併せ持っている。
すなわち、Ｐ型ベース層２とＮ型ベース層１ａとを共通要素として、絶縁ゲートバイポーラトランジスタと転流ダイオードを一体で構成してＮ型ベース層１ａの一部に低ライフタイム領域５を形成したことにより、転流ダイオードの回復特性を良好にできる。
また、電界緩和領域２００にあるＮ型半導体層を低ライフタイム領域１７とすることにより、リカバリー動作時における動作領域１００の端部の逆回復電流（リカバリー電流）を小さくでき、寄生サイリスタのラッチアップ動作による破壊を防止できる。
すなわち、Ｐ型ベース層２とＮ型ベース層１ａとを共通要素として、絶縁ゲートバイポーラトランジスタと転流ダイオードを一体で構成してＮ型ベース層１ａの一部に低ライフタイム領域５を形成したことにより、転流ダイオードの回復特性を良好にできる。
また、電界緩和領域２００にあるＮ型半導体層を低ライフタイム領域１７とすることにより、リカバリー動作時における動作領域１００の端部の逆回復電流（リカバリー電流）を小さくでき、寄生サイリスタのラッチアップ動作による破壊を防止できる。
１ 基板、１ａ Ｎ型ベース層、２ Ｐ型ベース層、３ Ｐ型コレクタ層、４ カソード層、５，１７ 低ライフタイム層、６ コレクタ電極、７ エミッタ電極、８ Ｎ＋型エミッタ層、９ Ｐ＋型コンタクト層、１０ ゲート絶縁膜、１１ ゲート電極、１２ 層間絶縁膜、１３ Ｐ型ウェル層、１５ 電極、１６ 保護膜。
Claims (6)
- 絶縁ゲートバイポーラトランジスタと転流ダイオードとが第１導電型半導体からなる基板に一体で形成された逆導通型半導体素子であって、
上記転流ダイオードは、
上記絶縁ゲートバイポーラトランジスタを構成するために上記基板の一方の面に第２導電型の不純物をドープすることにより形成された第２導電型ベース層と上記絶縁ゲートバイポーラトランジスタを構成する上記第１導電型半導体からなる第１導電型ベース層とを含み、
上記基板の一方の面において上記第２導電型ベース層の一部に形成された第１導電型エミッタ層と上記第２導電型ベース層とを覆うように形成されたエミッタ電極をアノード電極とし、
上記基板の他方の面において上記第１導電型ベース層とその第１導電型ベース層の一部に形成された第２導電型コレクタ層を覆うように形成されたコレクタ電極をカソード電極として構成され、
上記第１導電型ベース層の一部に、その一部を除く他の第１導電型ベース層に比較してキャリアのライフタイムが短い低ライフタイム領域が上記第１導電型ベース層の中央部より上記一方の主面寄りに形成されかつ、
上記絶縁ゲートバイポーラトランジスタと上記転流ダイオードとが形成された動作領域の周りに電界緩和領域が形成されており、その電界緩和領域に位置する上記第１導電型半導体は上記動作領域における上記低ライフタイム領域を除く第１導電型半導体に比較してキャリアのライフタイムが短い領域であることを特徴とする逆導通型半導体素子。 - 上記コレクタ電極は、上記第１導電型ベース層より第１導電型の不純物が多くドープされたカソード層を介して上記第１導電型ベース層に接続されている請求項１記載の逆導通型半導体素子。
- 上記第１導電型エミッタ層は、上記第２導電型ベース層の一部に第１導電型の不純物をドープすることにより形成されており、上記絶縁ゲートバイポーラトランジスタのゲート電極は、上記第１導電型エミッタ層と上記第２導電型ベース層を貫通して形成された溝の内部に絶縁ゲート膜を介して形成されている請求項１又は２記載の逆導通型半導体素子。
- 上記低ライフタイム領域は、ヘリウム照射により形成された請求項１〜３のうちのいずれか１つに記載の逆導通型半導体素子。
- 上記ライフタイムが短い領域は、電子線照射により形成された請求項１〜４のうちのいずれか１つに記載の逆導通型半導体素子。
- 絶縁ゲートバイポーラトランジスタと転流ダイオードとが第１導電型半導体からなる基板の動作領域に一体で形成された逆導通型半導体素子の製造方法であって、
上記基板の動作領域における一方の面に第２導電型の不純物をドープすることにより第２導電型ベース層を形成する工程と、
上記第２導電型ベース層の一部に第１導電型不純物をドープすることにより第１導電型エミッタ層を形成する工程と、
上記第２導電型ベース層上と第１導電型エミッタ層上にエミッタ電極を形成する工程と、
上記基板の少なくとも動作領域における他方の面の一部に第２導電型の不純物を選択的にドープすることにより第２導電型コレクタ層を形成する工程と、
上記基板の少なくとも動作領域における他方の面の上記一部を除く部分に第１導電型の不純物を選択的にドープすることによりカソード層を形成する工程と、
上記第２導電型ベース層を越える飛程でヘリウムを基板内部に照射して、上記第１導電型半導体からなる第１導電型ベース層の一部に、その一部を除く他の第１導電型ベース層に比較してキャリアのライフタイムが短い低ライフタイム領域を上記第１導電型ベース層の中央部より上記一方の主面寄りに形成するする工程と、
上記基板の動作領域の周囲に位置する上記第１導電型半導体に、電子線を照射する工程とを含むことを特徴とする逆導通型半導体素子の製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640610B2 (en) | 2014-02-28 | 2017-05-02 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing semiconductor device |
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Families Citing this family (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354031A (ja) * | 2004-05-13 | 2005-12-22 | Mitsubishi Electric Corp | 半導体装置 |
| JP4872190B2 (ja) * | 2004-06-18 | 2012-02-08 | トヨタ自動車株式会社 | 半導体装置 |
| JP5034461B2 (ja) * | 2006-01-10 | 2012-09-26 | 株式会社デンソー | 半導体装置 |
| JP5011748B2 (ja) * | 2006-02-24 | 2012-08-29 | 株式会社デンソー | 半導体装置 |
| JP2007240904A (ja) * | 2006-03-09 | 2007-09-20 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP5228282B2 (ja) * | 2006-03-28 | 2013-07-03 | トヨタ自動車株式会社 | 電力用半導体装置及びその製造方法 |
| US7557386B2 (en) * | 2006-03-30 | 2009-07-07 | Infineon Technologies Austria Ag | Reverse conducting IGBT with vertical carrier lifetime adjustment |
| JP5052091B2 (ja) * | 2006-10-20 | 2012-10-17 | 三菱電機株式会社 | 半導体装置 |
| DE102006050338B4 (de) | 2006-10-25 | 2011-12-29 | Infineon Technologies Austria Ag | Halbleiterbauelement mit verbessertem Speicherladung zu Dioden-Softness Trade-off |
| JP5283326B2 (ja) * | 2006-10-27 | 2013-09-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2008117881A (ja) * | 2006-11-02 | 2008-05-22 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008192737A (ja) * | 2007-02-02 | 2008-08-21 | Denso Corp | 半導体装置 |
| EP2003694B1 (en) * | 2007-06-14 | 2011-11-23 | Denso Corporation | Semiconductor device |
| JP2009004668A (ja) * | 2007-06-25 | 2009-01-08 | Toshiba Corp | 半導体装置 |
| DE102008045410B4 (de) | 2007-09-05 | 2019-07-11 | Denso Corporation | Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode |
| JP4240140B1 (ja) * | 2007-09-10 | 2009-03-18 | トヨタ自動車株式会社 | 給電装置とその駆動方法 |
| US8125002B2 (en) | 2007-11-07 | 2012-02-28 | Denso Corporation | Semiconductor device and inverter circuit having the same |
| EP2061084A1 (en) * | 2007-11-14 | 2009-05-20 | ABB Technology AG | Reverse-conducting insulated gate bipolar transistor and corresponding manufacturing method |
| EP2073274A1 (en) * | 2007-12-19 | 2009-06-24 | ABB Technology AG | Diode |
| JP2009194197A (ja) * | 2008-02-15 | 2009-08-27 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP5206541B2 (ja) * | 2008-04-01 | 2013-06-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP4788734B2 (ja) | 2008-05-09 | 2011-10-05 | トヨタ自動車株式会社 | 半導体装置 |
| US7932583B2 (en) * | 2008-05-13 | 2011-04-26 | Infineon Technologies Austria Ag | Reduced free-charge carrier lifetime device |
| DE102008028452B4 (de) * | 2008-06-14 | 2012-10-25 | X-Fab Semiconductor Foundries Ag | Leistungstransistor für hohe Spannungen in SOI-Technologie |
| JP4840482B2 (ja) | 2008-10-14 | 2011-12-21 | 株式会社デンソー | 半導体装置 |
| US20100117117A1 (en) * | 2008-11-10 | 2010-05-13 | Infineon Technologies Ag | Vertical IGBT Device |
| JP4905559B2 (ja) * | 2009-01-27 | 2012-03-28 | 株式会社デンソー | 半導体装置 |
| JP5444758B2 (ja) * | 2009-02-27 | 2014-03-19 | 日産自動車株式会社 | 半導体装置 |
| JP2011023527A (ja) * | 2009-07-15 | 2011-02-03 | Toshiba Corp | 半導体装置 |
| WO2011027473A1 (ja) * | 2009-09-07 | 2011-03-10 | トヨタ自動車株式会社 | ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置 |
| CN102422416B (zh) * | 2009-09-07 | 2014-05-14 | 丰田自动车株式会社 | 具备具有二极管区和igbt区的半导体基板的半导体装置 |
| CN102414817B (zh) * | 2009-09-14 | 2014-01-08 | 丰田自动车株式会社 | 具备具有二极管区和igbt区的半导体基板的半导体装置 |
| JP5454073B2 (ja) * | 2009-10-19 | 2014-03-26 | トヨタ自動車株式会社 | 半導体モジュールとその制御方法 |
| CN102396056B (zh) | 2009-12-15 | 2014-03-12 | 丰田自动车株式会社 | 半导体装置的制造方法 |
| JP5182766B2 (ja) * | 2009-12-16 | 2013-04-17 | 三菱電機株式会社 | 高耐圧半導体装置 |
| CN101740383B (zh) * | 2009-12-20 | 2011-07-20 | 锦州七七七微电子有限责任公司 | 集成化pnp差分对管的制作方法 |
| JP5680299B2 (ja) * | 2009-12-25 | 2015-03-04 | トヨタ自動車株式会社 | 半導体装置 |
| WO2011129443A1 (ja) * | 2010-04-15 | 2011-10-20 | 富士電機株式会社 | 半導体装置 |
| JP2011238771A (ja) * | 2010-05-11 | 2011-11-24 | Hitachi Ltd | 半導体装置 |
| JP5695343B2 (ja) * | 2010-05-13 | 2015-04-01 | 株式会社豊田中央研究所 | 半導体装置 |
| CN101872771B (zh) * | 2010-06-08 | 2011-11-16 | 杭州电子科技大学 | 逆导型soi ligbt器件单元 |
| DE102011079747A1 (de) * | 2010-07-27 | 2012-02-02 | Denso Corporation | Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür |
| US8716746B2 (en) * | 2010-08-17 | 2014-05-06 | Denso Corporation | Semiconductor device |
| JP5605073B2 (ja) * | 2010-08-17 | 2014-10-15 | 株式会社デンソー | 半導体装置 |
| US8502346B2 (en) * | 2010-12-23 | 2013-08-06 | Alpha And Omega Semiconductor Incorporated | Monolithic IGBT and diode structure for quasi-resonant converters |
| US8384151B2 (en) | 2011-01-17 | 2013-02-26 | Infineon Technologies Austria Ag | Semiconductor device and a reverse conducting IGBT |
| KR101244003B1 (ko) * | 2011-03-25 | 2013-03-14 | 주식회사 케이이씨 | 전력 반도체 소자 |
| JP2012209422A (ja) * | 2011-03-30 | 2012-10-25 | Sumitomo Electric Ind Ltd | Ｉｇｂｔ |
| JP5668576B2 (ja) * | 2011-04-01 | 2015-02-12 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP5505498B2 (ja) * | 2011-06-08 | 2014-05-28 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| WO2012169053A1 (ja) | 2011-06-09 | 2012-12-13 | トヨタ自動車株式会社 | 半導体装置および半導体装置の製造方法 |
| CN103875074B (zh) * | 2011-07-14 | 2017-02-15 | Abb 技术有限公司 | 绝缘栅晶体管及其生产方法 |
| DE112011105681B4 (de) | 2011-09-28 | 2015-10-15 | Toyota Jidosha Kabushiki Kaisha | Verfahren zur Herstellung einer Halbleitervorrichtung |
| JP2013074181A (ja) * | 2011-09-28 | 2013-04-22 | Toyota Motor Corp | 半導体装置とその製造方法 |
| US8809902B2 (en) * | 2011-10-17 | 2014-08-19 | Infineon Technologies Austria Ag | Power semiconductor diode, IGBT, and method for manufacturing thereof |
| JP6078961B2 (ja) | 2012-03-19 | 2017-02-15 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP5619079B2 (ja) * | 2012-06-15 | 2014-11-05 | 三菱電機株式会社 | 高耐圧半導体装置 |
| US9214521B2 (en) * | 2012-06-21 | 2015-12-15 | Infineon Technologies Ag | Reverse conducting IGBT |
| US9362349B2 (en) | 2012-06-21 | 2016-06-07 | Infineon Technologies Ag | Semiconductor device with charge carrier lifetime reduction means |
| JP5457613B1 (ja) * | 2012-07-03 | 2014-04-02 | 新電元工業株式会社 | 半導体装置 |
| CN103035519B (zh) * | 2012-07-27 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | Igbt器件及其制作工艺方法 |
| WO2014030457A1 (ja) * | 2012-08-22 | 2014-02-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2014063980A (ja) | 2012-08-30 | 2014-04-10 | Toshiba Corp | 半導体装置 |
| JP5645899B2 (ja) * | 2012-10-10 | 2014-12-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN102931223B (zh) * | 2012-11-28 | 2015-11-04 | 江苏物联网研究发展中心 | Igbt集电极结构 |
| CN103855203B (zh) * | 2012-12-07 | 2018-06-01 | 中国科学院微电子研究所 | 一种逆导型绝缘栅双极晶体管结构及其制备方法 |
| JP6168513B2 (ja) * | 2013-05-13 | 2017-07-26 | ローム株式会社 | 半導体装置およびその製造方法 |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
| US9742385B2 (en) | 2013-06-24 | 2017-08-22 | Ideal Power, Inc. | Bidirectional semiconductor switch with passive turnoff |
| CN104425245B (zh) * | 2013-08-23 | 2017-11-07 | 无锡华润上华科技有限公司 | 反向导通绝缘栅双极型晶体管制造方法 |
| KR20150031668A (ko) | 2013-09-16 | 2015-03-25 | 삼성전기주식회사 | 전력 반도체 소자 |
| JP6119577B2 (ja) | 2013-11-26 | 2017-04-26 | 三菱電機株式会社 | 半導体装置 |
| US9355853B2 (en) | 2013-12-11 | 2016-05-31 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US11637016B2 (en) | 2013-12-11 | 2023-04-25 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| WO2015089227A1 (en) * | 2013-12-11 | 2015-06-18 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| JP6119593B2 (ja) * | 2013-12-17 | 2017-04-26 | トヨタ自動車株式会社 | 半導体装置 |
| US9337185B2 (en) | 2013-12-19 | 2016-05-10 | Infineon Technologies Ag | Semiconductor devices |
| US9337270B2 (en) | 2013-12-19 | 2016-05-10 | Infineon Technologies Ag | Semiconductor device |
| JP6277814B2 (ja) | 2014-03-25 | 2018-02-14 | 株式会社デンソー | 半導体装置 |
| KR101921844B1 (ko) | 2014-08-26 | 2019-02-13 | 미쓰비시덴키 가부시키가이샤 | 반도체 소자 |
| JP2016058428A (ja) * | 2014-09-05 | 2016-04-21 | 株式会社東芝 | 半導体装置 |
| US20160204714A1 (en) | 2014-11-06 | 2016-07-14 | Ideal Power Inc. | Variable-Voltage Self-Synchronizing Rectifier Circuits, Methods, and Systems |
| JP6260515B2 (ja) | 2014-11-13 | 2018-01-17 | 三菱電機株式会社 | 半導体装置 |
| JP6018163B2 (ja) * | 2014-12-02 | 2016-11-02 | トヨタ自動車株式会社 | 半導体装置 |
| JP6261494B2 (ja) | 2014-12-03 | 2018-01-17 | 三菱電機株式会社 | 電力用半導体装置 |
| JP6272799B2 (ja) | 2015-06-17 | 2018-01-31 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6384425B2 (ja) | 2015-08-21 | 2018-09-05 | 株式会社デンソー | 半導体装置 |
| JP7126361B2 (ja) * | 2018-03-08 | 2022-08-26 | 三菱電機株式会社 | 半導体装置、電力変換装置、及び、半導体装置の製造方法 |
| GB2589543A (en) | 2019-09-09 | 2021-06-09 | Mqsemi Ag | Method for forming a low injection P-type contact region and power semiconductor devices with the same |
| JP7352437B2 (ja) * | 2019-10-25 | 2023-09-28 | 株式会社東芝 | 半導体装置 |
| CN115117152A (zh) * | 2022-08-26 | 2022-09-27 | 深圳芯能半导体技术有限公司 | 一种逆导型igbt器件及制备方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649658A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Gto thyristor |
| JPH0828506B2 (ja) | 1988-11-07 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH03171777A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体装置 |
| JPH03238871A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH06196705A (ja) * | 1992-12-24 | 1994-07-15 | Hitachi Ltd | 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法 |
| JP3072753B2 (ja) | 1994-07-29 | 2000-08-07 | オリジン電気株式会社 | 半導体装置及び製造方法 |
| KR970054363A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 |
| US6040599A (en) | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| JPH1074959A (ja) * | 1996-07-03 | 1998-03-17 | Toshiba Corp | 電力用半導体素子 |
| KR100418007B1 (ko) | 1997-08-14 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그의 제조방법 |
| JP4351745B2 (ja) * | 1997-09-19 | 2009-10-28 | 株式会社東芝 | 半導体装置 |
| US6429481B1 (en) * | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
| JPH11274477A (ja) | 1998-01-22 | 1999-10-08 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| JP4017258B2 (ja) | 1998-07-29 | 2007-12-05 | 三菱電機株式会社 | 半導体装置 |
| JP4198251B2 (ja) * | 1999-01-07 | 2008-12-17 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| JP4788028B2 (ja) | 2000-08-28 | 2011-10-05 | 富士電機株式会社 | 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ |
| JP2002093813A (ja) * | 2000-09-13 | 2002-03-29 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP4761644B2 (ja) | 2001-04-18 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
| US6683331B2 (en) * | 2002-04-25 | 2004-01-27 | International Rectifier Corporation | Trench IGBT |
-
2004
- 2004-04-28 JP JP2004133698A patent/JP4791704B2/ja not_active Expired - Lifetime
-
2005
- 2005-03-11 US US11/076,872 patent/US7400017B2/en active Active
- 2005-04-12 CN CNB2005100650087A patent/CN100423287C/zh active Active
- 2005-04-20 DE DE102005018366A patent/DE102005018366B4/de active Active
- 2005-04-27 KR KR1020050034845A patent/KR100723594B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640610B2 (en) | 2014-02-28 | 2017-05-02 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US11777028B2 (en) | 2020-12-11 | 2023-10-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
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| US7932583B2 (en) | Reduced free-charge carrier lifetime device | |
| EP2359404B1 (en) | Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device | |
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