JP2001077357A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 損失、破壊耐量、ＥＭＣレベルの点で優れる
高性能、且つ高信頼性の半導体装置を提供することを目
的としている。 【解決手段】 従来のＰＴタイプＩＧＢＴの構造におい
て、ｐ＋型半導体基板１０とｎ＋型半導体層１１の間に
低不純物濃度のｎ−型半導体層１９を設け、更にこのｎ
−型半導体層１９中に低ライフタイム層２０を設けたこ
とを特徴としている。この構造によれば、ｎ−型半導体
層１９を設けたことによりｐ＋型半導体基板１０との間
の空乏層が広くなるため、ＥＭＣレベルをＮＰＴタイプ
並に改善することが出来る。また寄生ｐｎｐトランジス
タのベース幅も拡大するために、破壊耐量を従来のＰＴ
タイプに比べ向上出来る。ベース層の実質的な膜厚はＮ
ＰＴタイプに比べ十分薄くＰＴタイプ並であり、低ライ
フタイム層２０を設けたことから低オン電圧、低テール
電流特性も併せて有する半導体装置を実現できる。
高性能、且つ高信頼性の半導体装置を提供することを目
的としている。 【解決手段】 従来のＰＴタイプＩＧＢＴの構造におい
て、ｐ＋型半導体基板１０とｎ＋型半導体層１１の間に
低不純物濃度のｎ−型半導体層１９を設け、更にこのｎ
−型半導体層１９中に低ライフタイム層２０を設けたこ
とを特徴としている。この構造によれば、ｎ−型半導体
層１９を設けたことによりｐ＋型半導体基板１０との間
の空乏層が広くなるため、ＥＭＣレベルをＮＰＴタイプ
並に改善することが出来る。また寄生ｐｎｐトランジス
タのベース幅も拡大するために、破壊耐量を従来のＰＴ
タイプに比べ向上出来る。ベース層の実質的な膜厚はＮ
ＰＴタイプに比べ十分薄くＰＴタイプ並であり、低ライ
フタイム層２０を設けたことから低オン電圧、低テール
電流特性も併せて有する半導体装置を実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、低損失、高信頼性、低ノイズを要求される電
力用半導体装置の構造に係る。
し、特に、低損失、高信頼性、低ノイズを要求される電
力用半導体装置の構造に係る。
【０００２】
【従来の技術】パワーデバイスにおいては、ポリシリコ
ンをゲート電極材料として用いた縦型パワーＭＯＳＦＥ
Ｔの登場により、その特性改善が著しく進展した。しか
し、高耐圧化をしようとすると、高耐圧設計に必要な空
乏層遅延領域の膜厚を大きくしなければならず、オン抵
抗が増加してしまうという大きな欠点があった。ＩＧＢ
Ｔはこのオン電圧特性の低下を少なくする構造を持つと
共に、パワーＭＯＳＦＥＴと同等の電圧駆動で、かつ高
速スイッチング特性を併せ持つ理想的な高耐圧トランジ
スタとして有望であり、活発に研究が進められている。
ンをゲート電極材料として用いた縦型パワーＭＯＳＦＥ
Ｔの登場により、その特性改善が著しく進展した。しか
し、高耐圧化をしようとすると、高耐圧設計に必要な空
乏層遅延領域の膜厚を大きくしなければならず、オン抵
抗が増加してしまうという大きな欠点があった。ＩＧＢ
Ｔはこのオン電圧特性の低下を少なくする構造を持つと
共に、パワーＭＯＳＦＥＴと同等の電圧駆動で、かつ高
速スイッチング特性を併せ持つ理想的な高耐圧トランジ
スタとして有望であり、活発に研究が進められている。
【０００３】従来、一般的に用いられてきたＩＧＢＴに
ついて、まずＰＴ（Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ）タイ
プを例に挙げて説明する。図７は、ＰＴタイプＩＧＢＴ
の断面図である。ｐ＋型半導体基板１０上に、ｎ＋型半
導体層１１がバッファ層として設けられ、このｎ＋型半
導体層１１上にｎ−型半導体層１２がベース層として設
けられている。ｎ−型半導体層１２内の表面領域にはｐ
＋型不純物拡散層１３が設けられ、さらにこのｐ＋型不
純物拡散層１３内にはｎ＋型不純物拡散層１４がエミッ
タ層として設けられている。そして、ゲート絶縁膜１
５、ゲート電極１６を設けることで、ｎ＋型不純物拡散
層１４をソース領域、ｎ−型半導体層１２をドレイン領
域、ｐ＋型不純物拡散層１３の表面近傍をチャネル領域
とするＭＯＳＦＥＴが形成されている。そして、このゲ
ート電極１６を取り囲むように絶縁膜２２が設けられ、
素子の主表面上にエミッタ電極１７を、半導体基板１０
の裏面にはコレクタ電極１８をそれぞれ設けることでＩ
ＧＢＴが形成されている。
ついて、まずＰＴ（Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ）タイ
プを例に挙げて説明する。図７は、ＰＴタイプＩＧＢＴ
の断面図である。ｐ＋型半導体基板１０上に、ｎ＋型半
導体層１１がバッファ層として設けられ、このｎ＋型半
導体層１１上にｎ−型半導体層１２がベース層として設
けられている。ｎ−型半導体層１２内の表面領域にはｐ
＋型不純物拡散層１３が設けられ、さらにこのｐ＋型不
純物拡散層１３内にはｎ＋型不純物拡散層１４がエミッ
タ層として設けられている。そして、ゲート絶縁膜１
５、ゲート電極１６を設けることで、ｎ＋型不純物拡散
層１４をソース領域、ｎ−型半導体層１２をドレイン領
域、ｐ＋型不純物拡散層１３の表面近傍をチャネル領域
とするＭＯＳＦＥＴが形成されている。そして、このゲ
ート電極１６を取り囲むように絶縁膜２２が設けられ、
素子の主表面上にエミッタ電極１７を、半導体基板１０
の裏面にはコレクタ電極１８をそれぞれ設けることでＩ
ＧＢＴが形成されている。
【０００４】例えば、１２００Ｖ耐圧のＰＴタイプＩＧ
ＢＴを設計する場合の、各層の膜厚と不純物濃度の一例
を挙げると、ｐ＋型半導体基板１０の厚さが約１００μ
ｍ、不純物濃度が１×１０１９ｃｍ−３、ｎ＋型半導体
層１１の膜厚が約１０μｍ、不純物濃度が５×１０１７
ｃｍ−３、ｎ−型半導体層１２の膜厚が約１１０μｍ、
不純物濃度が５×１０１３ｃｍ−３程度になる。
ＢＴを設計する場合の、各層の膜厚と不純物濃度の一例
を挙げると、ｐ＋型半導体基板１０の厚さが約１００μ
ｍ、不純物濃度が１×１０１９ｃｍ−３、ｎ＋型半導体
層１１の膜厚が約１０μｍ、不純物濃度が５×１０１７
ｃｍ−３、ｎ−型半導体層１２の膜厚が約１１０μｍ、
不純物濃度が５×１０１３ｃｍ−３程度になる。
【０００５】ところで、このＰＴタイプＩＧＢＴに逆バ
イアスが印加された場合、即ちオフ状態でのｎ−型半導
体層１２とｐ＋型不純物拡散層１３のｐｎ接合に生じる
空乏層は、両者の不純物濃度差によりそのほとんどがｎ
−型半導体層１２中に形成される。この空乏層はｎ−型
半導体層１２全域に拡がっても、その拡がりは高濃度に
不純物が添加されたｎ＋型半導体層１１で抑制されるた
め、ｐ＋型不純物拡散層１３とｐ＋型半導体基板１０と
のパンチスルーを回避できる。そのため、ベース層であ
るｎ−型半導体層１２は耐圧を得るための必要最小限の
膜厚にすることが出来る。これによって、順バイアスを
印加した場合、即ちオン状態でのｎ−型半導体層１２に
おける電圧降下を最小限にすることが出来、低オン電圧
特性が得られる。また、ターンオフ時においては、ｎ−
型半導体層１２に残っている残留キャリアが空乏層によ
り排出されるためテール電流を小さくすることもでき、
ＰＴタイプＩＧＢＴは低損失化に優れた構造と言える。
イアスが印加された場合、即ちオフ状態でのｎ−型半導
体層１２とｐ＋型不純物拡散層１３のｐｎ接合に生じる
空乏層は、両者の不純物濃度差によりそのほとんどがｎ
−型半導体層１２中に形成される。この空乏層はｎ−型
半導体層１２全域に拡がっても、その拡がりは高濃度に
不純物が添加されたｎ＋型半導体層１１で抑制されるた
め、ｐ＋型不純物拡散層１３とｐ＋型半導体基板１０と
のパンチスルーを回避できる。そのため、ベース層であ
るｎ−型半導体層１２は耐圧を得るための必要最小限の
膜厚にすることが出来る。これによって、順バイアスを
印加した場合、即ちオン状態でのｎ−型半導体層１２に
おける電圧降下を最小限にすることが出来、低オン電圧
特性が得られる。また、ターンオフ時においては、ｎ−
型半導体層１２に残っている残留キャリアが空乏層によ
り排出されるためテール電流を小さくすることもでき、
ＰＴタイプＩＧＢＴは低損失化に優れた構造と言える。
【０００６】しかし、このＰＴタイプＩＧＢＴでは、ベ
ース層１２の全域が空乏化した時点で、ｐ＋型半導体基
板１０、ｎ＋型半導体層１１とｎ−型半導体層１２、及
びｐ ＋型不純物拡散層１３のｐｎｐ接合で構成される寄
生ｐｎｐトランジスタのベース領域は、実質的にｎ＋型
半導体層１１のみとなり、この寄生ｐｎｐトランジスタ
の電流増幅率αｐｎｐが大きくなるため、ラッチアップ
耐量や短絡耐量などの破壊耐量に劣るという性質を持っ
ている。また、高い不純物濃度を有するｐ＋型半導体基
板１０と、同じく高い不純物濃度を有するｎ＋型半導体
層１１が接合されるため、これらの境界に生じる空乏層
は狭く、容量が大きくなり、コレクタ−エミッタ間電圧
の比較的低い領域での帰還容量Ｃｒｅｓ（＝Ｃｇｃ）が
大きくなり、ＥＭＣ（Electromagnetic Compatibilit
y；電磁両立性）レベルを悪化させることになる。
ース層１２の全域が空乏化した時点で、ｐ＋型半導体基
板１０、ｎ＋型半導体層１１とｎ−型半導体層１２、及
びｐ ＋型不純物拡散層１３のｐｎｐ接合で構成される寄
生ｐｎｐトランジスタのベース領域は、実質的にｎ＋型
半導体層１１のみとなり、この寄生ｐｎｐトランジスタ
の電流増幅率αｐｎｐが大きくなるため、ラッチアップ
耐量や短絡耐量などの破壊耐量に劣るという性質を持っ
ている。また、高い不純物濃度を有するｐ＋型半導体基
板１０と、同じく高い不純物濃度を有するｎ＋型半導体
層１１が接合されるため、これらの境界に生じる空乏層
は狭く、容量が大きくなり、コレクタ−エミッタ間電圧
の比較的低い領域での帰還容量Ｃｒｅｓ（＝Ｃｇｃ）が
大きくなり、ＥＭＣ（Electromagnetic Compatibilit
y；電磁両立性）レベルを悪化させることになる。
【０００７】次に、ＮＰＴ（Ｎｏｎ−Ｐｕｎｃｈ−Ｔｈ
ｒｏｕｇｈ）タイプＩＧＢＴについて説明する。図８は
ＮＰＴタイプＩＧＢＴの断面図である。図示するよう
に、ＮＰＴタイプは先に述べたＰＴタイプ構造におい
て、ｎ＋型半導体層１１を取り除いた構造となってい
る。
ｒｏｕｇｈ）タイプＩＧＢＴについて説明する。図８は
ＮＰＴタイプＩＧＢＴの断面図である。図示するよう
に、ＮＰＴタイプは先に述べたＰＴタイプ構造におい
て、ｎ＋型半導体層１１を取り除いた構造となってい
る。
【０００８】前述のＰＴタイプ同様、１２００Ｖ耐圧の
ＮＰＴタイプＩＧＢＴを設計する場合の各層の膜厚と不
純物濃度の一例を挙げると、ｐ＋型半導体基板１０の厚
さは用いる基板とライフタイムコントロールの関係上、
約０．１〜１００μｍ、不純物濃度は１０１４〜１０
１９ｃｍ−３程度で設計され、ｎ−型半導体層１２の膜
厚はＰＴタイプのそれに比べ十分厚い約１７０μｍ、不
純物濃度が７×１０１３ｃｍ−３程度になる。
ＮＰＴタイプＩＧＢＴを設計する場合の各層の膜厚と不
純物濃度の一例を挙げると、ｐ＋型半導体基板１０の厚
さは用いる基板とライフタイムコントロールの関係上、
約０．１〜１００μｍ、不純物濃度は１０１４〜１０
１９ｃｍ−３程度で設計され、ｎ−型半導体層１２の膜
厚はＰＴタイプのそれに比べ十分厚い約１７０μｍ、不
純物濃度が７×１０１３ｃｍ−３程度になる。
【０００９】ＮＰＴタイプＩＧＢＴは、ｎ−型半導体層
１２が充分に厚いため、オフ状態での寄生ｐｎｐトラン
ジスタの電流増幅率αｐｎｐはＰＴタイプのそれに比べ
小さく、ラッチアップ耐量や短絡耐量などの破壊耐量に
優れている。また、ｐ＋型半導体基板１０とｎ−型半導
体層１２のｐｎ接合部に生じる空乏領域は比較的広いた
め容量も小さく、ＥＭＣレベルは比較的良好である。
１２が充分に厚いため、オフ状態での寄生ｐｎｐトラン
ジスタの電流増幅率αｐｎｐはＰＴタイプのそれに比べ
小さく、ラッチアップ耐量や短絡耐量などの破壊耐量に
優れている。また、ｐ＋型半導体基板１０とｎ−型半導
体層１２のｐｎ接合部に生じる空乏領域は比較的広いた
め容量も小さく、ＥＭＣレベルは比較的良好である。
【００１０】しかしながらＮＰＴタイプでは、空乏層の
拡がりを抑制する層がないため、ベース層であるｎ−型
半導体層１２は耐圧を得るために必要な膜厚よりも余計
に厚くする必要があり、一般にＰＴタイプに比べオン電
圧が大きくなってしまう。さらに、ターンオフ時におい
て空乏層により排出されない電子がベース層１２の底部
に残るため、ｐ＋型半導体基板１０からホールの再注入
が生じ、これらがテール電流となって損失が大きくなる
という問題がある。
拡がりを抑制する層がないため、ベース層であるｎ−型
半導体層１２は耐圧を得るために必要な膜厚よりも余計
に厚くする必要があり、一般にＰＴタイプに比べオン電
圧が大きくなってしまう。さらに、ターンオフ時におい
て空乏層により排出されない電子がベース層１２の底部
に残るため、ｐ＋型半導体基板１０からホールの再注入
が生じ、これらがテール電流となって損失が大きくなる
という問題がある。
【００１１】以上述べたように、従来は、オン電圧、タ
ーンオフロスに優れるＰＴタイプと、破壊耐量、そして
ＥＭＣレベルに優れるＮＰＴタイプのＩＧＢＴが、それ
ぞれ必要とされる特性に応じて使い分けられてきた。両
者の利点を両立すべく、それぞれの構造においてセルの
微細化、トレンチ化、局所ライフタイムコントロール等
の検討が行われてきたが、未だ実現に至ってはいない。
ーンオフロスに優れるＰＴタイプと、破壊耐量、そして
ＥＭＣレベルに優れるＮＰＴタイプのＩＧＢＴが、それ
ぞれ必要とされる特性に応じて使い分けられてきた。両
者の利点を両立すべく、それぞれの構造においてセルの
微細化、トレンチ化、局所ライフタイムコントロール等
の検討が行われてきたが、未だ実現に至ってはいない。
【００１２】
【発明が解決しようとする課題】ＩＧＢＴを例に挙げて
説明したように、従来の半導体装置、特に高耐圧型半導
体装置は、オン電圧、ターンオフロスに優れる構造で
は、破壊耐量、ＥＭＣレベルが悪化し、逆に破壊耐量、
ＥＭＣレベルに優れる構造では、オン電圧、ターンオフ
ロスに劣るという問題があった。
説明したように、従来の半導体装置、特に高耐圧型半導
体装置は、オン電圧、ターンオフロスに優れる構造で
は、破壊耐量、ＥＭＣレベルが悪化し、逆に破壊耐量、
ＥＭＣレベルに優れる構造では、オン電圧、ターンオフ
ロスに劣るという問題があった。
【００１３】この発明は、上記事情に鑑みてなされたも
ので、その目的は、損失、破壊耐量、ＥＭＣレベルの点
で優れる高性能、且つ高信頼性の半導体装置を提供する
ことにある。
ので、その目的は、損失、破壊耐量、ＥＭＣレベルの点
で優れる高性能、且つ高信頼性の半導体装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、第１導電型で高不純物濃度の第１
の半導体領域と、前記第１の半導体領域上に設けられ、
第２導電型で低不純物濃度の第２の半導体領域と、前記
第２の半導体領域上に設けられ、第２導電型で高不純物
濃度の第３の半導体領域と、前記第３の半導体領域上に
設けられ、第２導電型で低不純物濃度の第４の半導体領
域と、前記第４の半導体領域内の表面領域の一部に設け
られ、第１導電型で高不純物濃度の第５の半導体領域と
を具備し、前記第１の半導体領域はコレクタ領域として
機能し、前記第３の半導体領域は、前記第４の半導体領
域と前記第５の半導体領域との接合により、前記第４の
半導体領域内に形成される空乏層の拡大を抑制するバッ
ファ層として機能し、前記第４、第５の半導体領域はベ
ース領域として機能することを特徴としている。
載した半導体装置は、第１導電型で高不純物濃度の第１
の半導体領域と、前記第１の半導体領域上に設けられ、
第２導電型で低不純物濃度の第２の半導体領域と、前記
第２の半導体領域上に設けられ、第２導電型で高不純物
濃度の第３の半導体領域と、前記第３の半導体領域上に
設けられ、第２導電型で低不純物濃度の第４の半導体領
域と、前記第４の半導体領域内の表面領域の一部に設け
られ、第１導電型で高不純物濃度の第５の半導体領域と
を具備し、前記第１の半導体領域はコレクタ領域として
機能し、前記第３の半導体領域は、前記第４の半導体領
域と前記第５の半導体領域との接合により、前記第４の
半導体領域内に形成される空乏層の拡大を抑制するバッ
ファ層として機能し、前記第４、第５の半導体領域はベ
ース領域として機能することを特徴としている。
【００１５】請求項２に記載したように、請求項１記載
の半導体装置において、前記第１の半導体領域と前記第
２の半導体領域との間に介在され、第１導電型で低不純
物濃度の第６の半導体領域を更に備えることを特徴とし
ている。
の半導体装置において、前記第１の半導体領域と前記第
２の半導体領域との間に介在され、第１導電型で低不純
物濃度の第６の半導体領域を更に備えることを特徴とし
ている。
【００１６】請求項３に記載したように、請求項１また
は２記載の半導体装置において、前記第２の半導体領域
は、低キャリアライフタイム層を備えることを特徴とし
ている。
は２記載の半導体装置において、前記第２の半導体領域
は、低キャリアライフタイム層を備えることを特徴とし
ている。
【００１７】請求項４に記載したように、請求項１乃至
３いずれか１項記載の半導体装置において、前記第３の
半導体領域は、低キャリアライフタイム層を備えること
を特徴としている。
３いずれか１項記載の半導体装置において、前記第３の
半導体領域は、低キャリアライフタイム層を備えること
を特徴としている。
【００１８】また、この発明の請求項５に記載した半導
体装置は、第１導電型で低不純物濃度の第１の半導体領
域と、前記第１の半導体領域上に設けられ、第２導電型
で低不純物濃度の第２の半導体領域と、前記第２の半導
体領域上に設けられ、第２導電型で高不純物濃度の第３
の半導体領域と、前記第３の半導体領域上に設けられ、
第２導電型で低不純物濃度の第４の半導体領域と、前記
第４の半導体領域内の表面領域の一部に設けられ、第１
導電型で高不純物濃度の第５の半導体領域とを具備し、
前記第１の半導体領域はコレクタ領域として機能し、前
記第３の半導体領域は、前記第４の半導体領域と前記第
５の半導体領域との接合により、前記第４の半導体領域
内に形成される空乏層の拡大を抑制するバッファ層とし
て機能し、前記第４、第５の半導体領域はベース領域と
して機能することを特徴としている。
体装置は、第１導電型で低不純物濃度の第１の半導体領
域と、前記第１の半導体領域上に設けられ、第２導電型
で低不純物濃度の第２の半導体領域と、前記第２の半導
体領域上に設けられ、第２導電型で高不純物濃度の第３
の半導体領域と、前記第３の半導体領域上に設けられ、
第２導電型で低不純物濃度の第４の半導体領域と、前記
第４の半導体領域内の表面領域の一部に設けられ、第１
導電型で高不純物濃度の第５の半導体領域とを具備し、
前記第１の半導体領域はコレクタ領域として機能し、前
記第３の半導体領域は、前記第４の半導体領域と前記第
５の半導体領域との接合により、前記第４の半導体領域
内に形成される空乏層の拡大を抑制するバッファ層とし
て機能し、前記第４、第５の半導体領域はベース領域と
して機能することを特徴としている。
【００１９】請求項６に記載したように、請求項５記載
の半導体装置において、前記第１の半導体領域は、１μ
ｍ以下の膜厚を有することを特徴としている。
の半導体装置において、前記第１の半導体領域は、１μ
ｍ以下の膜厚を有することを特徴としている。
【００２０】更に、請求項７に記載したように、請求項
１乃至６いずれか１項記載の半導体装置において、前記
第５の半導体領域内の表面領域の一部に、前記第４の半
導体領域と隔離して設けられた第２導電型の不純物拡散
層と、少なくとも前記第４の半導体領域と前記不純物拡
散層の間の前記第５の半導体領域の表面上に設けられた
ゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲー
ト電極とを更に備え、前記不純物拡散層をソース領域、
前記第４の半導体領域と前記不純物拡散層の間の前記第
５の半導体領域の表面領域をチャネル領域、前記第４の
半導体領域をドレイン領域とするＭＯＳトランジスタを
形成してなることを特徴としている。
１乃至６いずれか１項記載の半導体装置において、前記
第５の半導体領域内の表面領域の一部に、前記第４の半
導体領域と隔離して設けられた第２導電型の不純物拡散
層と、少なくとも前記第４の半導体領域と前記不純物拡
散層の間の前記第５の半導体領域の表面上に設けられた
ゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲー
ト電極とを更に備え、前記不純物拡散層をソース領域、
前記第４の半導体領域と前記不純物拡散層の間の前記第
５の半導体領域の表面領域をチャネル領域、前記第４の
半導体領域をドレイン領域とするＭＯＳトランジスタを
形成してなることを特徴としている。
【００２１】請求項１のような構成によれば、第４の半
導体領域と第５の半導体領域の間に逆バイアスを印加し
た際に、第４の半導体領域内に形成される空乏層の拡が
りを、第３の半導体領域（バッファ層）により止めるこ
とが出来るため、第４の半導体領域と第５の半導体領域
とのパンチスルーを回避することが出来、ベース層の膜
厚を耐圧を得るのに必要最小限にすることが出来る。こ
れにより順バイアス印加時のベース層での電圧降下を最
小限に出来、低オン電圧動作が可能となる。また、第２
の半導体領域を設けたことにより、実質的にベース層の
膜厚が増加し、破壊耐量を向上できる。更には第２の半
導体領域は低不純物濃度であるため、第１の半導体領域
（コレクタ領域）との間に形成される空乏層幅が拡がる
ことで容量が小さくなり、ＥＭＣレベルを改善すること
が出来る。
導体領域と第５の半導体領域の間に逆バイアスを印加し
た際に、第４の半導体領域内に形成される空乏層の拡が
りを、第３の半導体領域（バッファ層）により止めるこ
とが出来るため、第４の半導体領域と第５の半導体領域
とのパンチスルーを回避することが出来、ベース層の膜
厚を耐圧を得るのに必要最小限にすることが出来る。こ
れにより順バイアス印加時のベース層での電圧降下を最
小限に出来、低オン電圧動作が可能となる。また、第２
の半導体領域を設けたことにより、実質的にベース層の
膜厚が増加し、破壊耐量を向上できる。更には第２の半
導体領域は低不純物濃度であるため、第１の半導体領域
（コレクタ領域）との間に形成される空乏層幅が拡がる
ことで容量が小さくなり、ＥＭＣレベルを改善すること
が出来る。
【００２２】請求項２に示すように、コレクタ領域上に
低不純物濃度の第６の半導体領域を設けることにより、
低不純物濃度である第２の半導体領域との間の空乏層幅
を更に広げることが出来、ＥＭＣレベルを向上すること
が出来る。
低不純物濃度の第６の半導体領域を設けることにより、
低不純物濃度である第２の半導体領域との間の空乏層幅
を更に広げることが出来、ＥＭＣレベルを向上すること
が出来る。
【００２３】請求項３、４に示すように、第２の半導体
領域、第３の半導体領域、またはこれら２層に低ライフ
タイム層を設けることで、半導体装置のターンオフ時に
おけるテール電流を小さくすることが出来る。
領域、第３の半導体領域、またはこれら２層に低ライフ
タイム層を設けることで、半導体装置のターンオフ時に
おけるテール電流を小さくすることが出来る。
【００２４】また、請求項５のような構成によれば、第
４の半導体領域と第５の半導体領域の間に逆バイアスを
印加した際に、第４の半導体領域内に形成される空乏層
の拡がりをバッファ層である第３の半導体領域（バッフ
ァ層）により止めることが出来るため、第４の半導体領
域と第５の半導体領域とのパンチスルーを回避すること
が出来、ベース層の膜厚を耐圧を得るのに必要最小限に
することが出来る。これにより順バイアス印加時のベー
ス層での電圧降下を最小限に出来、低オン電圧動作が可
能となる。また、第２の半導体領域を設けたことによ
り、実質的にベース層の膜厚が増加し、破壊耐量を向上
できる。更には第２の半導体領域は低不純物濃度である
ため、第１の半導体領域（コレクタ領域）との間に形成
される空乏層幅が拡がることで容量が小さくなり、ＥＭ
Ｃレベルを改善することが出来る。そして、コレクタ領
域の不純物濃度を低くしたことにより、コレクタ領域か
らのキャリアの注入を抑制し、半導体装置のターンオフ
時におけるテール電流を小さくすることが出来る。
４の半導体領域と第５の半導体領域の間に逆バイアスを
印加した際に、第４の半導体領域内に形成される空乏層
の拡がりをバッファ層である第３の半導体領域（バッフ
ァ層）により止めることが出来るため、第４の半導体領
域と第５の半導体領域とのパンチスルーを回避すること
が出来、ベース層の膜厚を耐圧を得るのに必要最小限に
することが出来る。これにより順バイアス印加時のベー
ス層での電圧降下を最小限に出来、低オン電圧動作が可
能となる。また、第２の半導体領域を設けたことによ
り、実質的にベース層の膜厚が増加し、破壊耐量を向上
できる。更には第２の半導体領域は低不純物濃度である
ため、第１の半導体領域（コレクタ領域）との間に形成
される空乏層幅が拡がることで容量が小さくなり、ＥＭ
Ｃレベルを改善することが出来る。そして、コレクタ領
域の不純物濃度を低くしたことにより、コレクタ領域か
らのキャリアの注入を抑制し、半導体装置のターンオフ
時におけるテール電流を小さくすることが出来る。
【００２５】請求項６のように、コレクタ領域の膜厚を
１μｍ以下に薄膜化する事によっても、コレクタ領域か
らのキャリアの注入を抑制し、半導体装置のターンオフ
時におけるテール電流を小さくすることが出来る。
１μｍ以下に薄膜化する事によっても、コレクタ領域か
らのキャリアの注入を抑制し、半導体装置のターンオフ
時におけるテール電流を小さくすることが出来る。
【００２６】請求項７に記載したように、第５の半導体
領域中にＭＯＳトランジスタを形成することにより、本
発明をＩＧＢＴに適用することが出来る。
領域中にＭＯＳトランジスタを形成することにより、本
発明をＩＧＢＴに適用することが出来る。
【００２７】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２８】図１は本発明の第１の実施形態に係る半導
体装置について説明するためのもので、（ａ）図はＩＧ
ＢＴの断面図、（ｂ）図は（ａ）図におけるＡ−Ａ’線
に対応する平面図（ストライプパターン）である。この
構造は従来のＰＴタイプＩＧＢＴにおいて、ｐ＋型半導
体基板１０とｎ＋型半導体層１１との間に、低濃度に不
純物が添加されたｎ−型半導体層１９を介在させた構造
である。
体装置について説明するためのもので、（ａ）図はＩＧ
ＢＴの断面図、（ｂ）図は（ａ）図におけるＡ−Ａ’線
に対応する平面図（ストライプパターン）である。この
構造は従来のＰＴタイプＩＧＢＴにおいて、ｐ＋型半導
体基板１０とｎ＋型半導体層１１との間に、低濃度に不
純物が添加されたｎ−型半導体層１９を介在させた構造
である。
【００２９】すなわち、ｐ＋型半導体基板１０上に、ｎ
−型半導体層１９が設けられ、このｎ−型半導体層１９
上にｎ＋型半導体層１１がバッファ層として設けられ、
このバッファ層１１上にｎ−型半導体層１２がベース層
として設けられている。このベース層１２内の表面領域
にはｐ＋型不純物拡散層１３が設けられ、さらにこのｐ
＋型不純物拡散層１３内には、エミッタ層としてｎ＋型
不純物拡散層１４が設けられている。そして、ゲート絶
縁膜１５、ゲート電極１６を設けることで、ｎ ＋型不純
物拡散層１４をソース領域、ｎ−型半導体層１２をドレ
イン領域、ｐ＋型不純物拡散層１３の表面近傍をチャネ
ル領域とするＭＯＳＦＥＴが形成されている。そして、
このゲート電極１６を取り囲むように絶縁膜２２が設け
られ、素子の主表面上にエミッタ電極１７を、半導体基
板１０の裏面にはコレクタ電極１８をそれぞれ設けるこ
とでＩＧＢＴが形成されている。
−型半導体層１９が設けられ、このｎ−型半導体層１９
上にｎ＋型半導体層１１がバッファ層として設けられ、
このバッファ層１１上にｎ−型半導体層１２がベース層
として設けられている。このベース層１２内の表面領域
にはｐ＋型不純物拡散層１３が設けられ、さらにこのｐ
＋型不純物拡散層１３内には、エミッタ層としてｎ＋型
不純物拡散層１４が設けられている。そして、ゲート絶
縁膜１５、ゲート電極１６を設けることで、ｎ ＋型不純
物拡散層１４をソース領域、ｎ−型半導体層１２をドレ
イン領域、ｐ＋型不純物拡散層１３の表面近傍をチャネ
ル領域とするＭＯＳＦＥＴが形成されている。そして、
このゲート電極１６を取り囲むように絶縁膜２２が設け
られ、素子の主表面上にエミッタ電極１７を、半導体基
板１０の裏面にはコレクタ電極１８をそれぞれ設けるこ
とでＩＧＢＴが形成されている。
【００３０】本実施例により耐圧１２００ＶのＩＧＢＴ
を設計する場合の各層の膜厚、不純物濃度の一例を挙げ
ると、ｐ＋型半導体基板１０、ｎ＋型半導体層１１、ｎ
−型半導体層１２の設計値は従来のＰＴタイプＩＧＢＴ
と同様、すなわち、各層の膜厚はそれぞれ約１００μ
ｍ、１０μｍ、１１０μｍで、不純物濃度もそれぞれ１
０１９ｃｍ−３、５×１０１７ｃｍ−３、５×１０１３
ｃｍ−３である。そして、ｐ＋型半導体基板１０とｎ＋
型半導体層１１の間に設けたｎ−型半導体層１９の膜厚
はほぼ１０μｍ程度で、これ以下でも良い。不純物濃度
は７×１０１３ｃｍ−３程度の値で設計される。
を設計する場合の各層の膜厚、不純物濃度の一例を挙げ
ると、ｐ＋型半導体基板１０、ｎ＋型半導体層１１、ｎ
−型半導体層１２の設計値は従来のＰＴタイプＩＧＢＴ
と同様、すなわち、各層の膜厚はそれぞれ約１００μ
ｍ、１０μｍ、１１０μｍで、不純物濃度もそれぞれ１
０１９ｃｍ−３、５×１０１７ｃｍ−３、５×１０１３
ｃｍ−３である。そして、ｐ＋型半導体基板１０とｎ＋
型半導体層１１の間に設けたｎ−型半導体層１９の膜厚
はほぼ１０μｍ程度で、これ以下でも良い。不純物濃度
は７×１０１３ｃｍ−３程度の値で設計される。
【００３１】この構造によれば、ｐ＋型半導体基板１０
とｎ＋型半導体層１１との間にｎ−型半導体層１９を設
けたことにより、このｎ−型半導体層１９とｐ＋型半導
体基板１０との間に発生する空乏層は広く、そして容量
も小さいため、ＥＭＣレベルをＮＰＴタイプ並に改善す
ることが出来る。
とｎ＋型半導体層１１との間にｎ−型半導体層１９を設
けたことにより、このｎ−型半導体層１９とｐ＋型半導
体基板１０との間に発生する空乏層は広く、そして容量
も小さいため、ＥＭＣレベルをＮＰＴタイプ並に改善す
ることが出来る。
【００３２】また寄生ｐｎｐトランジスタのベース幅
も、このｎ−型半導体層１９の分だけ拡大するために、
寄生トランジスタの電流増幅率が減少し、従来のＰＴタ
イプに比べて、ラッチアップ耐量や短絡耐量などの破壊
耐量を向上させることが出来る。
も、このｎ−型半導体層１９の分だけ拡大するために、
寄生トランジスタの電流増幅率が減少し、従来のＰＴタ
イプに比べて、ラッチアップ耐量や短絡耐量などの破壊
耐量を向上させることが出来る。
【００３３】更に、寄生ｐｎｐトランジスタのベース層
の膜厚はＮＰＴタイプに比べ十分薄くＰＴ並であるた
め、ＰＴタイプの利点である低オン電圧特性も維持でき
る。
の膜厚はＮＰＴタイプに比べ十分薄くＰＴ並であるた
め、ＰＴタイプの利点である低オン電圧特性も維持でき
る。
【００３４】破壊耐量を更に上げるためには、このｎ−
型半導体層１９の膜厚を大きくする事で対応できるが、
あまりにこの膜厚を大きくすれば寄生ｐｎｐトランジス
タのベース層が大きくなることにより、ＰＴタイプの利
点である低オン電圧特性の悪化に繋がることにもなるた
め、所望の破壊耐量とオン電圧に応じて、このｎ−型半
導体層の膜厚の設計することが重要となる。
型半導体層１９の膜厚を大きくする事で対応できるが、
あまりにこの膜厚を大きくすれば寄生ｐｎｐトランジス
タのベース層が大きくなることにより、ＰＴタイプの利
点である低オン電圧特性の悪化に繋がることにもなるた
め、所望の破壊耐量とオン電圧に応じて、このｎ−型半
導体層の膜厚の設計することが重要となる。
【００３５】勿論、ＮＰＴタイプの構造におけるｎ−型
半導体層１２内に、高濃度に不純物が添加されたｎ＋型
半導体層を形成しても良い。
半導体層１２内に、高濃度に不純物が添加されたｎ＋型
半導体層を形成しても良い。
【００３６】この構造での耐圧１２００ＶのＩＧＢＴに
おける、各層の膜厚、不純物濃度の一例を挙げれば、ｐ
＋型半導体基板１０、ｎ−型半導体層１９、ｎ＋型半導
体層１１、ｎ−型半導体層１２の各膜厚は、それぞれ
０．１〜１００μｍ、１００μｍ程度またはそれ以下、
１０μｍ程度またはそれ以下、１００〜２００μｍ程度
の範囲で、不純物濃度もそれぞれ１０１４〜１０１９ｃ
ｍ−３、７×１０１３ｃｍ−３、５×１０１７ｃ
ｍ−３、７×１０１３ｃｍ−３程度で設計される。
おける、各層の膜厚、不純物濃度の一例を挙げれば、ｐ
＋型半導体基板１０、ｎ−型半導体層１９、ｎ＋型半導
体層１１、ｎ−型半導体層１２の各膜厚は、それぞれ
０．１〜１００μｍ、１００μｍ程度またはそれ以下、
１０μｍ程度またはそれ以下、１００〜２００μｍ程度
の範囲で、不純物濃度もそれぞれ１０１４〜１０１９ｃ
ｍ−３、７×１０１３ｃｍ−３、５×１０１７ｃ
ｍ−３、７×１０１３ｃｍ−３程度で設計される。
【００３７】この場合は寄生ｐｎｐトランジスタのベー
ス幅（ｎ−型半導体層１２、ｎ＋型半導体層１１、ｎ−
型半導体層１９の各膜厚の和）自体は変化しないため、
ｎ−型半導体層１９だけでなく他の各層についても膜
厚、不純物濃度の設計が更に重要となるが、ｎ−型半導
体層１２の膜厚は、従来のＮＰＴタイプにおけるそれよ
りも小さく設計できるため、従来のＮＰＴタイプに比べ
て低オン電圧特性に優れたＩＧＢＴが実現できる。
ス幅（ｎ−型半導体層１２、ｎ＋型半導体層１１、ｎ−
型半導体層１９の各膜厚の和）自体は変化しないため、
ｎ−型半導体層１９だけでなく他の各層についても膜
厚、不純物濃度の設計が更に重要となるが、ｎ−型半導
体層１２の膜厚は、従来のＮＰＴタイプにおけるそれよ
りも小さく設計できるため、従来のＮＰＴタイプに比べ
て低オン電圧特性に優れたＩＧＢＴが実現できる。
【００３８】しかしどちらかと言えば、ＮＰＴタイプＩ
ＧＢＴにこの構造を適用するよりはＰＴタイプに適用す
る方が効果は大きく、望ましい構造であると言える。
ＧＢＴにこの構造を適用するよりはＰＴタイプに適用す
る方が効果は大きく、望ましい構造であると言える。
【００３９】図２には変形例として、図１の構造を有す
るＩＧＢＴに、更に低ライフタイム層を設けたＩＧＢＴ
の断面図を示している。この構造は図１の構造における
ｎ−型半導体層１９中に低ライフタイム層２０を設けた
ものである。
るＩＧＢＴに、更に低ライフタイム層を設けたＩＧＢＴ
の断面図を示している。この構造は図１の構造における
ｎ−型半導体層１９中に低ライフタイム層２０を設けた
ものである。
【００４０】この低ライフタイム層２０はｎ−型半導体
層１９中へのプロトン照射により、ｎ−型半導体層１９
中の一部領域にのみ結晶欠陥が形成されるように行われ
る。この工程は、電子線によって行っても良いが、この
場合半導体層全域に欠陥を形成してしまうことがあるた
め、プロトン照射により行うことが望ましい。
層１９中へのプロトン照射により、ｎ−型半導体層１９
中の一部領域にのみ結晶欠陥が形成されるように行われ
る。この工程は、電子線によって行っても良いが、この
場合半導体層全域に欠陥を形成してしまうことがあるた
め、プロトン照射により行うことが望ましい。
【００４１】低ライフタイム層２０は図２に示したよう
なｎ−型半導体層１９に形成するに限らず、ｎ＋型半導
体層１１に形成しても良いし、ｎ−型半導体層１９、ｎ
＋型半導体層１１の両方に形成しても良い。
なｎ−型半導体層１９に形成するに限らず、ｎ＋型半導
体層１１に形成しても良いし、ｎ−型半導体層１９、ｎ
＋型半導体層１１の両方に形成しても良い。
【００４２】このように、更に低ライフタイム層２０を
設ければ、ｐ＋型半導体基板１０より注入されたホール
の寿命を短くすることが出来るため、ＰＴタイプの利点
である低テール電流特性を備えることが出来る。
設ければ、ｐ＋型半導体基板１０より注入されたホール
の寿命を短くすることが出来るため、ＰＴタイプの利点
である低テール電流特性を備えることが出来る。
【００４３】図３はトレンチ型ＩＧＢＴの表面のＭＯＳ
トランジスタ領域を示しており、（ａ）図は断面図、
（ｂ）図は（ａ）図におけるＡ−Ａ’線に対応した平面
図（ストライプパターン）である。トレンチ型ＩＧＢＴ
の表面のＭＯＳトランジスタ領域は、ｎ−型半導体層１
２とｎ−型半導体層１２上のｐ＋型不純物拡散層１３に
形成されたトレンチ内壁に沿って、ｐ＋型不純物拡散層
１４上の一部に渡ってゲート絶縁膜１５が形成されてお
り、このゲート絶縁膜１５上に、トレンチを埋め込むよ
うにゲート電極１６が形成されている。そして、このゲ
ート電極１６上及びｐ＋型不純物拡散層１４上のゲート
絶縁膜１５上に絶縁膜２２が形成され、素子全域にエミ
ッタ電極１７としての表面電極が形成されている。
トランジスタ領域を示しており、（ａ）図は断面図、
（ｂ）図は（ａ）図におけるＡ−Ａ’線に対応した平面
図（ストライプパターン）である。トレンチ型ＩＧＢＴ
の表面のＭＯＳトランジスタ領域は、ｎ−型半導体層１
２とｎ−型半導体層１２上のｐ＋型不純物拡散層１３に
形成されたトレンチ内壁に沿って、ｐ＋型不純物拡散層
１４上の一部に渡ってゲート絶縁膜１５が形成されてお
り、このゲート絶縁膜１５上に、トレンチを埋め込むよ
うにゲート電極１６が形成されている。そして、このゲ
ート電極１６上及びｐ＋型不純物拡散層１４上のゲート
絶縁膜１５上に絶縁膜２２が形成され、素子全域にエミ
ッタ電極１７としての表面電極が形成されている。
【００４４】本実施形態の構造は、ここまで述べてきた
プレーナ型ＩＧＢＴだけでなく、別の変形例としてこの
トレンチ型ＩＧＢＴにも適用でき、同様の効果を得るこ
とが出来る。
プレーナ型ＩＧＢＴだけでなく、別の変形例としてこの
トレンチ型ＩＧＢＴにも適用でき、同様の効果を得るこ
とが出来る。
【００４５】上記のような構成によれば、従来のＰＴタ
イプＩＧＢＴの構造において、ｐ＋型半導体基板とｎ＋
型半導体層の間にｎ−型半導体層を設けることにより、
ＥＭＣレベルをＮＰＴタイプＩＧＢＴ並に向上すること
が出来る。また、寄生ｐｎｐトランジスタのベース層の
膜厚の増加により、電流増幅率を減少させ破壊耐量を増
加させると共に、ＮＰＴタイプよりベース層の膜厚は小
さくて済むためＰＴタイプＩＧＢＴ並の低オン電圧特性
も同時に維持することが出来る。更に、このｎ −型半導
体層中に低ライフタイム層を設ければ、低テール電流特
性も併せ持つことが出来、損失、破壊耐量、そしてＥＭ
Ｃレベルと、ＰＴタイプながら、ＮＰＴタイプの利点も
有する優れたＩＧＢＴを実現することが出来る。また、
ＮＰＴタイプＩＧＢＴにおいても、ｎ−型半導体層内に
ｎ＋型半導体層を設けることにより、同様の効果を得る
ことが出来る。
イプＩＧＢＴの構造において、ｐ＋型半導体基板とｎ＋
型半導体層の間にｎ−型半導体層を設けることにより、
ＥＭＣレベルをＮＰＴタイプＩＧＢＴ並に向上すること
が出来る。また、寄生ｐｎｐトランジスタのベース層の
膜厚の増加により、電流増幅率を減少させ破壊耐量を増
加させると共に、ＮＰＴタイプよりベース層の膜厚は小
さくて済むためＰＴタイプＩＧＢＴ並の低オン電圧特性
も同時に維持することが出来る。更に、このｎ −型半導
体層中に低ライフタイム層を設ければ、低テール電流特
性も併せ持つことが出来、損失、破壊耐量、そしてＥＭ
Ｃレベルと、ＰＴタイプながら、ＮＰＴタイプの利点も
有する優れたＩＧＢＴを実現することが出来る。また、
ＮＰＴタイプＩＧＢＴにおいても、ｎ−型半導体層内に
ｎ＋型半導体層を設けることにより、同様の効果を得る
ことが出来る。
【００４６】図４は、本発明の第２の実施形態に係る半
導体装置について説明するためのもので、ＩＧＢＴの断
面図である。この構造は、第１の実施形態の構造におけ
るｐ ＋型半導体基板１０とｎ−型半導体層１９との間
に、低濃度に不純物を添加したｐ−型半導体層２１を更
に設けたものである。
導体装置について説明するためのもので、ＩＧＢＴの断
面図である。この構造は、第１の実施形態の構造におけ
るｐ ＋型半導体基板１０とｎ−型半導体層１９との間
に、低濃度に不純物を添加したｐ−型半導体層２１を更
に設けたものである。
【００４７】この構造における耐圧１２００ＶのＩＧＢ
Ｔの設計は、ＰＴタイプ、ＮＰＴタイプどちらに適用す
る場合も、それぞれ第１の実施形態と同様の条件でかま
わないが、ｐ−型半導体層２１については、例えば、膜
厚は１０μｍ、不純物濃度は７×１０１３ｃｍ−３程度
で設計される。
Ｔの設計は、ＰＴタイプ、ＮＰＴタイプどちらに適用す
る場合も、それぞれ第１の実施形態と同様の条件でかま
わないが、ｐ−型半導体層２１については、例えば、膜
厚は１０μｍ、不純物濃度は７×１０１３ｃｍ−３程度
で設計される。
【００４８】本実施形態よれば、第１の実施形態と同様
に高破壊耐量と低オン電圧を同時に実現することが出来
ると共に、高濃度に不純物を添加された層によるｐｎ接
合が存在しないため、ＥＭＣレベルをＮＰＴタイプ以上
に向上させることが出来る。
に高破壊耐量と低オン電圧を同時に実現することが出来
ると共に、高濃度に不純物を添加された層によるｐｎ接
合が存在しないため、ＥＭＣレベルをＮＰＴタイプ以上
に向上させることが出来る。
【００４９】図５は変形例として、図４の構造を有する
ＩＧＢＴに更に低ライフタイム層を設けたＩＧＢＴの断
面図である。この構造は図４の構造におけるｎ−型半導
体層中１９に、プロトン照射等により低ライフタイム層
２０を設けたものである。
ＩＧＢＴに更に低ライフタイム層を設けたＩＧＢＴの断
面図である。この構造は図４の構造におけるｎ−型半導
体層中１９に、プロトン照射等により低ライフタイム層
２０を設けたものである。
【００５０】第１の実施形態同様、この低ライフタイム
層は図５に示したようにｎ−型半導体層１９ではなく、
ｎ＋型半導体層１１に形成しても良いし、ｎ−型半導体
層１９、ｎ＋型半導体層１１の両方に形成しても良い。
層は図５に示したようにｎ−型半導体層１９ではなく、
ｎ＋型半導体層１１に形成しても良いし、ｎ−型半導体
層１９、ｎ＋型半導体層１１の両方に形成しても良い。
【００５１】このように更に低ライフタイム層を設けれ
ば、ｐ−型半導体基板より注入されたホールの寿命を短
くすることが出来るため、ＰＴタイプの利点であった低
テール電流特性を備えることが出来る。
ば、ｐ−型半導体基板より注入されたホールの寿命を短
くすることが出来るため、ＰＴタイプの利点であった低
テール電流特性を備えることが出来る。
【００５２】本実施形態によっても、第１の実施形態と
同様の効果を得られる上、第１の実施形態による構造よ
りもＥＭＣレベルを向上できる。
同様の効果を得られる上、第１の実施形態による構造よ
りもＥＭＣレベルを向上できる。
【００５３】勿論、本実施形態の構造は第１の実施形態
同様、別の変形例としてトレンチ型ＩＧＢＴにも適用で
きる。
同様、別の変形例としてトレンチ型ＩＧＢＴにも適用で
きる。
【００５４】図６は本発明の第３の実施形態に係る半導
体装置について説明するためのもので、ＩＧＢＴの断面
図である。この構造は、第１の実施形態の構造における
最下層のｐ＋型領域の厚さを薄くし、不純物濃度を低く
した構造となっている。
体装置について説明するためのもので、ＩＧＢＴの断面
図である。この構造は、第１の実施形態の構造における
最下層のｐ＋型領域の厚さを薄くし、不純物濃度を低く
した構造となっている。
【００５５】すなわち、ｎ−型半導体基板２３の表面領
域にｐ＋型不純物拡散層１３が設けられ、このｐ＋型不
純物拡散層１３内に、エミッタ層としてｎ＋型不純物拡
散層１４が設けられている。そして、ゲート絶縁膜１
５、ゲート電極１６を設けることで、ｎ＋型不純物拡散
層１４をソース領域、ｎ−型半導体層１２をドレイン領
域、ｐ＋型不純物拡散層１３の表面近傍をチャネル領域
とするＭＯＳＦＥＴが形成されている。そして、このゲ
ート電極１６を取り囲むように絶縁膜２２が形成され、
素子の主面上にエミッタ電極１７が設けられている。更
にｎ−型半導体基板２３の裏表面にはバッファ層として
のｎ＋型半導体層１１が不純物拡散により設けられ、こ
のｎ＋型半導体層１１の裏面にはｎ−型半導体層１９が
設けられている。ｎ−型半導体層１９の裏面には更に、
コレクタ層としてのｐ−型半導体層２４が設けられ、こ
のｐ−型半導体層２４の裏面にコレクタ電極１８を設け
ることでＩＧＢＴが形成されている。
域にｐ＋型不純物拡散層１３が設けられ、このｐ＋型不
純物拡散層１３内に、エミッタ層としてｎ＋型不純物拡
散層１４が設けられている。そして、ゲート絶縁膜１
５、ゲート電極１６を設けることで、ｎ＋型不純物拡散
層１４をソース領域、ｎ−型半導体層１２をドレイン領
域、ｐ＋型不純物拡散層１３の表面近傍をチャネル領域
とするＭＯＳＦＥＴが形成されている。そして、このゲ
ート電極１６を取り囲むように絶縁膜２２が形成され、
素子の主面上にエミッタ電極１７が設けられている。更
にｎ−型半導体基板２３の裏表面にはバッファ層として
のｎ＋型半導体層１１が不純物拡散により設けられ、こ
のｎ＋型半導体層１１の裏面にはｎ−型半導体層１９が
設けられている。ｎ−型半導体層１９の裏面には更に、
コレクタ層としてのｐ−型半導体層２４が設けられ、こ
のｐ−型半導体層２４の裏面にコレクタ電極１８を設け
ることでＩＧＢＴが形成されている。
【００５６】この構造における耐圧１２００ＶのＩＧＢ
Ｔの設計も、ＰＴタイプ、ＮＰＴタイプ共に、第１の実
施形態と同様の条件でかまわないが、ｐ−型半導体層２
４の膜厚は１μｍ若しくはそれ以下、不純物濃度は１×
１０１７ｃｍ−３程度に設計される。
Ｔの設計も、ＰＴタイプ、ＮＰＴタイプ共に、第１の実
施形態と同様の条件でかまわないが、ｐ−型半導体層２
４の膜厚は１μｍ若しくはそれ以下、不純物濃度は１×
１０１７ｃｍ−３程度に設計される。
【００５７】本実施形態によれば、第１の実施形態で述
べた図１の構造に利点に加えて、第１の実施形態のコレ
クタ層に相当するｐ−型半導体層の膜厚が薄く、さらに
不純物濃度を低くしているため、ｎ−型半導体層へのホ
ールの注入を低く抑えることが出来る。それにより、低
ライフタイム層によりキャリアのライフタイムコントロ
ールを必要とすることなく低テール電流特性を得ること
が出来る。
べた図１の構造に利点に加えて、第１の実施形態のコレ
クタ層に相当するｐ−型半導体層の膜厚が薄く、さらに
不純物濃度を低くしているため、ｎ−型半導体層へのホ
ールの注入を低く抑えることが出来る。それにより、低
ライフタイム層によりキャリアのライフタイムコントロ
ールを必要とすることなく低テール電流特性を得ること
が出来る。
【００５８】勿論、本実施形態の構造も第１の実施形態
同様、変形例としてトレンチ型ＩＧＢＴにも適用でき
る。
同様、変形例としてトレンチ型ＩＧＢＴにも適用でき
る。
【００５９】上記のように第１乃至第３の実施の形態に
よれば、ＮＰＴタイプ、ＰＴタイプＩＧＢＴにおいて、
損失、破壊耐量、そしてＥＭＣレベルと、両者の利点を
併せ持つ、優れたＩＧＢＴを実現することが出来る。ま
た、本発明の構造はＩＧＢＴに限るものではなく、他の
半導体装置、特に高耐圧型の半導体素子にも適用可能で
あり、高性能、且つ高信頼性の半導体装置を提供するこ
とが出来る。勿論、本実施形態で挙げた膜厚や不純物濃
度の値は、所望の耐圧、オン電圧等の設計により様々に
変わるものであって、本発明の主旨を逸脱しない範囲で
適宜変形して実施することが出来る。
よれば、ＮＰＴタイプ、ＰＴタイプＩＧＢＴにおいて、
損失、破壊耐量、そしてＥＭＣレベルと、両者の利点を
併せ持つ、優れたＩＧＢＴを実現することが出来る。ま
た、本発明の構造はＩＧＢＴに限るものではなく、他の
半導体装置、特に高耐圧型の半導体素子にも適用可能で
あり、高性能、且つ高信頼性の半導体装置を提供するこ
とが出来る。勿論、本実施形態で挙げた膜厚や不純物濃
度の値は、所望の耐圧、オン電圧等の設計により様々に
変わるものであって、本発明の主旨を逸脱しない範囲で
適宜変形して実施することが出来る。
【００６０】
【発明の効果】以上説明したように、この発明によれ
ば、損失、破壊耐量、ＥＭＣレベルの点で優れる高性
能、且つ高信頼性の半導体装置を提供できる。
ば、損失、破壊耐量、ＥＭＣレベルの点で優れる高性
能、且つ高信頼性の半導体装置を提供できる。
【図１】この発明の第１の実施形態に係る半導体装置に
ついて説明するためのもので、（ａ）図はＩＧＢＴの断
面図、（ｂ）図は（ａ）図におけるＡ−Ａ’線に対応す
る平面図。
ついて説明するためのもので、（ａ）図はＩＧＢＴの断
面図、（ｂ）図は（ａ）図におけるＡ−Ａ’線に対応す
る平面図。
【図２】この発明の第１の実施形態に係る半導体装置の
変形例について説明するためのもので、低ライフタイム
層を設けたＩＧＢＴの断面図。
変形例について説明するためのもので、低ライフタイム
層を設けたＩＧＢＴの断面図。
【図３】この発明の第１の実施形態に係る半導体装置別
の変形例について説明するためのもので、（ａ）図はト
レンチ型ＩＧＢＴの表面ＭＯＳトランジスタ領域の断面
図、（ｂ）図は（ａ）図におけるＡ−Ａ’線に対応する
平面図。
の変形例について説明するためのもので、（ａ）図はト
レンチ型ＩＧＢＴの表面ＭＯＳトランジスタ領域の断面
図、（ｂ）図は（ａ）図におけるＡ−Ａ’線に対応する
平面図。
【図４】この発明の第２の実施形態に係る半導体装置に
ついて説明するためのもので、ＩＧＢＴの断面図。
ついて説明するためのもので、ＩＧＢＴの断面図。
【図５】この発明の第２の実施形態に係る半導体装置の
変形例について説明するためのもので、低ライフタイム
層を設けたＩＧＢＴの断面図。
変形例について説明するためのもので、低ライフタイム
層を設けたＩＧＢＴの断面図。
【図６】この発明の第３の実施形態に係る半導体装置に
ついて説明するためのもので、ＩＧＢＴの断面図。
ついて説明するためのもので、ＩＧＢＴの断面図。
【図７】従来の半導体装置について説明するためのもの
で、ＰＴタイプＩＧＢＴの断面図。
で、ＰＴタイプＩＧＢＴの断面図。
【図８】従来の半導体装置について説明するためのもの
で、ＮＰＴタイプＩＧＢＴの断面図。
で、ＮＰＴタイプＩＧＢＴの断面図。
１０…ｐ＋型半導体基板（第１の半導体領域） １１…ｎ＋型半導体層（第３の半導体領域） １２…ｎ−型半導体層（第４の半導体領域） １３…ｐ＋型不純物拡散層（第５の半導体領域） １４…ｎ＋型不純物拡散層 １５…ゲート絶縁膜 １６…ゲート電極 １７…エミッタ電極 １８…コレクタ電極 １９…ｎ−型半導体層（第２の半導体領域） ２０…低キャリアライフタイム層 ２１…ｐ−型半導体層（第６の半導体領域） ２２…絶縁膜 ２３…ｎ−型半導体基板（第４の半導体領域） ２４…ｐ−型半導体層（第１の半導体領域）
Claims (7)
- 【請求項１】 第１導電型で高不純物濃度の第１の半導
体領域と、 前記第１の半導体領域上に設けられ、第２導電型で低不
純物濃度の第２の半導体領域と、 前記第２の半導体領域上に設けられ、第２導電型で高不
純物濃度の第３の半導体領域と、 前記第３の半導体領域上に設けられ、第２導電型で低不
純物濃度の第４の半導体領域と、 前記第４の半導体領域内の表面領域の一部に設けられ、
第１導電型で高不純物濃度の第５の半導体領域とを具備
し、 前記第１の半導体領域はコレクタ領域として機能し、 前記第３の半導体領域は、前記第４の半導体領域と前記
第５の半導体領域との接合により、前記第４の半導体領
域内に形成される空乏層の拡大を抑制するバッファ層と
して機能し、 前記第４、第５の半導体領域はベース領域として機能す
ることを特徴とする半導体装置。 - 【請求項２】 前記第１の半導体領域と前記第２の半導
体領域との間に介在され、第１導電型で低不純物濃度の
第６の半導体領域を更に備えることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記第２の半導体領域は、低キャリアラ
イフタイム層を備えることを特徴とする請求項１または
２記載の半導体装置。 - 【請求項４】 前記第３の半導体領域は、低キャリアラ
イフタイム層を備えることを特徴とする請求項１乃至３
いずれか１項記載の半導体装置。 - 【請求項５】 第１導電型で低不純物濃度の第１の半導
体領域と、 前記第１の半導体領域上に設けられ、第２導電型で低不
純物濃度の第２の半導体領域と、 前記第２の半導体領域上に設けられ、第２導電型で高不
純物濃度の第３の半導体領域と、 前記第３の半導体領域上に設けられ、第２導電型で低不
純物濃度の第４の半導体領域と、 前記第４の半導体領域内の表面領域の一部に設けられ、
第１導電型で高不純物濃度の第５の半導体領域とを具備
し、 前記第１の半導体領域はコレクタ領域として機能し、 前記第３の半導体領域は、前記第４の半導体領域と前記
第５の半導体領域との接合により、前記第４の半導体領
域内に形成される空乏層の拡大を抑制するバッファ層と
して機能し、 前記第４、第５の半導体領域はベース領域として機能す
ることを特徴とする半導体装置。 - 【請求項６】 前記第１の半導体領域は、１μｍ以下の
膜厚を有することを特徴とする請求項５記載の半導体装
置。 - 【請求項７】 前記第５の半導体領域内の表面領域の一
部に、前記第４の半導体領域と隔離して設けられた第２
導電型の不純物拡散層と、 少なくとも前記第４の半導体領域と前記不純物拡散層の
間の前記第５の半導体領域の表面上に設けられたゲート
絶縁膜と、 前記ゲート絶縁膜上に設けられたゲート電極とを更に備
え、 前記不純物拡散層をソース領域、前記第４の半導体領域
と前記不純物拡散層の間の前記第５の半導体領域の表面
領域をチャネル領域、前記第４の半導体領域をドレイン
領域とするＭＯＳトランジスタを形成してなることを特
徴とする請求項１乃至６いずれか１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24657499A JP2001077357A (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24657499A JP2001077357A (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077357A true JP2001077357A (ja) | 2001-03-23 |
Family
ID=17150453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24657499A Pending JP2001077357A (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077357A (ja) |
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-
1999
- 1999-08-31 JP JP24657499A patent/JP2001077357A/ja active Pending
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