KR20130046399A - 액티브 케이블용 회로 - Google Patents

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윌리암 오. 페리
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Abstract

다수의 표준에 부합한 신호들이 전자 디바이스 상의 공용 커넥터를 공유하게 해주는 회로, 방법, 및 장치가 제공된다. 본 발명의 예시적인 실시예는 레거시 표준에 부합한 신호를 하나의 모드로 그리고 새로운 표준에 부합한 신호를 다른 모드로 제공하는 커넥터를 제공한다.

Description

액티브 케이블용 회로{CIRCUITRY FOR ACTIVE CABLE}
관련 출원에 대한 상호 참조
본 출원은 2010년 6월 30일 출원된 미국 임시 특허 출원 제61/360,436호, 2010년 6월 30일 출원된 미국 임시 특허 출원 제61/360,432호, 2011년 2월 23일 출원된 미국 임시 특허 출원 제61/446,027호의 이익을 주장하며, Power Distribution Inside Cable 이라는 명칭으로 2011년 6월 30일 출원되어 계류중인 미국 특허 출원 제13/173,979호와 관련되며, 이들 출원은 본 명세서에서 참조 문헌으로 인용된다.
전자 디바이스는 종종 전원 및 데이터 신호를 다른 디바이스와 공유할 수 있는 포트(ports)를 제공하는 커넥터(connectors)를 포함한다. 이러한 커넥터는 종종 표준에 부합하여 설계되므로, 전자 디바이스들이 신뢰성 있게 서로 통신할 수 있다. 여러 범용 직렬 버스(USB), 주변 장치 상호연결 익스프레스(PCIe), 및 디스플레이포트(DP) 표준들은 단지 몇 가지 예에 불과하다.
때때로, 이러한 커넥터를 이용하는 표준은 새로운 표준으로 대체된다. 그 결과, 유사한 기능을 제공하는 다수의 커넥터들이 종종 전자 디바이스에 포함된다. 예를 들어, 현재의 많은 텔레비전은 HDMI, S-비디오, 컴포넌트 비디오, 및 RCA 잭용 입력들을 포함한다.
이러한 커넥터를 포함하면 디바이스 크기, 복잡도, 및 비용이 증가된다. 또한, 여러 옵션을 포함하면 소비자가 특정 시스템을 구성하는 최상의 방법을 결정하고자 할 때 혼란 및 좌절을 야기시킨다.
만일 하나의 커넥터가 하나보다 많은 표준에 대한 신호를 제공할 수 있다면 이러한 혼란 중 일부가 경감될 수 있다. 예를 들어, 만일 하나의 커넥터가 레거시(legacy) 표준 및 새로운 표준 둘 다에 대한 신호를 제공할 수 있다면, 전자 디바이스의 커넥터들의 개수는 줄어들 수 있으며, 그럼으로써 디바이스를 더 작고, 더 간단하고, 더 적은 비용으로 제조할 수 있다.
그러나, 이처럼 도움이 되지만, 그렇게 하는 것은 매우 어렵다. 예를 들어, 하나의 표준과 연관된 회로는 다른 표준과 연관된 회로에 간섭할 수 있다. 이는 사용되지 않는 회로에 의해 야기되는 반사 및 종단(termination) 미스매치가 사용되는 회로의 성능을 손상시킬 수 있기 때문에, 데이터 속도가 빠를 때 훨씬 더 어렵다.
예를 들어, 새로운 고속 표준이 저속 레거시 표준과 커넥터를 공유할 수 있다. 레거시 표준에 필요한 회로는 새로운 고속 표준의 회로에 대한 반사 및 종단 미스매치를 유발하여, 시스템 성능을 저하시킬 수 있다.
따라서, 여러 표준이 공용 커넥터를 공유하게 해주는 회로, 방법, 및 장치가 필요하다.
따라서, 본 발명의 실시예는 다수의 표준에 부합한 신호들이 전자 디바이스의 공용 커넥터를 공유하게 해주는 회로, 방법, 및 장치를 제공한다. 본 발명의 예시적인 실시예는 레거시 표준에 부합한 신호를 하나의 모드로 그리고 새로운 표준에 부합한 신호를 다른 모드로 제공하는 커넥터를 제공할 수 있다. 전형적으로, 상기 레거시 표준은 저속이며, 반면에 상기 새로운 표준은 고속이지만, 이는 항상 사실인 것은 아닐 수 있다.
본 발명의 예시적인 실시예에서, 상기 새로운 표준의 핀들은 적어도 두 가지 목적을 성취하도록 배열될 수 있다. 첫째, 이 핀들은 이들 사이에서 크로스토크 및 간섭을 줄이도록 배열될 수 있다. 이는 몇 개의 접지 핀들을 고속 차분 신호 경로들 사이에 배치함으로써 성취될 수 있다. 둘째, 레거시 표준의 회로와의 간섭이 최소화되도록 회로가 추가될 수 있다. 이는 반사 및 종단 미스매치를 줄임으로써 성취될 수 있다.
본 발명의 예시적인 실시예는 여러 특징들을 포함함으로써 다수의 데이터 표준을 제공할 수 있다. 본 발명의 예시적인 실시예에서, 새로운 표준과 호환성이 있는 디바이스들은 이들이 레거시 표준, 또는 새로운 표준과 호환성이 있는 디바이스와 통신하는지를 판단할 수 있다. 이는 제1 디바이스가 제2 디바이스에 의해 제공되는 전압 또는 임피던스를 감지함으로써 성취될 수 있다.
본 발명의 여러 실시예에서, 통신 중인 두 디바이스가 새로운 표준으로 통신할 수 있으면, 그 표준은 두 디바이스에 의해 사용될 수 있다. 하나의 디바이스가 단지 레거시 표준으로만 동작할 수 있는 경우, 그 표준은 두 디바이스에 의해 사용될 수 있다.
본 발명의 실시예는 하나의 표준에 대한 사용되지 않는 회로를 다른 표준의 동작 회로와 분리하는 회로를 제공할 수 있다. 특정 예에서, 저항기, PiN 다이오드, 멀티플렉서, 또는 다른 부품 또는 회로는 두 송신기 회로들을 서로 분리하는데 사용될 수 있다. 커패시터 및 인덕터를 연결하면 회로를 분리하는 DC 차단 및 AC 필터로서 사용될 수 있다.
본 발명의 여러 실시예는 본 명세서에서 기술된 이러한 특징 및 다른 특징들 중 하나 이상을 포함할 수 있다. 본 발명의 특성 및 이점은 다음의 상세한 설명 및 첨부의 도면을 참조하면 더 잘 이해될 수 있다.
도 1은 본 발명의 실시예들의 결합에 의해 개선될 수 있는 레거시 시스템을 예시한다.
도 2는 본 발명의 실시예에 따른 컴퓨터 시스템을 예시한다.
도 3은 본 발명의 실시예에 따른 커넥터의 핀아웃을 예시한다.
도 4는 본 발명의 실시예에 따라서 서로 통신하는 디바이스들의 유형을 결정하는데 사용되는 회로 및 방법을 예시한다.
도 5는 본 발명의 실시예에 부합하는 액티브 케이블을 예시한다.
도 6은 본 발명의 실시예에 부합하는 액티브 케이블을 예시한다.
도 7a 내지 도 7c는 두 개의 다른 표준의 신호 경로들이 커넥터의 공용 핀들을 공유하게 하는데 사용될 수 있는 회로를 예시한다.
도 8a 및 도 8b는 두 개의 다른 표준의 신호 경로들이 커넥터의 공용 핀들을 공유하게 하는데 사용될 수 있는 다른 회로를 예시한다.
도 9는 디바이스들이 어떤 유형의 디바이스들에 연결되는지를 판단할 때 디바이스들에 의해 사용되는 회로 및 방법을 예시한다.
도 10은 본 발명의 실시예에 따른 테더드(tethered) 케이블의 회로를 예시한다.
도 11은 본 발명의 실시예에 따른 케이블 및 관련 회로를 조정하기 위한 방법을 예시한다.
도 1은 본 발명의 실시예들의 결합에 의해 개선될 수 있는 레거시 시스템을 예시한다. 이 도면은 레거시 커넥션(115)을 통해 레거시 디스플레이(120)와 통신하는 컴퓨터(110)를 예시한다. 본 발명의 특정 실시예에서, 레거시 커넥션(115)은 디스플레이포트(DisplayPort) 커넥션이지만, 본 발명의 다른 실시예에서는 다른 커넥션이 사용될 수 있다.
이 도면에서, 커넥션(115)은 레거시 커넥션으로 도시되어 있다. 본 발명의 다른 실시예에서, 커넥션(115)은 또한 새로운 유형의 커넥션일 수 있다. 또한, 컴퓨터(110)가 디스플레이(120)와 통신하는 것으로 도시되어 있지만, 다른 유형의 커넥션이 본 발명의 실시예들의 결합에 의해 개선될 수 있다. 예를 들어, 휴대용 미디어 플레이어 및 디스플레이 간에, 컴퓨터 및 휴대용 미디어 플레이어 간에, 또는 다른 유형의 디바이스들 간에 커넥션이 제공될 수 있다. 본 발명의 여러 실시예들에서, 컴퓨터(110), 디스플레이(120), 및 도시되거나 기술된 다른 디바이스는 캘리포니아, 쿠퍼티노 소재의 애플사(Apple Inc.)에 의해 제조될 수 있다.
다시, 컴퓨터(110)가 디스플레이(120)와 같은 레거시 디스플레이, 또는 어떤 새로운 컴퓨터, 디스플레이, 또는 다른 유형의 디바이스를 구동할 수 있는 것이 바람직할 수 있다. 전형적으로, 이는 컴퓨터(110) 상에 다른 커넥터의 추가를 필요로 한다. 이러한 추가는 컴퓨터(110)에 복잡성, 비용, 및 크기를 추가시키기 때문에 바람직하지 않을 수 있다. 다른 커넥터의 추가는 또한 소비자의 혼란을 가중시킬 수 있다.
따라서, 본 발명의 실시예는 레거시 커넥션(115)과 동일한 커넥터를 이용하는 새로운 커넥션을 제공할 수 있다. 일예가 다음 도면에 도시된다.
도 2는 본 발명의 실시예에 따른 컴퓨터 시스템을 예시한다. 이 도면은, 포함된 다른 도면과 같이, 예시 목적상 도시된 것으로 본 발명의 실시예 또는 특허청구범위를 제한하지 않는다.
이 도면은 고속 커넥션(225)을 통해 컴퓨터 또는 디스플레이(220)와 통신하는 컴퓨터(110)를 예시한다. 컴퓨터 또는 디스플레이(220)는 고속 커넥션(235)을 통해 디스크 드라이브(230)와 통신한다. 컴퓨터(110)는 동일한 커넥터를 사용하여 도 1의 레거시 커넥션(115) 및 도 2의 고속 커넥션(225)을 형성할 수 있다. 도시된 바와 같이, 컴퓨터(110)에 의해 제공되는 고속 커넥션은 다수의 디바이스와 직렬 연결(daisy-chained)될 수 있다. 이러한 구성에서, 각각의 고속 커넥션(225 및 235)은 컴퓨터(110)의 커넥터에서 이용가능한 대역폭을 공유한다.
도 1의 레거시 커넥션(115) 및 도 2의 고속 커넥션(225)을 지원할 수 있는 커넥터를 컴퓨터(110) 상에 제공함으로써, 컴퓨터(110) 상의 커넥터들의 개수를 줄여준다. 이는 디바이스의 크기를 줄이고, 비용을 절감하며, 소비자의 혼란을 경감시킨다. 이 예에서, 컴퓨터(110)는 컴퓨터 또는 디스플레이(220) 및 디스크 드라이브(230)와 통신한다. 본 발명의 다른 실시예에서, 다른 유형의 디바이스가 이용될 수 있다. 예를 들어, 컴퓨터(110)는 일체형 컴퓨터의 디스플레이, 제2 컴퓨터, 독립형 모니터, 확장형 디바이스, 레이드 드라이브(raid drive), 또는 다른 유형의 디바이스를 구동할 수 있다.
본 발명의 실시예는 기존의 레거시 커넥터를 이용하여 고속 커넥션용 핀아웃들을 배열할 때 적어도 두 가지 고려 사항을 처리할 수 있다. 첫째, 고속 커넥션의 여러 채널의 신호들은 이들이 서로 간섭하지 않도록 배열될 수 있다. 즉, 고속 신호들 간의 크로스토크가 경감될 수 있고 신호들이 분리될 수 있다. 둘째, 새로운 고속 신호를 구동 및 수신하는 회로 및 레거시 표준과 연관된 회로는 이들 간의 간섭을 제한하도록 분리될 수 있다. 일예가 다음 도면에 도시된다.
도 3은 본 발명의 실시예에 따른 커넥터의 핀아웃을 예시한다. 이 예에서, 디스플레이포트는 새로운 표준의 핀과 중복되는 레거시 표준이다. 이 새로운 표준은 T29라고 지칭될 수 있지만, 일반적으로 본 명세서의 다른 곳에서는 HSIO로서 식별된다. 본 발명의 다른 실시예에서는, 다른 표준이 사용될 수 있다. 또한, 이러한 표준들 중 하나 또는 둘 다는 레거시 표준일 수 있거나, 또는 이러한 표준들 중 하나 또는 둘 다는 새로운 표준일 수 있다. 또한, 여기서는 두 표준이 커넥터를 공유하는 것으로 도시되어 있지만, 본 발명의 다른 실시예에서는 다른 개수의 표준들이 커넥터를 공유할 수 있다.
본 발명의 여러 실시예에서, 두 표준은 개별적이고 관련되지 않을 수 있다. 본 발명의 다른 실시예에서, 이들 표준은 관련될 수 있다. 예를 들어, HSIO는 디스플레이포트 정보를 전달하는 고속 시그널링 기술일 수 있다. 즉, 디스플레이포트 정보는 HSIO 신호를 이용하여 터널링할 수 있다. HSIO는 또한 PCIe 정보와 같은 다른 유형의 신호 정보를 동시에 전달할 수 있다. 이러한 방식으로, 도 3의 커넥터는 디스플레이포트 신호를 직접 전달할 수 있거나, 또는 이 커넥터는 HSIO 신호로서 전달되는 디스플레이포트 정보를 전달할 수 있다. 후술하는 본 발명의 여러 실시예에서, HSIO는 T29라고도 지칭된다는 것을 주목하여야 한다.
이러한 배열에서, 고속 입력 및 출력 핀들은 서로 분리될 수 있다. 구체적으로, 고속 수신 신호는 핀 4 및 6과, 핀 16 및 18에 위치할 수 있다. 이들 신호 쌍들 각각은 AC 접지 신호들에 의해 분리될 수 있다. 예를 들어, 고속 수신 핀 4 및 6은 핫 플러그 검출 핀 2 및 접지 핀 8에 의해 분리될 수 있다. 마찬가지로, 고속 수신 핀 16 및 18은 접지 14 및 전원 핀 20에 의해 분리될 수 있다. 고속 송신 핀 3 및 5와, 15 및 17은 접지 핀 1, 7, 13, 및 19에 의해 분리될 수 있다.
핀 1 및 7과 같은 접지 핀들 중 일부 또는 모두는 직접적인 DC 접지 커넥션과 대조적으로, AC 접지일 수 있다. 즉, 이들 핀들은 커패시터를 통해 접지에 연결될 수 있다. 이렇게 하면 저 주파수에서 개방을 제공하면서, 고 주파수에서 접지 커넥션을 제공한다. 이러한 배열은 고 주파수에서 접지를 유지하면서, 이들 핀에서 전원을 수신하게 해준다.
본 발명의 특정 실시예에서, 케이블의 제1 단부의 핀 20은 케이블의 제2 단부의 핀 1에 연결된다. 이렇게 하면 디바이스 연결시 호스트 디바이스에 의해 핀 20에 제공되는 전원을 핀 1로 공급할 수 있게 해준다. 핀 1이 커패시터를 통해 접지에 연결되기 때문에, DC 전원은 수신될 수 있지만, 핀 1은 AC 접지를 제공한다.
이러한 배열에서도, 고속 HSIO 표준의 고속 신호는 레거시 디스플레이포트 표준의 적절한 신호와 핀을 공유할 수 있다. 구체적으로, 핀 4 및 6 상의 고속 수신 신호는 디스플레이포트 표준의 구성 신호와 핀을 공유할 수 있다. 핀 16 및 18 상의 고속 수신 신호는 디스플레이포트 표준의 보조 신호와 핀을 공유할 수 있다. 핀 3 및 5 상의 고속 송신 신호는 핀 15 및 17 상의 고속 송신 신호와 같이, 디스플레이포트 출력 신호와 핀을 공유할 수 있다.
이들 커넥터들이 디스플레이포트 또는 HSIO 표준을 이용하여 디바이스를 지원할 수 있기 때문에, 두 디바이스가 서로 통신할 때 적어도 네 개의 가능한 구성이 존재한다. 예를 들어, 디스플레이포트 호스트 디바이스는 디스플레이포트 또는 HSIO 디바이스와 통신할 수 있다. 또한, HSIO 호스트 디바이스는 디스플레이포트 또는 다른 HSIO 디바이스와 통신할 수 있다. 따라서, 새로운 HSIO 표준과 호환 가능한 디바이스는 이들이 어떤 유형의 디바이스와 통신하고 있는지를 판단할 수 있다. 일단 구성이 알려지면 디바이스는 적절히 구성될 수 있다. 일예가 다음 도면에 도시된다.
도 4는 본 발명의 실시예에 따라서 서로 통신하는 디바이스의 유형을 결정하는데 사용되는 회로 및 방법을 예시한다. 라인 410에서, 디스플레이포트 소스 또는 호스트는 디스플레이포트 싱크 또는 엔드포인트와 통신한다. 디스플레이포트 소스 또는 호스트는 구성 핀 CFG1 및 CFG2 상에 풀 다운 저항기를 제공한다. 이 예에서, 풀 다운은 크기가 1 Meg로 도시되어 있지만, 이는 본 발명의 실시예에 부합하여 다를 수 있다. 디스플레이포트 소스 또는 호스트는 수동형 케이블을 통해 디스플레이포트 싱크 또는 엔드포인트에 연결된다. 디스플레이포트 싱크 또는 엔드포인트는 DP 디바이스로서 동작할 수 있다.
라인 420에서, 디스플레이포트 소스 또는 호스트는 HSIO 싱크 또는 엔드포인트와 통신한다. 이와 같은 본 발명의 특정 실시예에서, HSIO 싱크 또는 엔드포인트는 이러한 상황에서 동작하지 않을 것이지만, 본 발명의 다른 실시예에서는, HSIO 싱크 또는 엔드포인트가 디스플레이일 때, HSIO 싱크 또는 엔드포인트는 디스플레이포트 싱크 또는 엔드포인트로서 동작할 수 있다.
라인 430에서, 케이블 어댑터는 디스플레이포트 소스 또는 호스트에 연결된다. 케이블 어댑터는 구성 핀 CFG2 상에 소스 또는 호스트의 풀 다운 저항기보다 훨씬 적은 풀 업을 갖는다. 따라서, 구성 핀 CFG2 상의 전압은 하이 상태가 된다(pulled high). 케이블 어댑터는 HDMI 또는 DVI 유형의 싱크 또는 엔드포인트에 신호를 제공할 수 있다.
라인 440에서, HSIO 소스 또는 호스트는 수동형 케이블을 통해 디스플레이포트 싱크 또는 엔드포인트와 통신한다. HSIO 소스 또는 호스트는 구성 핀 CFG1 및 CFG2 상에 풀 다운을 갖는다. 이 예에서, 풀 다운 저항기는 1 Meg의 값을 갖지만, 본 발명의 실시예에 부합하여 다른 크기의 저항기가 사용될 수 있다. 이 경우, HSIO 소스 또는 호스트는 구성 핀 CFG2 상에서 풀 업을 검출하지 않고, 이에 따라 HSIO 소스 또는 호스트는 디스플레이포트 디바이스로서 동작한다.
라인 450에서, HSIO 소스 또는 호스트는 HSIO 싱크 또는 엔드포인트와 통신하다. 이러한 구성에서, HSIO 소스 또는 호스트 및 HSIO 싱크 또는 엔드포인트 사이에 액티브 케이블이 필요하다. 액티브 케이블은 구성 핀 CFG2 상에 100K 풀 업을 가지며, 이는 핀 CFG2 상에 하이 전압을 제공한다. HSIO 소스 또는 호스트 및 HSIO 싱크 또는 엔드포인트는 모두 이 레벨을 검출하여 HSIO 디바이스로서 동작할 수 있다.
라인 460에서, 케이블 어댑터는 HSIO 소스 또는 호스트에 연결된다. 케이블 어댑터는 구성 핀 CFG2 상에 소스 또는 호스트의 풀 다운 저항기보다 훨씬 적은 풀 업을 갖는다. 따라서, 구성 핀 CFG2 상의 전압은 하이가 된다(pulled high). 케이블 어댑터는 HDMI 또는 DVI 유형의 싱크 또는 엔드포인트에 신호를 제공한다.
본 발명의 여러 실시예에서, 소스 또는 호스트 및 싱크 또는 엔드포인트에 의해 제공되는 전원 레벨을 증가시키는 것이 바람직하다. 본 발명의 특정한 일 실시예에서, 이는 이하에서 더 설명되는 바와 같이 LSx 버스를 이용하여 성취된다. 본 발명의 특정한 다른 실시예에서, 이는 케이블의 구성 핀 CFG1 상에 1K 풀 다운을 제공함으로써 성취된다. 이는, 예를 들어, 구성 핀에 적은 전류를 제공함으로써, HSIO 소스 또는 호스트 및 HSIO 싱크 또는 엔드포인트에 의해 검출된다. 전압이 로우(low)로 유지되면, 풀 다운 저항기가 작고, 고전압 모드가 인에이블된다. 풀 다운 저항기의 저항이 높으면, 결과적인 전압은 하이일 것이고, 고전압 모드는 인에이블되지 않는다.
본 발명의 여러 실시예에서, 연결된 디바이스를 보호하기 위해 어떤 상황 하에서는 이 고전력 모드에서 빠져나오는 것이 바람직하다. 따라서, 케이블이 뽑아지거나, 전원이 디바이스로부터 차단되거나, 또는 그러한 다른 상황이 발생하면, 고전력 단계는 빠져나갈 수 있다. 본 발명의 특정 실시예에서, 저전력 상태는 3.3V의 전원 전압을 제공하는 것을 포함할 수 있으며, 반면에 고전력 상태는 12볼트의 전원을 제공하는 것을 포함할 수 있다. 본 발명의 여러 실시예에서, 이들 전압은 다를 수 있으며, 이들은 또한 선로 손실량과 같은 여러 상황에 따라 다를 수도 있다. 전력을 더욱 절감하기 위해서, 케이블은 일단 비액티브(inactivity) 주기가 검출되면 슬립(sleep) 모드에 들어갈 수 있다.
다시, 고속 표준을 지원하기 위해, 액티브 케이블이 필요할 수 있다. 이 케이블은 HSIO 소스 또는 호스트 및 HSIO 싱크 또는 엔드포인트에 의해 쉽게 복원가능한 데이터를 제공하기 위해 그 단부 각각에서 데이터를 재교정(retime)하는 능력을 가질 수 있다. 이러한 케이블의 일예가 다음 도면에 도시된다.
도 5는 본 발명의 실시예에 부합하는 액티브 케이블을 예시한다. 간략함을 기하기 위해, 고속 동작과 연관된 회로만 도시된다. 이 케이블은 케이블(507)의 각 단부 상에 하나씩, 두 개의 액티브 플러그(500 및 505)를 포함한다. 각 액티브 플러그는 데이터를 재교정하기 위해 이중(dual) 클럭 및 데이터 복원 회로를 포함한다. 구체적으로, 액티브 플러그(500)는 핀 3 및 5 상에 고속 송신 신호를 제공하고, 핀 4 및 6 상에서 고속 신호를 수신한다. 케이블 마이크로컨트롤러(520)는 액티브 플러그(500) 내에 클럭 및 데이터 복원 회로(510 및 530)를 구성하는데 사용될 수 있다.
마찬가지로, 액티브 플러그(505)는 핀 3 및 5 상에 고속 송신 신호를 제공하고, 핀 4 및 6 상에서 고속 신호를 수신한다. 케이블 마이크로컨트롤러(550)는 클럭 및 데이터 복원 회로(540 및 560)를 구성하는데 사용될 수 있다.
클럭 및 데이터 복원 회로는 여러 포맷의 신호들을 제공 및 수신할 수 있다. 예를 들어, 이러한 회로는 광 수신기 및 송신기를 포함하므로, 케이블(507)은 광 섬유 및 전선의 혼합체가 된다.
본 발명의 여러 실시예에서, 클럭 및 데이터 복원 회로는 이퀄라이저 회로, 버퍼, 엠퍼시스, 및 디엠퍼시스 회로를 적절히 이용할 수 있다. 또한, 진단 목적으로 루프백 경로가 포함될 수 있다. 예를 들어, CDR(510)의 출력은 CDR(530)에 입력으로서 연결될 수 있으며, 반면에 CDR(540)의 출력은 CDR(560)로의 입력일 수 있다. HSIO 디바이스는 이러한 루프백 경로를 통해 전송 오차가 발생할 때 그 전송 오차의 위치를 결정할 수 있다. 이러한 루프백 경로는 또한 후술하는 바와 같이 훈련 또는 교정 루틴에서도 사용될 수 있다. 다른 실시예에서, 케이블은 진단 목적으로 단부 간에 스스로 통신할 수 있다. 진단 목적으로 포함될 수 있는 다른 특징은 육안 크기 측정(eye size measurements)을 포함한다.
본 발명의 여러 실시예에서, 케이블이 구성될 수 있다. 이러한 본 발명의 특정 실시예에서, 케이블 플러그(500)의 회로는 케이블 마이크로컨트롤러(520)를 이용하여 구성될 수 있으며, 반면에 케이블 플러그(505)의 회로는 케이블 마이크로컨트롤러(550)를 이용하여 구성될 수 있다. 본 발명의 다른 실시예에서는, 플러그(500 및 505) 중 어느 하나 또는 둘 다를 구성하는데 다른 회로가 사용될 수 있다.
이와 같은 본 발명의 특정 실시예에서, 플러그 회로의 동작 파라미터, 모드, 및 다른 양상(aspects) 및 특성이 구성될 수 있다. 이러한 구성에 대한 정보는 제어, 진단, 테스트, 구성, 회로 모니터링에 대한 파라미터뿐만 아니라, 다른 파라미터도 포함할 수 있다. 이러한 방식으로 케이블을 구성하는 능력은 케이블이 여러 시스템 응용에서 사용되기 때문에 케이블이 새로운 호스트 및 디바이스에 적응하게 해준다.
케이블 유형, 벤더의 식별에 관한 정보 및 다른 식별 정보는 호스트 또는 디바이스 및 케이블에서 이용가능할 수 있다. 이러한 정보의 교환은 호스트 또는 디바이스뿐만 아니라 케이블에서 회로를 적절히 구성하고 구동하는데 사용될 수 있다.
이와 같은 본 발명의 특정 실시예에서, 구성 및 식별 정보는 핀 9 및 11 상의 LSx 신호를 이용하여 케이블로부터 판독되고 케이블에 기록될 수 있지만, 본 발명의 다른 실시예에서는 다른 신호 핀들이 사용될 수 있다.
본 발명의 여러 실시예에서, 케이블 마이크로컨트롤러(520 및 550) 내에 있는 코드는 변경되고, 재구성되고, 업그레이드되고, 또는 업데이트될 수 있다. 이러한 코드는 보안상의 이유로 암호화될 수 있다. 또한, 코드 변경, 재구성, 또는 업데이트 동안 제공되는 데이터 역시 암호화될 수 있다.
또한, 본 발명의 여러 실시예에서, 케이블 마이크로컨트롤러는 케이블을 통해 통신하는 디바이스들(미도시됨) 내의 포트 마이크로컨트롤러와 통신할 수 있다. 본 발명의 특정 실시예에서, 제1 디바이스의 포트 마이크로컨트롤러는 제1 디바이스에 삽입된 플러그의 케이블 마이크로컨트롤러뿐만 아니라, 원격 플러그에 부착된 원격 디바이스의 포트 마이크로컨트롤러와 직접 통신할 수 있다. 원격 디바이스의 포트 마이크로컨트롤러의 메시지를 "반송(bouncing)"함으로써 원격 또는 원단(far-end) 플러그와 추가로 통신할 수 있다.
포트 및 케이블 마이크로컨트롤러 간의 이러한 통신은 여러 유형을 취할 수 있다. 전통적으로, 개선된 능력 또는 유연성 있는 구현을 발견할 기회가 거의 없었기 때문에, 각 단부에서 상호연결이 고정되었다. 따라서, 본 발명의 실시예는 이러한 통신 능력을 제공하므로, 예를 들어, 케이블은 그러한 특성에 관한 정보를 호스트 또는 디바이스와 공유하고, 호스트 또는 디바이스는 그러한 특성을 이용할 수 있다.
다른 예에서, 여러 포트 및 케이블 마이크로컨트롤러 간의 이러한 통신은 본질적으로 진단적인 것일 수 있다. 이러한 진단 통신은 최종 사용자 또는 다른 사용자에 의해, 고장 분리에 도움을 줄 수 있으며, 이는 문제의 신속한 개선을 가능하게 할 수 있으며 고장을 초래한 디바이스에 관심을 집중시킬 수 있다. 이러한 통신은 또한 테스트 및 제조에도 역시 유용할 수 있다. 이러한 통신은 또한 전력 절감을 위해 구성을 최적화하는데 사용될 수 있는데, 예를 들어, 사용되지 않는 채널은 전원이 다운될 수 있고, 저전력 원격 디바이스는 호스트에 의해 전원이 공급되므로, 디바이스는 벽 콘센트(wall-outlet)와의 연결을 필요로 하지 않는다. 또한, 원격 디바이스에 의해 소모되는 전력이 모니터될 수 있으며, 필요에 따라 전력 증가 (또는 감소)가 가능할 수 있다. 이러한 통신은 또한 여러 장애에도 불구하고 디바이스가 계속 동작할 수 있게 해준다. 또한, 이러한 통신은 구리 또는 다른 도체, 또는 케이블 자체의 광 섬유의 이용을 가능하게 할 수 있다.
다시, 본 발명의 여러 실시예에서, 케이블은 구성 핀 CFG1 및 CFG2 상에 풀 업을 제공할 수 있으며, 반면에 케이블에 의해 부착된 디바이스는 자신들의 LSR2PTX 핀 상에 풀 업을 제공할 수 있다. (LSR2PTX 핀 상의 풀 업은 도시된 바와 같이 케이블의 이들 라인들의 교차로 인해 원격 디바이스에 의해 그 LSP2R RX 핀 상에서 볼 수 있다.) CFG2 상의 풀 업은 원격 디바이스가 없을 때에도 케이블이 부착된 것을 디바이스가 판단할 수 있게 해준다. 본 발명의 특정 실시예에서, 케이블이 원격 디바이스 없이 존재할 때, 주변 디바이스는 그의 플러그 내의 케이블 마이크로컨트롤러와 통신할 수 있지만, 메시지를 반송(bounce)할 원격 디바이스가 없기 때문에 원격 플러그 내의 케이블 마이크로컨트롤러와 통신할 수 없다.
이러한 여러 풀 업은 본 발명의 여러 실시예의 다른 특징을 제공하는데 사용될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 호스트 디바이스가 하나 이상의 디바이스와 연결이 단절된 경우를 검출하는 것이 유용할 수 있다. 예를 들어, 호스트 디바이스의 전원 다운시 호스트 디바이스가 전원 다운 신호를 하나 이상의 디바이스에게 제공하는 것이 바람직할 수 있다. 그러나, 그러한 신호를 송신하기 전에 연결이 단절될 수 있다. 이 경우, LSR2PTX 핀 상의 풀 업의 부재는 디바이스에 의해 검출되어 디바이스에 의해 전원이 다운되어야 한다는 표시로서 사용될 수 있다.
구체적으로, 호스트 디바이스는 그의 LSR2PTX 상에 그의 풀 업을 가능하게 할 수 있는 반면, 디바이스들은 자신들의 LSR2PTX 핀 상에 풀 업이 로우가 되게 한다. 만일 디바이스가 그의 LSP2R RX 핀 상에서 풀 업을 본다면, 그 디바이스는 호스트 디바이스에 연결되었다고 인식한다. 그러면 그의 포트들 각각의 LSR2PTX 핀 상에 풀 업을 가능하게 할 수 있고, 그럼으로써 직렬 연결된 디바이스에게 호스트가 상류측 어딘가에 연결되어 있다는 것을 알려줄 수 있다. 이러한 방식으로, 호스트가 제거되면, LSR2PTX 상의 풀 업이 제거되고, 디바이스는 다시 그의 LSR2PTX 풀 업이 로우가 되게 하고, 그럼으로써 직렬 연결된 디바이스에게 호스트가 연결이 단절된 것을 알려준다.
이 도면에 도시된 바와 같이, 하나의 커넥터에서 핀 20 상에서 수신된 전원은 원격 커넥터의 핀 1에서 제공된다. 이렇게 하면 케이블의 각 단부에 연결된 디바이스들의 전원 공급이 서로 경합하여 들어오는 것을 방지한다. 대신에, 제1 커넥터의 핀 20 상의 전원이 핀 1 상의 제2 커넥터에 공급된다.
도 5의 예시적인 케이블에서는, 각 방향의 단일 데이터 경로가 도시된다. 본 발명의 다른 실시예에서는, 둘 이상의 신호 경로가 포함될 수 있다. 일예가 다음 도면에 도시된다.
도 6은 본 발명의 실시예에 부합하는 액티브 케이블을 예시한다. 다시, 간략함을 기하기 위해 고속 경로와 연관된 회로만 도시된다. 이 예에서, 액티브 플러그(600)에 추가적인 클럭 및 데이터 복원 회로(615 및 635)가 부가되었으며, 반면에 액티브 플러그(605)에 클럭 및 데이터 복원 회로(645 및 665)가 부가되었다.
본 발명의 이러한 실시예 및 다른 실시예에서, 플러그 내의 회로는 케이블에 의해 연결되는 디바이스들 중 하나 또는 둘 다에 의해 전원을 받을 수 있다. 예를 들어, 플러그(600)에 연결된 호스트 디바이스는 플러그(600 및 605)뿐만 아니라, 플러그(605)에 연결된 호스트에도 전원을 공급할 수 있다. 다른 실시예에서, 플러그(605)에 연결된 디바이스는 플러그(600)에 연결된 호스트로부터 하이 전압을 수신할 수 있고, 이 디바이스는 플러그(600 및 605)에 전원을 공급할 수 있다. 또 다른 예에서, 플러그(600)에 연결된 호스트는 플러그(600)에 전원을 공급할 수 있고 플러그(605)에 연결된 디바이스는 플러그(605)에 전원을 공급할 수 있다. 이와 같은 특정 예들은 Power Distribution Inside Cable 이라는 명칭으로 계류중인 미국 특허 출원 제13/173,979호에서 찾아 볼 수 있으며, 이 출원은 본 명세서에서 참조 문헌으로 인용된다.
다시, 본 발명의 실시예는 두 표준 간에 핀을 공유하는 신호들이 서로 간섭하지 않도록 해준다. 따라서, 본 발명의 실시예는 회로 부품을 이용하여 신호 경로를 분리하는데 도움을 준다. 그 예들이 다음 도면에 도시된다.
도 7a 내지 도 7c는 두 개의 다른 표준의 신호 경로들이 커넥터의 공용 핀들을 공유하게 하는데 사용될 수 있는 회로를 예시한다. 본 발명의 여러 실시예에서, 이러한 회로는 커넥터 리셉터클, 커넥터 인서트, 또는 이둘 둘 다 내에 배치되거나, 또는 그들과 연계될 수 있다. 도 7a에서, HSIO 출력은 디스플레이포트 출력과 핀을 공유할 수 있다. 이 경우, 두 출력은 서로 DC 분리를 제공하는 커패시터를 통해 AC 연결될 수 있다. 커패시터들은 커넥터 핀에 도시된 저항기 네트워크를 통해 연결될 수 있다. 이 저항기 네트워크는 신호 레벨을 6 dB만큼 저하시키지만, 12 dB 분리를 제공한다.
도 7b에서, 고속 입력 및 구성 입력은 커넥터 핀을 공유할 수 있다. 이 경우, 고속 수신 경로는 분리를 제공하기 위해 구성 핀 상의 DC 전압에 AC 연결될 수 있다. 구성 핀은 저항기를 통해 분리될 수 있다. 도시된 바와 같이, 추가적인 필터링을 제공하기 위해 추가의 커패시터가 포함될 수 있다. 본 발명의 다른 실시예에서, 구성 핀은 커넥터 핀에 직접 연결될 수 있다.
도 7c에서, 고속 입력은 보조 입력과 핀을 공유할 수 있다. 다시, 고속 입력은 DC 차단을 제공하기 위해 AC 연결될 수 있다. 보조 핀은 인덕터를 통해 분리될 수 있으며, 이 인덕터는 DC 또는 저주파 신호(이를 테면, 1 MHz 이하의 신호)를 통과시키면서 AC 신호(이를 테면, 70 Mbps에서 10 Gbps까지의 고속 신호)를 차단할 수 있다. 다시, 도시된 바와 같이, 추가적인 필터링을 제공하기 위해 커패시터가 추가로 포함될 수 있다. 또한, 도시된 바와 같이, AUX 입력은 AC 연결될 수 있다.
도 8a 및 도 8b는 두 개의 다른 표준의 신호 경로들이 커넥터의 공용 핀들을 공유하게 하는데 사용될 수 있는 다른 회로를 예시한다. 본 발명의 여러 실시예에서, 이러한 회로는 커넥터 리셉터클, 커넥터 인서트, 또는 이둘 둘 다 내에 배치되거나, 또는 그들과 연계될 수 있다. 도 8a에서, HSIO 출력은 디스플레이포트 출력과 핀을 공유할 수 있다. 이 예에서, 두 출력은 서로 DC 분리를 제공하는 커패시터 C1 및 C2를 통해 AC 연결될 수 있다. 커패시터 C1 및 C2는 PiN 다이오드 D1 및 D2를 통해 커넥터 핀에 연결될 수 있다.
구체적으로, 고속 출력이 액티브이면, 고속 바이어스 신호 HSBIAS는 액티브이어서, 버퍼 B3의 출력을 하이로 구동시킨다. 이는 PiN 다이오드 D1을 온으로 바이어스하여 커패시터 C1을 커넥터 핀에 연결시킨다. 그러면, 드라이버 B1는 커패시터 C1 및 다이오드 D1을 통하여 커넥터 핀으로 향하는 출력 신호를 구동시킬 수 있다.
디스플레이포트 출력이 액티브이면, 디스플레이포트 바이어스 신호 DPBIAS는 액티브이어서, 버퍼 B4의 출력을 하이로 구동시킨다. 이는 PiN 다이오드 D2를 바이어스하여, 그 다이오드 D2가 턴 온되어 커패시터 C2의 출력을 커넥터 핀에 연결시킨다. 그러면, 드라이버 B2는 커패시터 C2 및 다이오드 D2를 통하여 커넥터 핀으로 향하는 신호를 구동시킬 수 있다.
고속 출력이 액티브이면, 커넥터 핀의 출력 신호에 간섭할 수 있는 디스플레이포트 경로를 통과하는 반사를 방지하기 위해 조치가 취해져야 한다. 이런 이유로, 본 발명의 실시예는 도시된 바와 같이 커패시터 C2 및 다이오드 D2 사이에 패드 P1을 추가로 포함할 수 있다. 이 패드 P1은 저항기 pi 또는 t-네트워크 또는 다른 적절한 감쇠기의 형태를 가질 수 있다.
고속 출력이 액티브이면, 커넥터 핀의 신호들은 오프인 다이오드 D2를 통과하고, 이어서 패드 P1 및 커패시터 C2를 통과함으로써, 오프인 디스플레이포트 B2의 출력에 나타날 수 있다. 비록 그때 디스플레이포트 드라이버 B2가 오프이지만, 일부 신호는 그의 출력에서 반사할 수 있고, 다시 커패시터 C2, 패드 P1, 및 다이오드 D2를 통해 전진하여, 커넥터 핀에 나타나고 원하는 신호에 간섭할 수 있다.
본 발명의 특정 실시예에서, 오프 다이오드 D2는 대략 6 dB 감쇠를 반송(return) 신호에 제공한다. 패드 P1은 추가의 4 dB 감쇠를 제공할 수 있으며, 반면에 디스플레이포트 버퍼 B2는 그 신호를 반사하여 송신하기 때문에 추가의 10 dB 신호 저감을 제공할 수 있다. 신호가 전진함에 따라, 그 신호는 패드 P1 및 다이오드 D2와 다시 만나게 되고, 이들의 감쇠에 의해 다시 감소된다. 이러한 방식으로, 반사 신호는 패드 P1을 두 번 통과하고, 그럼으로써 두 번 감쇠된다. 디스플레이포트 출력 B2가 액티브이면, 패드 P1은 신호를 감쇠시키지만, 단지 한 번만 감쇠시킨다. 따라서, 본 발명의 여러 실시예에서, 디스플레이포트 버퍼 B2는 패드 P1으로 인한 손실의 원인이 되는 드라이브 강도를 증가시켰다.
본 발명의 특정 실시예에서, 고속 출력은 대략 디스플레이포트 출력보다 두배 빠르다. 그러한 상황에서, P1과 같은 패드는 고속 송신 경로에서 필요하지 않지만, 이는 포함될 수 있다.
도 8a와 같은 여러 예에서, 신호 경로는 명료성을 기하기 위해 단일 종단되는(single-ended) 것으로 도시된다. 본 발명의 여러 실시예에서, 신호 경로는 단일 종단되거나 차분적(differential)일 수 있다.
도 8b에서, 고속 입력은 보조 입력과 핀을 공유할 수 있다. 앞서와 같이, 고속 입력은 DC 차단을 제공하는 커패시터 C1에 의해 AC 연결될 수 있다. 보조 입력 핀은 DC 신호를 통과시키면서 AC 신호를 차단시킬 수 있는 인덕터 L1을 통해 분리될 수 있다. 도시된 바와 같이, 추가의 필터링을 제공하기 위해 커패시터 C2가 추가로 포함될 수 있다. 앞서와 같이, AUX 신호 경로는 도시된 바와 같이 커패시터 C3를 통해 AC 연결될 수 있다.
본 발명의 몇몇 실시예에서, 보조 신호는 I2C 신호일 수 있다. 이 경우, 커패시터 C1에 의한 부하 및 버퍼 B1의 입력 저항은 I2C 신호를 제공하는 드라이버를 과부하시키고 I2C 신호 전송시 오차를 유발하기에 충분할 수 있다. 따라서, 본 발명의 실시예는 도시된 바와 같이 PiN 다이오드 D1을 포함할 수 있다. 이 핀 다이오드는 커패시터 C1이 필요하지 않을 때 이를 분리하는데 사용될 수 있다.
구체적으로, I2C 신호가 수신되면, 바이어스 신호 HSBIAS는 인액티브(로우)일 수 있어, 버퍼 B2의 출력을 로우로 구동시킨다. 이는, 다시 다이오드 D1을 턴 오프시켜, I2C 신호를 커패시터 C1과 분리시킬 수 있다. 멀티플렉서 M1는 I2C 라인을 선택할 수 있다.
유사하게, AUX 신호가 수신되면, HSBIAS는 다시 로우일 수 있고, 이는 커패시터 C1을 AUX 라인과 분리시킬 수 있다. 멀티플렉서 M1은 AUX 신호 경로를 선택할 수 있고, 이는 다시 커패시터 C3를 통해 AC 연결될 수 있다.
고속 신호가 수신되면, HSBIAS는 액티브(하이)일 수 있으며, 그럼으로써 버퍼 B2의 출력을 하이로 구동시킨다. 멀티플렉서 M1은 저항기 R3를 선택할 수 있어, 버퍼 B2의 출력으로부터 D1을 통해 제공되는 전류의 반송 경로를 제공한다. 이는 다이오드 D1을 턴 온시킬 수 있고 고속 신호의 수신을 위해 커넥터 핀을 커패시터 C1에 연결할 수 있다.
여러 디스플레이들은 디스플레이의 일부로서 부착된 전용 케이블을 포함할 수 있다. 이는 테더드(tethered) 케이블이라 지칭될 수 있다. 테더드 케이블은 다른 유형의 모니터들 중에서 디스플레이포트 모니터 또는 HSIO 모니터에 사용될 수 있다. 또한, 이러한 케이블은 디스플레이포트 또는 HSIO 소스에 의해 구동될 수 있다. 따라서, 이러한 디바이스들이 이들 스스로 적절히 구성할 수 있도록 이들이 연결되는 것이 어떤 것인지를 판단할 수 있는 것이 바람직하다. 이에 대한 예가 다음 도면에 도시된다.
도 9는 디바이스들이 어떤 유형의 디바이스들에 연결되는지를 판단할 때 디바이스들에 의해 사용되는 회로 및 방법을 예시한다. 라인 910에서, 디스플레이포트 소스 또는 호스트는 디스플레이포트 싱크 또는 엔트포인트와 통신한다. 다시, 구성 핀 CFG1 및 CFG2가 풀 다운된다. 테더드 케이블은 수동형 케이블일 수 있고, 디스플레이포트 싱크 또는 엔드포인트는 디스플레이포트 디바이스로서 동작할 수 있다.
라인 920에서, 디스플레이포트 소스 또는 호스트는 HSIO 싱크 또는 엔드포인트와 통신한다. 싱크 또는 엔드포인트는 HSIO 디바이스이기 때문에, 테더드 케이블은 액티브이다. 그러나, 소스 또는 호스트는 디스플레이포트 디바이스이기 때문에, 테더드 케이블은 바이패스 모드로 동작하여 전력을 절감할 수 있다. 즉, 포함된 클럭 및 데이터 복원 회로는 인액티브일 수 있다. HSIO 싱크 또는 엔드포인트가 (LSR2P TX 핀일 수 있는) LSx 핀 상에서 풀 업을 검출하지 않기 때문에, 그 HSIO 싱크 또는 엔드포인트는 디스플레이포트 모드로 동작할 수 있다. HSIO 싱크는 또한 CFG2를 로우로 구동시킬 수 있다.
라인 930에서, 소스 또는 호스트는 HSIO 디바이스이며, 반면에 싱크 또는 엔드포인트는 디스플레이포트 디바이스이다. HSIO 소스 또는 호스트는 CFG1 및 CFG2 라인 상에 풀 다운을 제공한다. 이 예에서, 풀 다운 저항기는 1 Meg의 값을 갖지만, 다른 저항기들이 본 발명의 실시예에 부합하여 사용될 수 있다. HSIO 소스 또는 호스트는 구성 핀 CFG2 상의 전압이 로우이고(즉, 풀 없이 없고), CFG1 또한 로우(따라서, 케이블은 어댑터가 아님)라고 판단한다. 따라서, HSIO 소스 또는 호스트는 디스플레이포트 모드로 동작한다.
라인 940에서, HSIO 소스 또는 호스트는 HSIO 싱크 또는 엔트포인트와 통신한다. 앞서와 같이, HSIO 소스 또는 호스트는 LSx 핀 상에 풀 업, 그리고 구성 핀 CFG1 및 CFG2 상에 풀 다운을 제공한다. HSIO 싱크 또는 엔드포인트는 LSx 핀 상에서 풀 업을 검출하고, 따라서 HSIO 디바이스로서 동작한다. 이 실시예에서, 싱크 또는 디스플레이는 CFG2 상에 100 K 풀 업을 제공할 수 있지만, 본 발명의 다른 실시예에서는 다른 크기의 저항기가 사용될 수 있다. 따라서, HSIO 소스 또는 호스트는 핀 CFG2 상의 전압이 하이이고, 따라서 HSIO 디바이스로서 동작한다는 것을 검출한다.
본 발명의 특정 실시예에서, 테더드 케이블은 회로를 포함할 있는 플러그뿐만 아니라, 추가 회로를 포함할 수 있는 Y 케이블을 갖는다. 본 발명의 다른 실시예에서, 모든 회로는 테더드 케이블의 플러그 또는 Y 케이블 부분에 포함될 수 있다. 일예가 다음 도면에 도시된다.
도 10은 본 발명의 실시예에 따른 테더드 케이블의 회로를 예시한다. 도 2에 도시된 커넥터와 같은 커넥터에 삽입하기 위해 플러그가 제공된다. 이 플러그는 회로를 더 포함하는 Y 케이블 하우징 부분에 연결되는 플러그-Y 케이블 부분에 부착된다. 이로부터 Y 케이블은 모니터 다층 기판에 부착된다.
이 예에서, 고속 신호는 클럭 및 데이터 복원 회로(1010 및 1030)를 통해 모니터에 의해 수신되며, 이 모니터 및 복원 회로는 Y 케이블 하우징 내에 배치될 수 있다. 이러한 클럭 및 데이터 복원 회로의 출력은 클럭 및 데이터 복원 회로(1020 및 1040)로 제공된다. 클럭 및 데이터 복원 회로(1020 및 1040)의 출력은 PiN 다이오드 D1-D4에 의해 HSIO 또는 디스플레이포트 신호로서 제공된다. 이 도면에서 PiN 다이오드 D1-D4의 바이어싱 저항기는 명료성을 기하기 위해 생략되었음을 주목하자. 다시, 케이블이 디스플레이포트 신호를 제공하도록 작동하면, 클럭 및 데이터 복원 회로는 바이패스 모드로 동작하여 전력을 절감할 수 있다. 유사하게, 모니터 클럭 및 데이터 복원 회로(1050 및 1070)로부터 제공되는 고속 신호가 수신되어 플러그 내 클럭 및 데이터 복원 회로(1060 및 1080)로 제공된다. 이러한 신호들은 도시된 바와 같이 분리될 수 있다.
도시된 예에서, PiN 다이오드 D1-D4는 HSIO 및 디스플레이포트 신호들을 분리하는데 사용된다. 본 발명의 다른 실시예에서, 저항기, 멀티플렉서, 또는 다른 회로 또는 부품이 사용될 수 있다.
본 발명의 여러 실시예에서, 데이터 커넥션의 신뢰성 및 정밀성은 호스트 내 회로, 케이블, 및 다른 디바이스를 조정하거나 훈련시킴으로써 향상될 수 있다. 이러한 회로는 케이블 스큐(skew), 크로스토크(특히 커넥터에서)를 보상하는 회로, 채널 보상(이를 테면 등화 또는 반사 제거), 및 그러한 다른 회로를 포함할 수 있다. 이러한 회로는 여러 파라미터를 이용하여 조정될 수 있다. 본 발명의 여러 실시예에서, 이러한 회로에 대한 파라미터는 제조자에 의해 조정되거나 또는 달리 결정될 수 있으며 동작 동안에 부하의 프리세트(presets)로서 저장된다. 본 발명의 다른 실시에에서, 이러한 파라미터는 시스템이 연결된 동안 결정될 수 있다. 이러한 훈련 또는 조정은 파워 업, 재시동, 또는 다른 주기적 또는 이벤트 기반 시간 동안 수행될 수 있다. 이러한 루틴 또는 다른 루틴은 케이블의 호스트에서 근단(near end)까지의 경로, 케이블을 통한 경로, 및 케이블에서 디바이스 또는 다른 호스트까지의 경로를 조정하는데 사용될 수 있다.
이러한 조정은 여러 방식으로 수행될 수 있다. 예를 들어, 호스트는 케이블의 근단을 루프백 모드로 놓고, 데이터를 송신하고, 그 데이터를 수신한 다음, 송신 및 수신 파라미터를 적절히 조정할 수 있다. 마찬가지로, 디바이스는 케이블의 그의 근단을 루프백 모드로 놓고, 데이터를 송신하고, 데이터를 수신한 다음, 송신 및 수신 파라미터를 적절히 조정할 수 있다. 호스트 또는 디바이스 중 어느 하나 또는 둘 다는 또한 이들의 원단(far end)을 루프백 모드로 놓아, 케이블을 조정 루틴에 역시 포함시킬 수 있다. 일예가 다음 도면에 도시된다.
도 11은 본 발명의 실시예에 따른 케이블 및 관련 회로를 조정하기 위한 방법을 예시한다. 동작(1110)에서, 조정 또는 훈련 절차가 시작된다. 이는 파워 업, 케이블 연결, 리셋 상태, 또는 다른 주기적 또는 이벤트 구동 기준에 의해 트리거될 수 있다. 동작(1120)에서, 케이블의 근단은 루프백 모드로 놓는다. 동작(1130)에서, 루프백 경로를 통해 신호가 송신되고 수신된다. 동작(1140)에서, 근단 회로에 대한 송신 및 수신 파라미터가 최적화될 수 있다. 동작(1150)에서, 케이블의 근단은 루프백 모드로 놓을 수 있다. 다시, 동작(1160)에서 이 루프백 경로를 통해 신호가 송신되고 수신될 수 있다. 동작(1170)에서, 원단 회로에 대한 송신 및 수신 파라미터가 최적화될 수 있다. 이러한 절차는 호스트 및 디바이스 회로들 중 어느 하나 또는 둘 다에 의해 수행될 수 있다.
전술한 본 발명의 실시예의 설명은 예시 및 설명 목적으로 제시되었다. 이러한 설명은 모두 망라된 것은 아니고 또는 본 발명을 기술된 바로 그 유형로 제한하고자 하는 것은 아니며, 전술한 지침에 비추어 많은 변형 및 변경이 가능하다. 이러한 실시예는 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하여 당업자가 본 발명을 예상되는 특정 용도에 적합한 것으로서 여러 실시예 및 여러 변형으로 잘 활용할 수 있도록 선택되고 설명되었다. 따라서, 본 발명은 다음의 특허청구범위의 범주 내에서 모든 변형 및 등가물을 망라하는 것으로 의도된다.

Claims (22)

  1. 액티브 케이블로서,
    케이블;
    상기 케이블의 제1 단부에 연결된 제1 플러그; 및
    상기 케이블의 제2 단부에 연결된 제2 플러그
    를 포함하고,
    상기 제1 플러그는,
    상기 제1 플러그의 입력에서 수신된 신호들을 리타임(retime)하는 제1 클럭 및 데이터 복원 회로,
    상기 케이블로부터 수신된 신호들을 리타임하는 제2 클럭 및 데이터 복원 회로, 및
    상기 제1 클럭 및 데이터 복원 회로 및 상기 제2 클럭 및 데이터 복원 회로를 구성하는 제1 마이크로컨트롤러
    를 포함하며,
    상기 제2 플러그는,
    상기 제2 플러그의 입력에서 수신된 신호들을 리타임하는 제3 클럭 및 데이터 복원 회로,
    상기 케이블로부터 수신된 신호들을 리타임하는 제4 클럭 및 데이터 복원 회로, 및
    상기 제3 클럭 및 데이터 복원 회로, 및 상기 제4 클럭 및 데이터 복원 회로를 구성하는 제2 마이크로컨트롤러
    를 포함하는 액티브 케이블.
  2. 제1항에 있어서, 상기 케이블은 상기 제1 클럭 및 데이터 복원 회로의 출력을 상기 제4 클럭 및 데이터 복원 회로의 입력에 그리고 상기 제3 클럭 및 데이터 복원 회로의 출력을 상기 제2 클럭 및 데이터 복원 회로의 입력에 연결하는 액티브 케이블.
  3. 제1항에 있어서, 상기 제1 마이크로컨트롤러 및 상기 제2 마이크로컨트롤러는 상기 제1 플러그 및 상기 제2 플러그 상의 핀들을 이용하여 프로그램가능한 액티브 케이블.
  4. 제1항에 있어서, 상기 제1 클럭 및 데이터 복원 회로는 등화기 회로를 포함하는 액티브 케이블.
  5. 제1항에 있어서, 상기 제1 클럭 및 데이터 복원 회로는 디엠퍼시스(de-emphasis) 회로를 포함하는 액티브 케이블.
  6. 제1항에 있어서, 상기 제1 마이크로컨트롤러는 상기 제1 클럭 및 데이터 복원 회로의 출력을 상기 제2 클럭 및 데이터 복원 회로의 입력에 연결되도록 구성할 수 있는 액티브 케이블.
  7. 제1항에 있어서, 상기 제1 마이크로컨트롤러는 상기 제2 클럭 및 데이터 복원 회로의 출력을 상기 제1 클럭 및 데이터 복원 회로의 입력에 연결되도록 구성할 수 있는 액티브 케이블.
  8. 케이블 어셈블리로서,
    케이블;
    상기 케이블의 제1 단부에 연결되며, 신호들을 수신 및 송신하는 제1 회로를 포함하는 제1 플러그; 및
    상기 케이블의 제2 단부에 연결되며, 신호들을 수신 및 송신하는 제2 회로를 포함하는 제2 플러그
    를 포함하며,
    상기 케이블이 제1 프로토콜에 부합한 신호들을 전달할 때, 상기 제1 회로 및 상기 제2 회로는 전력을 공급받으며, 상기 케이블이 제2 프로토콜에 부합한 신호들을 전달할 때, 상기 제1 회로 및 상기 제2 회로는 전력을 공급받지 않는 케이블 어셈블리.
  9. 제8항에 있어서, 상기 제1 회로는 상기 제1 플러그의 핀들에 연결된 입력을 갖는 제1 클럭 및 데이터 복원 회로, 및 상기 케이블의 컨덕터들에 연결된 제2 클럭 및 데이터 복원 회로를 포함하는 케이블 어셈블리.
  10. 제9항에 있어서, 상기 제1 클럭 및 데이터 복원 회로, 및 상기 제2 클럭 및 데이터 복원 회로를 구성하는 마이크로컨트롤러를 더 포함하는 케이블 어셈블리.
  11. 제10항에 있어서, 상기 마이크로컨트롤러는 상기 제1 플러그의 적어도 하나의 핀을 이용하여 프로그램될 수 있는 케이블 어셈블리.
  12. 제11항에 있어서, 상기 마이크로컨트롤러는 상기 제1 플러그의 상기 적어도 하나의 핀에 제공된 코드를 이용하여 프로그램될 수 있는 케이블 어셈블리.
  13. 제12항에 있어서, 상기 코드는 암호화되는 케이블 어셈블리.
  14. 전자 디바이스로서,
    복수의 핀들을 포함하는 커넥터;
    상기 복수의 핀들 중 제1 핀에 연결된 제1 출력 회로
    를 포함하며,
    상기 제1 출력 회로는,
    상기 제1 핀에 연결된 선택 회로;
    상기 선택 회로에 연결된 제1 드라이버 AC; 및
    상기 선택 회로에 연결된 감쇠기에 연결된 제2 드라이버 AC
    를 포함하는 전자 디바이스.
  15. 제14항에 있어서, 상기 커넥터는 커넥터 인서트(insert)인 전자 디바이스.
  16. 제14항에 있어서, 상기 커넥터는 커넥터 리셉터클(receptacle)인 전자 디바이스.
  17. 제14항에 있어서, 상기 감쇠기는 pi 네트워크인 전자 디바이스.
  18. 제14항에 있어서, 상기 선택 회로는 복수의 PiN 다이오드들을 포함하는 전자 디바이스.
  19. 제14항에 있어서, 상기 선택 회로는 멀티플렉서를 포함하는 전자 디바이스.
  20. 제14항에 있어서,
    상기 복수의 핀들 중 제2 핀에 연결된 제1 단자를 갖는 제1 스위치;
    상기 제1 스위치의 제2 단자에 연결된 수신 회로 AC;
    상기 제2 핀에 연결된 제1 단자를 갖는 인덕터; 및
    상기 인덕터의 제2 단자와 접지 사이에 연결된 커패시터
    를 포함하는 수신 회로를 더 포함하는 전자 디바이스.
  21. 제20항에 있어서,
    상기 인덕터의 상기 제2 단자에 연결된 멀티플렉서를 더 포함하는 전자 디바이스.
  22. 제20항에 있어서, 상기 스위치는 PiN 다이오드를 포함하는 전자 디바이스.
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