JPH0626332B2 - デジタル通信路の同期装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタル通信路の同期装置に関する。具体的に
は、デジタル通信路を有するボタン電話主装置あるいは
ＰＢＸ等の装置を複数リンク接続する場合に、リンク接
続された装置全体の同期を制御する改良された同期装置
を提供せんとするものである。

［従来の技術］ デジタル通信網においては、通常は１つの主局と、多く
の従局とがあり、主局には高精度の基準クロック発振器
があり、この主局からの基準クロックを受けて従局はこ
れに同期をとり動作するようになっている。このように
従局が主局のクロック源に対して従属して同期する網構
成は、階層構造になっており、ある階層に属する局に対
しては１つ上の階層から常時基準クロックが供給される
いわゆる常時同期方式がとられている。

一方このようなデジタル通信網に接続されるＰＢＸ（構
内交換機）等の通信装置に対して、デジタル通信網は、
たとえばＩＳＤＮ（総合サービス・デジタル統合網）の
ベーシック回線のように、デジタル通信網から呼が生起
するごとに基準クロックが供給されるコール・バイ・コ
ールの同期方式を要求する場合がある。

このようなコール・バイ・コール型のデジタル回線網に
それぞれ接続された１つの主装置と多くの従装置がスタ
ー型に接続されている場合には、デジタル回線網に主装
置は同期し、従装置は主装置に従属して同期する場合
と、デジタル回線網に従装置が従属同期し、主装置は従
装置に従属同期する場合があった。

［発明が解決しようとする課題］ １つの主装置と多くの従装置がスター型にリンク接続さ
れ、それらのそれぞれがデジタル回線網に接続可能であ
る場合に、呼の発生するごとに基準となるクロック源が
速やかに移動することができず、複数の呼が競合した場
合には完全な調停がなされてはいなかったから、これら
を解決するとともに、クロック源が移動する過程で生ず
る相互同期状態での同期周波数および位相を、リンク伝
送路の遅延時間に影響されることなく所望の精度内に、
速やかに、滑らかに、かつ、確実に収めなければならな
いという解決されるべき課題が残されていた。

［課題を解決するための手段］ 複数本のデジタル回線を収容することのできる複数の装
置のうちの１つを主装置、他の装置を従装置としてスタ
ー型にリンク接続した。

１つの主装置（マスター・スイッチ）は多くの従装置
（ローカル・スイッチ）との間とリンク接続するための
ＭＳリンク同期部と、外部からのデジタル回線を収容す
るデジタル・トランクと、クロックを発生するためのク
ロック発生器と、通信信号や制御信号をリンク伝送路お
よびデジタル伝送路において時分割多重データ信号とし
て送受可能なように制御するためのハイウェイ・スイッ
チ(U.S.P.4,658,397)とからなる構成要素と、これらの
各構成要素間を結び多くの信号を各構成要素間でやりと
りするための多くのバスを含んでいる。

多くのローカル・スイッチのそれぞれは、マスター・ス
イッチの内部構成と実質的に同じ内部構成を有してい
る。

１つのマスター・スイッチと多くのローカル・スイッチ
を含む本装置は、同期をとる場合に３つの階層からなる
構成をとる。

第１の階層はローカル・スイッチのデジタル・トランク
であり、第２の階層はローカル・スイッチのリンク同期
部（ＬＳリンク同期部）であり、第３の階層はＭＳリン
ク同期部とデジタル・トランクを含むマスター・スイッ
チである。

マスター・スイッチのバスには第１クロック・バス，第
２クロック・バスとビジィ・バスが含まれている。マス
ター・スイッチおよび多くのローカル・スイッチのデジ
タル・トランクのうちのいずれかが、デジタル回線から
抽出した、たとえば６４kHzのクロックを第２のクロッ
ク・バスに送出し、それをクロック源としてクロック発
生器では、第２クロック・バスのクロックに同期して、
たとえば2.048MHzのクロックを発生して第１クロック・
バスに送出する。マスター・スイッチ内のＭＳリンク同
期部およびデジタル・トランクは第１クロック・バスに
同期して動作する。マスター・スイッチに含まれたＭＳ
リンク同期部と多くのデジタル・トランクはビジィ・バ
スを監視しており、すでにクロック源となるマスター・
クロックが第２クロック・バスに存在していることを知
ることができる。

多くのローカル・スイッチのそれぞれも、マスター・ス
イッチと同じく第１クロック・バス，第２クロック・バ
スおよびビジィ・バスを有しているほか、クロック源と
なり得るマスター権に関する制御信号を伝達するマスタ
ー権制御バスと、クロックの送出を制御するクロック送
出制御バスとを含んでいる。

［作用］ マスター・スイッチおよび多くのローカル・スイッチの
デジタル・トランクに接続されたデジタル回線は、いず
れもクロック源となり得る。そのうちのただ１つが選択
されてマスター・クロックとなり、その６４kHzのクロ
ックがマスター・スイッチ内またはローカル・スイッチ
内の第２クロック・バスによりクロック発生器に送ら
れ、クロック発生器ではそれに同期した2.048MHzのクロ
ックを発生して第１クロック・バスに送出する。第１ク
ロック・バスのクロックはマスター・スイッチ内のすべ
てのＭＳリンク同期部およびデジタル・トランクまたは
ローカル・スイッチ内のすべてのＬＳリンク同期部およ
びデジタル・トランクにおいて受信されて同期が得られ
る。この第１クロック・バスのクロックは、ＭＳリンク
同期部またはＬＳリンク同期部から、リンク伝送路を介
し、各ローカル・スイッチのＬＳリンク同期部またはマ
スター・スイッチのＭＳリンク同期部に送られて、そこ
から第２クロック・バスに出力され、クロック発生器に
おいて６４kHzのクロックに同期して２．０４８MHzのク
ロックを発生して、これがそのローカル・スイッチ内ま
たはマスター・スイッチ内のすべてのＬＳリンク同期部
およびデジタル・トランク、またはＭＳリンク同期部お
よびデジタル・トランクに第１クロック・バスによって
伝送されて、これに同期した動作が得られる。

マスター・クロックの選択動作において、まず第１階層
である各ローカル・スイッチのデジタル・トランクから
ただ１つのクロックが選択可能であり、その選択された
クロックは第２階層である各ローカル・スイッチ内の多
くのＬＳリンク同期部のうちの１つが上りリンク伝送路
でそれに対向するマスター・スイッチのＭＳリンク同期
部に送られる。各ローカル・スイッチ内で１つのクロッ
クを選択する場合に、ビジィ・バス，マスター権制御バ
スおよびクロック送出制御バスが使用される。このマス
ター権制御バスにより、マスター権の要求やマスター権
の指定がなされる。すなわち、ローカル・スイッチはビ
ジィ状態にはなく新たなクロック源が発生したとき、こ
れをマスター・クロックとするべくマスター権要求をマ
スター・スイッチに要求し、これを受けたマスター・ス
イッチではクロック源が競合した場合には調停して、１
つのクロック源を選択して、マスター権要求をしてきた
ローカル・スイッチからの新たなクロック源をマスター
・クロックにする場合には、このローカル・スイッチに
マスター権指定が送出される。

上りのリンク伝送路から、第３階層をなす対向するマス
ター・スイッチの各ＭＳリンク同期部およびマスター・
スイッチ内の多くのデジタル・トランクのうちから１つ
がビジィ・バスを用いて選択され、それがマスター・ク
ロックとなる。

したがって、マスター・スイッチおよびローカル・スイ
ッチに含まれた多くのデジタル・トランクに接続された
デジタル回線のすべてにマスター・クロック源になる機
会が存在する。これらのマスター・クロック源になり得
る多くのデジタル回線が接続されたローカル・スイッチ
の呼が競合した場合は、ローカル・スイッチからのマス
ター権要求にもとづき、マスター・スイッチが競合を調
停して１つのローカル・スイッチにマスター権指定を送
出するから、たとえ、同時に２つ以上のローカル・スイ
ッチからマスター権要求があったとしても、競合により
マスター・クロックが混乱する事態は生じない。

このようなマスター・クロック源が全く存在しないとき
には、マスター・スイッチ内のクロック発生器が自走し
て、マスター・クロックの発生するまで、この自走クロ
ックが出力される。

［実施例］ 本発明の一実施例を図面を用いて説明する。

第１−１図は本発明に用いられるマスター・スイッチ
（ＭＳ）１００と、そこにスター状に接続された多くの
ローカル・スイッチ（ＬＳ）６００−１〜６００−Ｎの
接続を示している。マスター・スイッチ１００および多
くのローカル・スイッチ６００−１〜６００Ｎには、そ
れぞれ多くのデジタル回線の入出力線ＤＩおよびＤＯが
接続され、マスター・スイッチ１００と各ローカル・ス
イッチ６００−１〜６００−Ｎとの間は、下りおよび上
りのリンク伝送路ＬＤ，ＬＵで接続されている。

第１−２図には第１−１図に示したマスター・スイッチ
（ＭＳ）１００と多くのローカル・スイッチ（ＬＳ）６
００−１〜６００−Ｎのより具体的な接続関係と、それ
らに含まれた構成要素が示されている。

マスター・スイッチ（ＭＳ）１００には通話信号や制御
信号を下りおよび上りのリンク伝送路ＬＤ，ＬＵにおい
て時分割多重データ信号として送受可能なように制御す
るためのＵ．Ｓ．Ｐ．4,658,397ですでに公知となって
いるハイウェイ・スイッチ（ＨＷＳ）１０１と、クロッ
クを発生するクロック発生器（ＣＧ）１１０と、ローカ
ル・スイッチ（ＬＳ）６００−１とリンク伝送路ＬＤ，
ＬＵを介して信号を送受するＭＳリンク同期部（ＭＳ
Ｓ）２００−１〜２００−ｎないしローカル・スイッチ
（ＬＳ）６００−Ｎとリンク伝送路ＬＤ，ＬＵを介して
信号を送受するＭＳリンク同期部（ＭＳＳ）２００−ｐ
〜２００−ｑとデジタル回線の入力線ＤＩおよび出力Ｄ
Ｏを収容するデジタル・トランク１４０−１〜１４０−
ｎとを含んでいる。

各ローカル・スイッチ（ＬＳ）６００もハイウェイ・ス
イッチ（ＨＷＳ）６０１，クロック発生器（ＣＧ）６１
０，ＬＳリンク同期部（ＬＳＳ）７００−１〜７００−
ｎとデジタル回線を収容するデジタル・トランク６４０
−１〜６４０−ｎを含んでおり、それらはそれぞれマス
ター・スイッチ（ＭＳ）１００のハイウェイ・スイッチ
（ＨＷＳ）１０１，クロック発生器（ＣＧ）１１０，Ｍ
Ｓリンク同期部（ＭＳＳ）２００，デジタル・トランク
（ＤＴ）１４０に対応している。

第１−３図はマスター・スイッチ（ＭＳ）１００の内部
構成を示した図である。ここには多くの信号を伝達する
ためのバスがある。

リセット信号１０９はバスによって各ＭＳリンク同期部
（ＭＳＳ）２００−１〜２００−ｑおよびデジタル・ト
ランク（ＤＴ）１４０−１〜１４０−ｎに接続されてお
り、本同期装置の動作の開始時に印加されて、リセット
を行う。

フレーム信号１０２はハイウェイ・スイッチ（ＨＷＳ）
１０１から出力され、バスによって各ＭＳリンク同期部
（ＭＳＳ）２００−１〜２００−ｑおよびデジタル・ト
ランク（ＤＴ）１４０−１〜１４０−ｎに印加され、フ
レーム構成の時分割多重による各種信号の送受信のタイ
ミングとして使用される。

ＰＣＭ入力信号１０３はハイウェイ・スイッチ（ＨＷ
Ｓ）１０１から出力されて各デジタル・トランク（Ｄ
Ｔ）１４０−１〜１４０−ｎへバスによって入力される
ＰＣＭ（パルス・コード・モジュレーション）信号であ
る。

同じく、ＰＣＭ入力信号１０６はハイウェイ・スイッチ
（ＨＷＳ）１０１から出力されて、それぞれのＭＳリン
ク同期部（ＭＳＳ）２００−１〜２００−ｑへ個別に入
力されるＰＣＭ信号である。

ビジィ信号１０７は各ＭＳリンク同期部（ＭＳＳ）２０
０−１〜２００−ｑおよびデジタル・トランク（ＤＴ）
１４０−１〜１４０−ｎと接続され、ＭＳリンク同期部
（ＭＳＳ）２００−１〜２００−ｑにおいては対向する
ローカル・スイッチ６００側から本同期装置全体のクロ
ックのマスターとなるマスター・クロックの候補が送ら
れてきたとき、このビジィ信号１０７の状態を監視して
おり、“Ｈ”ならばまだマスター・クロックが存在して
いないことが分るので、信号２１７９を送出してビジィ
信号１０７を“Ｌ”にして、対向するローカル・スイッ
チ（ＬＳ）６００側から送られてきた６４kHzのクロッ
クをマスター・クロックにするために信号２５３９とし
て送出し、これが第２クロック信号１０８としてバネに
よりクロック発生器（ＣＧ）１１０に印加される。

同様にしてデジタル・トランク（ＤＴ）１４０−１〜１
４０−ｎにおいてもビジィ信号１０７の状態を監視して
おり“Ｈ”ならば他にマスター・クロックが存在してい
ないことが分るので信号１５２８を送出してビジィ信号
を“Ｌ”にしてデジタル回線の入力線ＤＩから抽出した
６４kHzのクロックをマスター・クロックにするために
信号１５２９として送出し、これが第２クロック信号１
０８としてバスによりクロック発生器（ＣＧ）１１０に
印加される。

クロック発生器（ＣＧ）１１０では多くのＭＳリンク同
期部２００やデジタルトランク１４０のうちの１つから
送られてきた第２クロック信号１０８を受けて、それを
マスター・クロックとして、それに同期した２．０４８
MHzの第１クロック信号１１９９と４．０９６MHzの信号
１１９８を発生する。このマスター・クロックが存在し
ない場合には、クロック発生器（ＣＧ）１１０は自走し
て第１クロック信号１１９９と信号１１９８を発生す
る。

この信号１１９８と第１クロック信号１１９９とはハイ
ウェ・スイッチ（ＨＷＳ）１０１に、また第１クロック
信号１１９９はバスによって各ＭＳリンク同期部２００
およびデジタル・トランク１４０へ印加され同期信号と
して使用される。

ＰＣＭ出力信号１４２１および４１４９は、それぞれ、
各デジタル・トランク（ＤＴ）１４０−１〜１４０−ｎ
からのＰＣＭ出力信号をまとめたものとＭＳリンク同期
部（ＭＳＳ）２００−１〜２００−ｑからのＰＣＭ出力
信号を個別にハイウェイ・スイッチ（ＨＷＳ）１０１に
印加するものである。

各ＭＳリンク同期部（ＭＳＳ）２００および各デジタル
・トランク（ＤＴ）１４０には、それぞれの識別番号を
示す信号ＰＮ０〜７があらかじめ固定的に付与されてい
る。

第１−４図はローカル・スイッチ（ＬＳ）６００の内部
構成を示している。このローカル・スイッチ（ＬＳ）６
００の内部構成は第１−３図に示したマスター・スイッ
チ（ＭＳ）１００の内部構成に近似しているので、その
対応関係を記号によって示す。ＬＳリンク同期部（ＬＳ
Ｓ）７００−１〜７００−ｎは２００−１〜２００−ｎ
に、デジタル・トランク（ＤＴ）６４０−１〜６４０−
ｎは１４０−１〜１４０−ｎに、ハイウェイ・スイッチ
（ＨＷＳ）６０１は１０１に、クロック発生器（ＣＧ）
６１０は１１０に、フレーム信号６０２は１０２に、Ｐ
ＣＭ入力信号６０３，６０６はそれぞれれ１０３，１０
６にビジィ信号６０７は１０７に、第２クロック信号６
０８は１０８に、リセット信号６０９は１０９に、第１
クロック信号６１９９は１１９９に、信号６１９８は１
１９８に、信号７５３９は２５３９に、信号９１４９は
４１４９に、信号６５２８は１５２８に、信号６５２９
は１５２９に、信号６４２１は１４２１にそれぞれ対応
している。

ここで第１−４図における第１−３図との相違は、マス
ター権制御信号６０４とクロック送出制御信号６０５が
付加され、それにともなって、ＬＳリンク同期部（ＬＳ
Ｓ）７００から、信号７１８９と７１８８が出力され
て、それぞれマスター権制御信号６０４とクロック送出
制御信号６０５とになっていることである。

第２−１Ａ図および第２−１Ｂ図は、第１−３図および
第１−４図において下りおよび上りのリンク伝送路Ｌ
Ｄ，ＬＵによって時分割多重信号としてやりとりされる
伝送フォーマットを示している。

第２−１Ａ図（ａ）は１２５μｓの間の１フレームに含
まれたタイム・スロットＴＳ No.０〜３１で示すタイ
ム・スロットのうち、ＴＳ No.１〜３１はチャネルＣ
Ｈ１〜３１の制御用信号または情報用信号が、（ｂ）に
示すようにビットNo.１〜８にデータｄ０〜ｄ７として
入れられている。

タイム・スロットＴＳ No.０の内容は（ｃ）に示すよ
うにビットNo.１〜８まであり、これは（ｄ）のＦ No.
１〜８に示すように８個のフレームによって１マルチ・
フレームを構成している。ビットNo.１においては８kHz
のフレーム同期用ビットＦがあり、これはＣＭＩ符号
“１”のバイオレーションである。ビットNo.２にはフ
レームＦ No.１において“０”が、フレームＦ No.２
〜８においては“１”があり、これによってマルチ・フ
レーム同期パターン“０１１１１１１１”を送出する。

ビットNo.３はマルチ・フレーム同期が確立されていな
いとき等に出される警報用ビットＳである。ビットNo.
４は下りのリンク伝送路ＬＤにおいては、マスター権指
定ビットＭＣＤであり、ローカル・スイッチ６００のＬ
Ｓリンク同期部（ＬＳＳ）７００に対して、マスター・
クロックの送出権を許可する。上りのリンク伝送路ＬＵ
においては、第２−１Ｂ図（ｃ）および（ｄ）に示すよ
うにビットNo.４はマスター・クロックの送出要求をＬ
Ｓリンク同期部（ＬＳＳ）７００から対向するＭＳリン
ク同期部（ＭＳＳ）２００に対して要求するマスター権
要求ビット（ＭＲＱ）信号である。

第２−１Ａ図および第２−１Ｂ図においてビットNo.５
〜８はマスター・スイッチ（ＭＳ）１００とローカル・
スイッチ（ＬＳ）６００との間で必要となった情報を任
意に送受するためのビットＩＢ０〜３である。

第２−２図は多くのクロック源の中から１つのマスター
・クロックが選択される様子を概念的に示した階層図で
ある。

デジタル回線から抽出したクロック源ＣＬとそれを収容
しているローカル・スイッチ（ＬＳ）６００−１〜６０
０−Ｎのデジタル・トランク６４０−１〜６４０−Ｎが
第１の階層Ｌ１をなしている。

第１階層Ｌ１の多くのデジタル・トランク６４０−１−
１〜６４０−１−ｎ，……，６４０−Ｎ−１〜６４０−
Ｎ−ｎのうち、６４０−１−１および６４０−Ｎ−１が
オンになっており、デジタル伝送路からのクロックを各
ローカル・スイッチ６００においてただ１つ第２階層Ｌ
２へ送出する。

第２階層Ｌ２は多くのＬＳリンク同期部７００−１−１
〜７００−１−ｎ，……，７００−Ｎ−１〜７００−Ｎ
−ｎからなり、各ＬＳリンク同期部７００においてただ
１つのマスター・クロックとなりうるクロック源を選択
する。第２−２図においては、ＬＳリンク同期部７００
−１−１と７００−Ｎ−ｎとが選択されている。

上りのリンク伝送路ＬＵにより選択されたクロック源を
受けた第３階層Ｌ３をなすマスター・スイッチ１００で
は、ＭＳリンク同期部２００−１〜２００−ｑのほかに
デジタル・トランク１４０−１〜１４０−ｎがある。デ
ジタル・トランク１４０−１〜１４０−ｎにもデジタル
回線であるクロック源ＣＬが接続されているから、この
第３階層において、すでにデジタル・トランク１４０−
１がマスター・クロック（ＭＣ）として選択されている
場合には他のＭＳリンク同期部２００−１〜２００−ｑ
やデジタル・トランク１４０−２〜１４０−ｎはマスタ
ー・クロックとして選択されることはない。しかしなが
ら、マスター・クロックとして選択されていたデジタル
・トランク１４０−１がオフされたときには、ただちに
ＭＳリンク同期部２００−１が選択され、これがマスタ
ー・クロック（ＭＣ）となる。

多くのクロック源の中からただ１つが選択されてマスタ
ー・クロックとなるが、多くのクロック源、すなわち、
デジタル回線が同時に接続された場合には複数のデジタ
ル・トランク１４０，６４０あるいはＭＳリンク同期部
２００が同時にビジイ信号１０７を送出すると競合が生
じることになる。この競合状態においても、ただ１つの
クロック源を選択する競合制御が行われる。この競合制
御のために起動パルスが使用される。

第２−３図には第１階層Ｌ１における起動パルスのタイ
ミングが示されている。

多くのデジタル・トランク６４０−１−１〜６４０−Ｎ
−ｎ（第２−２図参照）において第２−３図（ａ）〜
（ｄ）に示すようなタイミングの起動パルスがそれぞれ
つくられ、その起動パルスの期間中にビジィ信号１０７
をチェックする。（ａ）はデジタル・トランク６４０−
１−１の内部において発生する起動パルスであり、その
パルス間隔は１フレームの時間である１２４μｓであ
り、そのパルス幅Ｔ_Ｒは、マスター・スイッチ１００か
ら最も遠方にあるローカル・スイッチ６００への往復時
間（ラウンド・トリップ遅延時間）よりも大きくとって
ある。各起動パルスは（ｂ），（ｃ），（ｄ）に示した
ように、このパルス幅Ｔ_Ｒだけ遅れて発生するから、タ
イミングが互いに一致することはない。

第２−４図は各起動パルスを発生する方法を示してい
る。（ａ）は2.048MHzの第１クロック信号６１９９（第
１−４図）、（ｂ）は１２５μｓ周期のフレーム信号６
０２（第１−４図）、（ｃ）は起動パルスの信号７２１
９を発生する各デジタル・トランク６４０にそれぞれあ
らかじめＰＮ０〜７として付与されている識別番号７２
１９ No.であり、（ｄ）には７２１９−０が、（ｅ）
には７２１９−１が、（ｆ）には７２１９−２が、
（ｇ）には７２１９−２５５が示されている。ここにお
いて、起動パルスの信号７２１９の幅４８８nsは第２−
３図においてはＴ_Ｒとして示された時間である。このよ
うに（ｂ）のフレーム信号６０２を基準にして、それぞ
れの識別番号７２１９ No.に応じてオーバーラップし
ないように各起動パルスを発生している。

この起動パルス発生の動作はマスター・スイッチ１００
においても同様に行われる。

第２−５図はマスター・クロックの切替えシーケンスの
一実施例を示している。

（ａ）はＬＳリンク同期部７００の状態番号ＳＬ１〜Ｓ
Ｌ８を、（ｂ）は信号７１８８（第１−４図）を、
（ｃ）はマスター権指定ビットＭＣＤ（第２−１Ａ図）
を、（ｄ）はビジィ信号１０７を、（ｅ）はマスター権
制御信号６０４を、（ｆ）はＬＳリンク同期部７００の
動作状態を、（ｇ）はＭＳリンク同期部２００の動作状
態を、（ｈ）はＭＳリンク同期部２００からビジィ信号
１０７として出力される信号２１７９を、（ｉ）はマス
ター送出権要求ビットＭＲＱ（第２−１Ｂ図）を、
（ｊ）はビジィ信号１０７を、（ｋ）はＭＳリンク同期
部２００の状態番号ＳＭ１〜ＳＭ８を表わしている。

ＬＳリンク同期部７００およびＭＳリンク同期部２００
はともにリセット信号６０９，１０９（第１−４図、第
１−３図）によってリセットされ、それぞれ（ａ）のＳ
Ｌ１，（ｋ）のＳＭ１の状態にある。ＭＳリンク同期部
２００はマスター権を指定する（ｃ）のマスター権指定
ビットＭＣＤ＝“１”のままとして、マスター権をＬＳ
リンク同期部に付与してはおらず、マスタ権を保有して
いる状態Ｍ（ｇ）にある。

一方、ＬＳリンク同期部７００はＳＬ１の状態（ａ）に
あって、まだ（ｅ）のマスター権制御信号６０４は
“Ｈ”であり、ＭＳリンク同期部２００に対してマスタ
ー権を要求するマスター権要求ビットＭＲＱを送出でき
ないスレーブＳ_ａ状態（ｆ）にある。そこでＬＳリンク
同期部７００は（ｅ）のマスター権制御信号６０４が
“Ｈ”であることを検出すると、マスター権制御信号６
０４を“Ｌ”にするべく信号７１８９（第１−４図）を
出力し、（ｅ）のマスター権制御信号６０４は“Ｌ”と
なり、ＬＳリンク同期部７００はＳＬ２（ａ）の状態に
移行し、ＭＳリンク同期部２００に対してマスター権を
要求するマスター権要求ビットＭＲＱを送出可能なスレ
ーブＳ_ｂ状態（ｆ）になる。たとえばローカル・スイッ
チ６００−１内のデジタル・トランク６４０−１−１〜
６４０−１−ｎ（第２−２図）のなかから、ただ１つマ
スター・クロック候補が選択されると、ローカル・スイ
ッチ６００−１内のビジィ信号６０７（第２−５図
（ｄ））が“Ｌ”となり、ＬＳリンク同期部７００から
マスター権要求ビットＭＲＱ＝“０”がＭＳリンク同期
部２００に対して出力され（ｆ）→（ｇ）、ＬＳリンク
同期部７００はＳＬ３（ａ）の状態になり、ＭＳリンク
同期部２００からマスター権指定ビットＭＣＤ＝“０”
が送られてくるのを待つスレーブＳ_ｃ（ｆ）の状態にな
る。

一方、ＭＳリンク同期部２００は、ＬＳリンク同期部７
００からマスター権要求ビットＭＲＱ＝“０”を受ける
とＳＭ２（第２−５図（ｋ））の状態になり、それまで
“Ｈ”であったビジィ信号１０７（ｊ）を“Ｌ”にする
ために（ｈ）の信号２１７９を“Ｌ”にする。そこでこ
のスレーブＳ_１の状態を１２８msの間続けると、ＬＳリ
ンク同期部７００に対して、マスター権指定ビットＭＣ
Ｄ＝“０”を送出し（ｇ）→（ｆ）、ＳＭ３（ｋ）の状
態、すなわちスレーブＳ_２の状態に入る。

ＬＳリンク同期部７００がマスター権指定ビットＭＣＤ
＝“０”（ｃ）を受けると、（ｂ）の信号７１８８
“Ｌ”を送出してクロック送出制御信号６Ｏ５（第１−
４図）を“Ｌ”にして、ＳＬ４（ａ）の状態、すなわち
マスター権を保有した状態Ｍ_Ｌ（ｆ）になり、デジタル
・トランク６４０から抽出したマスター・クロックをＭ
Ｓリンク同期部２００へ送出する。ローカル・スイッチ
６００に含まれたデジタル・トランク６４０が通信を終
了すると、（ｄ）のビジィ信号６０７は“Ｈ”となり、
（ｂ）の信号７１８８も“Ｈ”となり、クロック送出制
御信号６０５は“Ｈ”となって、ＬＳリンク同期部７０
０からＭＳリンク同期部２００へのマスター権要求ビッ
トＭＲＱ（ｉ）は“１”となり、マスター権はＭＳリン
ク同期部２００へ返され（ｆ）→（ｇ）、ＬＳリンク同
期部７００はＳＬ５（ａ）の状態、すなわちスレーブＳ
_ｂの状態になる。

マスター権がＭＳリンク同期部２００へ返されると、再
びマスター状態Ｍ（ｇ）となる。そこでマスター・スイ
ッチ１００内のデジタル・トランク１４０から呼が発生
してデジタル・トランク１４０の１つがマスター・クロ
ックになると、（ｊ）のビジィ信号１０７は“Ｌ”にな
りＳＭ５（ｋ）の状態になるが、ＭＳリンク同期部２０
０がマスター権を保有している状態Ｍ（ｇ）は持続す
る。

このような状態Ｍにあって、ＬＳリンク同期部７００か
らマスター権要求ビットＭＲＱ＝“０”が送出される
と、ＬＳリンク同期部７００はＳＬ６（ａ）の状態、す
なわちスレーブＳ_ｃの状態になり、ＭＳリンク同期部２
００では（ｊ）のビジィ信号１０７がビジィ状態でない
“１”になるのをＳＭ６（ｋ）の間待って１２８msの間
ＳＭ７（ｋ）、すなわちスレーブＳ_１の状態を経過する
と、ＬＳリンク同期部７００に対してマスター権指定ビ
ットＭＣＤ＝“０”を送出して、ＳＭ８（ｋ）、すなわ
ちスレーブＳ_２（ｇ）の状態になる。マスター権指定ビ
ットＭＣＤ＝“０”を受けたＬＳリンク同期部７００
は、ＳＬ７（ａ）、すなわちマスターＭ_Ｌの状態（ｆ）
に再び移る。

第２−６図はマスター・クロックの切替えシーケンスに
おけるクロック経路を示す回路図である。これを用いて
種々の場合のクロック経路を説明する。

マスター・スイッチ１００内にマスター・クロックが存
在する場合は、ローカル・スイッチ６００はスレーブ状
態にある。このときは、ＬＳリンク同期部７００−１の
スイッチ７００−１−ＳＷがオンで他のＬＳリンク同期
部７００−２〜７００−ｎのスイッチ７００−２−ＳＷ
〜７００−ｎ−ＳＷがオフであり、ＭＳリンク同期部２
００−１〜２００−ｎのスイッチ２００−１−ＳＷ〜２
００−ｎ−ＳＷがオフであり、ＬＳリンク同期部７００
−１だけがスレーブＳ_ｂ，またはＳ_ｃ（第２−５図
（ｆ））の状態にあり、他のＬＳリンク同期部７００−
２〜７００−ｎはスレーブＳ_ａ（第２−５図（ｆ））の
状態にある。この状態においては、ＬＳリンク同期部７
００−１だけが第２クロック信号６０８を出力すること
ができ、ＭＳリンク同期部２００−１〜２００−ｎは、
マスターＭ（第２−５図（ｇ））の状態にある。

マスター・クロックがマスター・スイッチ１００からロ
ーカル・スイッチ６００に移動する場合、マスター・ス
イッチ１００がマスターからスレーブの状態へ、ローカ
ル・スイッチ６００はスレーブからマスターの状態へと
遷移するので、この遷移過程においては、相互に相手に
対して同期する相互同期状態が発生する。この相互同期
状態においては、スイッチ７００−１−ＳＷがオンであ
るのに加えてスイッチ２００−１−ＳＷもオンである。

この相互同期状態での同期周波数を伝送路の遅延時間に
依存させないために、リンク伝送路ＬＤ，ＬＵの相互同
期状態での一巡ループ遅延を同期周波数における同期信
号の周期の整数倍にするように、ＭＳリンク同期部２０
０において遅延量を調整する。

この目的のために、マスター・クロックの切替えシーケ
ンスにおけるクロック経路を示す第２−６図において、
ＭＳリンク同期部たとえば２００−１の受信機２００−
１−Ｒは、上りのリンク伝送路ＬＵを介してＬＳリンク
同期部７００−１からマスター権要求ビットＭＲＱ＝
“０”を受けると、ここで１２８m secの期間遅延補償
動作を行ない、リンク伝送路ＬＤ，ＬＵの一巡のループ
遅延を同期信号周期の整数倍にするように調整する。調
整の結果、ループ遅延が同期信号周期の整数倍になる
と、ＭＳおよびＬＳ同期部２００，７００間の相互同期
時の同期周波数は、リンク伝送路ＬＤ，ＬＵの遅延時間
に影響されず、受信機２００−１−Ｒの自走発振周波数
に等しくなる。これは、ＭＳおよびＬＳリンク同期部２
００および７００に要求される同期周波数からの偏差
が、たとえばＭＳリンク同期部２００−１に含まれた受
信機２００−１−Ｒの自走発信周波数の精度で決定され
ることを意味する。このときＭＳリンク同期部２００−
１はスレーブＳ_１の状態になり、ＬＳリンク同期部７０
０−１はスレーブＳ_ｃの状態になる（第２−５図）。

第２−６図に示したローカル・スイッチ６００側のＬＳ
リンク同期部７００−１にマスター・クロックが移動す
ると、スイッチ２００−１−ＳＷがオンのままスイッチ
７００−１−ＳＷはオフになり、他のスイッチはオフの
ままである。するとクロック発生器６１０の第１クロッ
ク信号６１９９はＬＳリンク同期部７００−１を介し、
上りのリンク伝送路ＬＵにより伝送され、受信機２００
−１−Ｒで受信され、スイッチ２００−１−ＳＷを介し
て第２クロック信号１０８が出力される。この第２クロ
ック信号１０８はパルス発生器１１０に印加され、それ
に同期した第１クロック信号１１９９が出力される。こ
のときＭＳリンク同期部２００−１はスレーブＳ_２の状
態、ＬＳリンク同期部７００−１はマスターＭ_Ｌの状態
となる（第２−５図（ｆ），（ｇ））。

ＬＳリンク同期部７００−１からマスター・クロックが
ＭＳリンク同期部２００−１に移動する過程では、ＬＳ
リンク同期部７００−１がマスターからスレーブ状態
に、ＭＳリンク同期部２００１がスレーブからマスター
状態に移行するから、その過程において、互いに相手に
同期する相互同期状態が発生する。このときにはスイッ
チ２００−１−ＳＷとスイッチ７００−１−ＳＷとが同
時にオンになっている。

この状態では、リンク伝送路ＬＤ，ＬＵの伝送遅延時間
は、第２−５図（ｋ）のＭＳリンク同期部２００の状態
番号ＳＭ８までの遅延補償動作により、すでに補償され
ているので、相互同期状態の同期周波数は、ＭＳリンク
同期部２００−１の受信機２００−１−Ｒの自走発振周
波数と等しくなる。ここではＭＳリンク同期部２００−
１はスレーブＳ_２の状態、ＬＳリンク同期部７００−１
はスレーブＳ_ｂの状態になる（第２−５図（ｆ），
（ｇ））。

ローカル・スィツチ６００内にはＬＳリンク同期部７０
０−１のほかに多くの７００−２〜７００−ｎが含まれ
ているが、ＬＳリンク同期部７００−１が一旦スレーブ
Ｓ_ａの状態からＳ_ｂの状態に移行してアクセス権を取得
すると、他のＬＳリンク同期部７００−２〜７００−ｎ
はマスター権制御信号６０４が“Ｌ”となっているため
に（第２−５図）、アクセス権を要求することはできな
い。このようにして、１つのローカル・スイッチ６００
の内部において、ただ１つのＬＳリンク同期部７００が
アクセス権を獲得すると、このＬＳリンク同期部７００
のみがマスター権指定ビットＭＣＤを受信し、マスター
権要求ビットＭＲＱを送信することが可能となる。

第３−１図はクロック発生器１１０の回路構成を示して
いる。６４kHzの第２クロック信号１０８を受けて、デ
ジタルＰＬＬ回路１１１でそれに位相同期した1.024MHz
の信号１１５９を発生している。この信号１１５９はア
ナログＰＬＬ回路１１８に印加され、これに同期した8.
192MHzの信号１１８９を発生する。信号１１８９は１／
２分周器１１９０で分周されて、4.096MHzの信号１１９
８が出力される。また、信号１１８９は１／４分周器で
分周されて2.048MHzの第１クロック信号１１９９が出力
されている。

第３−２図はデジタルＰＬＬ回路１１１の回路構成を示
している。６４kHzの第２クロック信号１０８と1.024MH
zの信号１１５９は位相比較器１１１０に印加され、信
号１１６９と第２クロック信号１０８とを比較して信号
１１６９の位相が進んでいるときは信号１１１８を、遅
れているときは信号１１１９を出力する。２つの信号１
１１８，１１１９と1.024MHzの信号１１５９を受けた積
分器として動作するランダム・ウォーク・フィルタ１１
２０では、信号１１６９の位相が進んでいる場合に
“Ｈ”となる信号１１３８を、位相が遅れている場合に
“Ｈ”となる信号１１３９を出力している。

信号１１３８と１１３９および１１５９を印加された分
周比制御回路１１４０では、位相の進みおよび遅れを生
じたときに “Ｈ”となる信号１１４８と位相が進んだときにのみ
“Ｌ”を示す信号１１４９を出力し、これを分周回路１
１５０に印加している。

分周回路１１５０には、分周比を制御する信号１１４
８，１１４９のほかに水晶発振器１１７０からの20.48M
Hzの信号１１７９が印加され、この信号１１７９を分周
して1.024MHzの信号１１５９を得ている。信号１１５９
は分周回路１１６０において、さらに分周されて６４kH
zの信号１１６９が出力され、これが位相比較器１１０
において６４kHzの第２クロック信号１０８と比較され
る。このようにして第２クロック信号１０８に位相同期
した1.024MHzの信号１１５９が得られる。

第３−３Ａ図は位相比較器１１１０の回路を示してい
る。ここで１１１１〜１１１３はＤフリップ・フロッ
プ、１１１４はアンド・ゲート、１１１５，１１１６は
ナンド・ゲートである。

第３−３Ｂ図は、信号１１６９の位相が第２クロック信
号１０８に対して遅れているときの第３−３Ａ図の各部
の波形を示している。（ａ）には1.024MHzの信号１１５
９が、（ｂ）には基準となる６４kHzの第２クロック信
号１０８が、（ｃ）には（ａ）の信号１１５９を１６分
周した信号１１６９が、（ｄ）にはＤフリップ・フロッ
プ１１１１のＱ出力が、（ｅ）にはＤフリップ・フロッ
プ１１１１のノットＱ出力が、（ｆ）にはＤフリップ・
フロップ１１１２のＱ出力が、（ｇ）にはＤフリップ・
フロップ１１１３のノットＱ出力が、（ｈ）にはアンド
・ゲート１１１４の出力が、（ｉ）および（ｊ）にはそ
れぞれナンド・ゲート１１１５および１１１６の出力で
ある信号１１１８および１１１９が示されている。第２
クロック信号１０８（ｂ）の立上りでサンプルされる
と、それまで（ｄ）および（ｅ）の１１１Ｑ，ノットＱ
の不定値ＵＤを示していた値は、それぞれ“Ｌ”および
“Ｈ”に定まる。

第３−４Ａ図は、第３−２図のランダム・ウォーク・フ
ィルタ１１２０の回路を示している。ここで１１２１は
アップ・ダウン・カウンタであり、そのダウン端子ＤＷ
に信号１１１９が、アップ端子ＵＰに信号１１１８が印
加され、そのボロウ端子ＢＲＷからの出力は、インバー
タ１１２８を介してＤフリップ・フロップ１１２４のデ
ータ端子Ｄに印加され、出力ＱＡ〜ＱＤはコンパレータ
１１２２に印加され、そのロード端子ＬＤにはノア・ゲ
ート１１２６の出力が印加されている。コンパレータ１
１２２では入力端子Ａ０〜Ａ３とＢ０〜Ｂ３の値が比較
され、Ａ＝Ｂのときに出力がインバータ１１２７を介し
て信号１１１８を印加されているノア・ゲート１１２５
を介してＤフリップ・フロップ１１２３と印加される。
Ｄフリップ・フロップ１１２３と１１２４の出力である
信号１１３８，１１３９はノア・ゲート１１２６に印加
される。

第３−４Ｂ図は第２クロック信号１０８に対して信号１
１６９の位相が遅れている場合の第３−４Ａ図の各部の
波形を示している。（ａ）は信号１１５９を，（ｂ）は
信号１１１８を、（ｃ）は信号１１１９を、（ｄ）はア
ップ・カウンタ１１２１のボロウ端子ＢＲＷの波形を、
（ｅ）はＤフリップ・フロップ１１２４のデータ端子Ｄ
の波形を、（ｇ）はアップ・カウンタ１１２１のロード
端子ＬＤの波形を示している。（ｃ）の信号１１１９が
“Ｈ”から“Ｌ”になり、再び“Ｈ”になるとカウント
値（ＱＡ〜ＱＤの値）ＣＶは０から２になる。つぎに信
号１１１９が“Ｈ”から“Ｌ”になり“Ｈ”になると、
カウンタ値ＣＶは１になることを示している。

第３−４Ｃ図は、第２クロック信号１０８に対して信号
１１６９の位相が進んでいる場合の、第３−４Ａ図の各
部の波形を示している。その（ａ），（ｂ），（ｃ），
（ｇ）は第３−４Ｂ図の（ａ），（ｂ），（ｃ），
（ｇ）の信号に同じである。第３−４Ｃ図（ｄ）はコン
パレータ１１２２の出力Ａ＝Ｂを表わし、（ｅ）はＤフ
リップ・フロップ１１２３のデータ端子Ｄの波形を表わ
し、（ｆ）は信号１１３８の波形を表わしている。
（ｂ）の信号１１１８が“Ｈ”から“Ｌ”になり再び
“Ｈ”になったとき、カウンタ値（ＱＡ〜ＱＤの値）Ｃ
Ｖは３から４になる。つぎに信号１１１８が“Ｈ”から
“Ｌ”になり“Ｈ”になると、カウンタ値ＣＶは２にな
ることを示している。

第３−５Ａ図は第３−２図の分周比制御回路１１４０と
２つの分周回路１１５０，１１６０の回路を示してい
る。分周比制御回路１１４０にはアンド・ゲート１１４
１，１１４２，オア・ゲート１１４３とインバータ１１
４４が含まれ、分周回路１１５０にはカウンタ１１５
１，Ｄフリップ・フロップ１１５２とインバータ１１５
３が含まれ、分周回路１１６０はカウンタから成ってい
る。

第３−５Ｂ図は第２クロック信号１０８に対して信号１
１６９の位相が進んでいるときの第３−５Ａ図の回路の
各部の波形を示している。（ａ）は信号１１７９を、
（ｂ）はカウンタ１１５１のキャリィ端子ＣＲＹの波形
と、カウンタ１１５１のカウント値ＣＶを、（ｃ）は信
号１１５９を、（ｄ）は信号１１３８を、（ｅ）は信号
１１３９を、（ｆ）は信号１１４８を、（ｇ）は信号１
１４９を示している。ここで（ｂ）のカウンタ１１５１
のカウント値ＣＶ＝１５のときにキャリィ端子ＣＲＹの
信号が（ａ）の信号１１７９の１周期の間“Ｈ”になる
と、カウンタ１１５１のロード端子ＬＤに６がロードさ
れＣＶ＝６となる。つぎにＣＶ＝１５になった直後にお
いては５がロードされＣＶ＝５となる。つぎに、ＣＶ＝
１５になった直後においては、６がロードされＣＶ＝６
になる。このとき、（ｃ）の信号１１５９は破線で示す
正確な時間位置よりも（ａ）の信号１１７９の１周期分
の時間ｔ_ｄだけ遅れていることを示している。

第３−５Ｃ図は第３−５Ｂ図に対応しており、異なるの
は第２クロック信号１０８に対して信号１１６９の位相
が遅れている場合の動作を示している。ここでは（ｃ）
の信号１１５９は時間ｔ_ｐだけ破線で示した正確な時間
位置よりも進んでいることを示している。

第３−６図は第３−１図に示したアナログＰＬＬ回路１
１８と１／２分周器１１９０と１／４分周器１１９１の
回路を示している。アナログＰＬＬ回路１１８はアナロ
グＰＬＬ１１８０（たとえば７４ＨＣ４０４６）と１／
８分周器１１８１と、抵抗１１８２〜１１８４とコンデ
ンサ１１８５，１１８６からなっている。アナログＰＬ
Ｌ１１８０の出力端子ＶＯからの信号１１８９は8.192M
Hzであり、これが１／２分周器１１９０で分周されて、
4.096MHzの信号１１９８となり、また信号１１８９は１
／４分周器１１９１で分周されて、2.048MHzの第１クロ
ック信号となる。

第４−１図はデジタル・トランク１４０の回路構成を示
している。ここでデジタル回線インタフェース１４１に
はデジタル回線への出力ＤＯとデジタル回線からの入力
ＤＩが接続され、フレーム信号１０２と、ハイウェイ・
スイッチ１０１からのＰＣＭ入力信号１０３と2.048MHz
の第１クロック信号１１９９とリセット信号１０９を印
加され、ハイウェイ・スイッチ１０１に対してＰＣＭ出
力信号１４２１が出力され、デジタル回線の入力ＤＩか
ら抽出した６４kHzのクロックの周期を有する信号１４
３２と、フレーム信号の周期の同期用の信号１４２７を
出力している。

起動パルス作成回路１４５では、第１クロック信号１１
９９とフレーム信号１０２とリセット信号１０９を受け
て、識別番号ＰＮ０〜７により定まったタイミングで、
第２−３図に示したものと同じ起動パルス信号１４７９
を発生する。

信号１４３２，１４２７，１４７９とビジィ信号１０
７，リセット信号１０９を印加されたトランク・アービ
タ１５１では、自己のクロック源がマスター・クロック
となることができるか否かを判断し、マスター・クロッ
ク用の信号１５２９とビジィ信号１０７を“Ｌ”にして
ビジィを表示するための信号１５２８を出力している。

第４−２図はデジタル回線インタフェース１４１の回路
を示している。ドライバ／レシーバ回路１４１３（ＥＮ
１０１Ａアンリツ製）はデジタル回線の出力ＤＯへ出力
端子ＴＡ，ＴＢからＡＭＩ(Alternate Mark Inversion)
符号で信号を送出し、デジタル回線からの入力ＤＩを入
力端子ＲＡ，ＲＢでＡＭＩ符号で受信している。信号処
理器１４１２（ＨＤ８１５０１日立製）では入力端子Ｔ
Ｂに印加されたＢチャネル・インタフェース１４１１か
らの信号１４２２をＡＭＩ符号に変換処理して２つの出
力端子ＴＡＭＩＰ，ＴＡＭＩＮから信号１４２３，１４
２４として送出し、これがドライバ／レシーバ回路１４
１３の入力端子ＴＤ＋，ＴＤ−に印加されデジタル回線
の出力ＤＯに送出される。

ドライバ／レシーバ回路１４１３でデジタル回線の入力
ＤＩによって受けたＡＭＩ信号は、出力端子ＲＤ＋，Ｒ
Ｄ−から信号１４２９，１４３０として送出され、信号
処理器１４１２の入力端子ＲＡＭＩＰ，ＲＡＭＩＮで受
けて、出力端子ＲＢから信号１４２５として送出し、Ｂ
チャネル・インタフェース１４１１で割当てられたタイ
ム・スロットを用いて、信号１４２１としてハイウェイ
・スイッチ１０１へ送出する。

ハイウェイ・スイッチ１０１からのＰＣＭ入力信号１０
３は、Ｂチャネル・インタフェース１４１１において受
信されて、そこで割当られたタイム・スロットに収容さ
れた信号を取り出して、信号１４２２として信号処理器
１４１２へ送出している。

ドライバ・レシーバ１４１３は、電源投入を検出する
と、出力端子ＬＰＤから信号１４３１を信号処理器１４
１２の入力端子ＶＤＥＴへ送り、ここで電源投入を知っ
た信号処理器１４１２は、起動させられる。

Ｂチャネル・インタフェース１４１１および信号処理器
１４１２はともにリセット信号１０９を受けてから動作
を開始するが、信号処理器１４１２はデジタル回線の入
力ＤＩからの信号に同期したとき、出力端子ＳＹから同
期が確立したことを示す信号１４２７を送出する。また
信号処理器１４１２はデジタル回線の入力ＤＩから送ら
れてきた信号から８kHzの信号１４２６と１２８kHzの信
号１４２８を抽出し、信号１４２８を１／２分周器１４
１４で分周して６４kHzの信号１４３２を出力する。

Ｂチャネル・インタフェースは割当てられたタイム・ス
ロットから信号を取り出し、または割当てられたタイム
・スロットへ信号を挿入するために、フレーム信号１０
２，2.048MHzの第１クロック信号１１９９，１２８kHz
の信号１４２８，８kHzの信号１４２６を用いている。

第４−３図は起動パルス作成回路１４５を示している。
ここにはカウンタ１４５１，１４５２、Ｄフリップ・フ
ロップ１４５３、エクスクルーシブ・ノア・ゲート１４
６０〜１４６７、ナンド・ゲート１４５４とインバータ
１４５５が用いられている。リセット信号１０９を受け
た後、フレーム信号１０２を基準にして、識別番号ＰＮ
０〜７により定められたタイミングを得るために第１ク
ロック信号１１９９が２つのカウンタによりカウントさ
れて、所定のタイミングでＤフリップ・フロップ１４５
３から起動パルス信号１４７９が出力される（第２−３
図，第２−４図参照）。

第４−４図はトランク・アービタ１５１の回路を示して
いる。ここにはＪ−Ｋフリップ・フロップ１５１１、ア
ンド・ゲート１５１２，１５１３，１５１４とインバー
タ１５１５が含まれている。６４kHzの信号１４３２
と、ビジィ信号１０７と、同期状態を示す信号１４２７
と、起動パルス１４７９と、リセット信号１０９を受け
て、ビジィ信号１０７が“Ｈ”であり、同期状態になっ
たときにビジィ信号１０７を“Ｌ”にするための信号１
５２８と、第２クロック信号１０８となる信号１５２９
を送出する。

第５−１Ａ図ないし第５−１Ｃ図はＭＳリンク同期部２
００の構成を示している。そこにはＭＳアービタ回路２
１０，起動パルス作成回路２２０，ＭＳビット同期回路
２３０，フレーム同期回路３１０，同期状態回路３２
０，送信回路３３０，送信タイミング作成回路３５０，
送信符号変換回路３６０，受信符号変換回路３７０，受
信タイミング作成回路３８０，受信バッファ回路４００
が多くの入出力信号をともなって含まれている。

第５−２Ａ図ないし第５−２Ｃ図には、ＭＳリンク同期
部２００がＬＳリンク同期部７００からの上りリンク伝
送路ＬＵにより送られてきた信号を受けて、ハイウェイ
・スイッチ１０１へＰＣＭ信号を出力する場合の多くの
信号のタイム・チャートを示している。これらの図にお
いて、（ａ）の信号２８４８および（ｂ）の信号２３１
８はＭＳビット同期回路２３０の出力である。（ｃ）の
信号３７１７および（ｄ）の信号３７１９は受信符号変
換回路３７０の出力である。（ｅ）のバス信号３１６，
（ｆ）のバス信号３１７および（ｇ）の信号３１４９は
フレーム同期回路３１０の出力である。（ｈ）の信号４
０２２，（ｉ）の信号４０２３，（ｐ）の信号４０４６
および（ｑ）の信号４１４９は受信バッファ回路４００
の出力である。この（ｑ）の信号４１４９はＰＣＭ出力
信号であり、ハイウェイ・スイッチ１０１へ印加され
る。（ｊ）の信号３８２７，（ｋ）の信号３８２８，
（ｌ）の信号３８２９および（ｍ）の信号３８２６は、
受信タイミング作成回路３８０の出力である。（ｎ）の
信号１１９９は2.048MHzの第１クロック信号である。

第５−３Ａ図および第５−３Ｂ図はＭＳリンク同期部２
００からＬＳリンク同期部７００へ下りのリンク伝送路
ＬＤにより送る信号を作成する場合の多くの信号のタイ
ム・チャートを示している。これらの図において（ａ）
はフレーム信号１０２である。（ｂ）の信号２３１９お
よび（ｃ）の信号２３１８はＭＳビット同期回路２３０
の出力である。（ｄ）の信号４０４６は受信バッファ回
路４００の出力である。（ｅ）のバス信号３５２と
（ｆ）のバス信号３５３は送信タイミング作成回路３５
０の内部に含まれた送信フレーム・カウンタ回路３５１
（第１２−１図）の出力である。

（ｇ）の信号３３０９は送信回路３３０の出力である。
（ｈ）の信号３５８５，（ｉ）の信号３５８７，（ｊ）
の信号３５８６，（ｐ）の信号３５８４は送信タイミン
グ作成回路３５０の出力である。（ｋ）の信号３５８
０，（ｌ）の信号３５８１，（ｍ）の信号３５８２，
（ｎ）の信号３５８３は送信タイミング作成回路３５０
の出力であるバス信号３５８に含まれた信号である。
（ｑ）の信号３６１８は送信符号変換回路３６０の出力
であり、下りのリンク伝送路ＬＤによりＬＳリンク同期
部７００へ送る信号である。

第６−１図はＭＳリンク同期部２００に含まれたＭＳア
ービタ回路２１０の回路構成を示している。ここではビ
ジィ信号１０７の状態を監視してマスター・クロック源
の選択に関する競合制御（アービトレーション）を行っ
ている。ここには入力信号作成回路２１１，一致回路２
１２，タイマ回路２１４，ＭＳリンク・アービタ回路２
１６と受信クロック出力回路２１９が含まれている 第６−２図には入力信号作成回路２１１の回路図が示さ
れている。ここで２１１１はＤフリップ・フロップ、２
１１２はアンド・ゲート、２１１３はインバータであ
る。ビジィ信号１０７の状態を起動パルス作成回路２２
０からの起動パルスである信号２２１９のタイミングで
サンプルして出力として信号２１１９を得ている。

第６−３図には一致回路２１２の回路図が示されてい
る。ここで２１２１〜２１２３はＤフリップ・フロッ
プ、２１２４はＪＫフリップ・フロップ、２１２５はオ
ア・ゲート、２１２６はノア・ゲート、２１２７および
２１２８はインバータである。ここでは受信バッファ回
路４００からの信号４０２３が受信タイミング作成回路
３８０からのタイミング用の信号３８２７に一致したと
きに出力として信号２１２９を得ている。

第６−４図にはタイマ回路２１４の回路図が示されてい
る。ここで２１４１〜２１４３はカウンタ、２１４４と
２１４５はＤフリップ・フロップ、２１４６はアンド・
ゲートである。ＭＳリンク・アービタ回路２１６からの
信号２１７６と起動パルス作成回路２２０からの起動パ
ルスである信号２２１９の両信号が“Ｈ”のとき、ＭＳ
ビット同期回路２３０からの2.048MHzの信号２３１８を
カウントして１２７カウントしたとき信号２１４９を出
力している。

第６−５図にはＭＳリンク・アービタ回路２１６の回路
図が示されている。ここで２１６１と２１６２はＤフリ
ップ・フロップ、２１６３〜２１６５はナンド・ゲー
ト、２１６６〜２１６８はノア・ゲート、２１６９はエ
クスクルーシブ・ノア・ゲート、２１７１はインバータ
である。入力信号作成回路２１１からの信号２１１９
と、起動パルス作成回路２２０からの起動パルスである
信号２２１９と、同期状態回路３２０からの信号３２１
９と、一致回路２１２からの信号２１２９と、タイマ回
路２１４からの信号２１４９を受けて、信号２１７６〜
２１７９を出力している。ここで信号２１７９はビジィ
状態を示しており、バスに出力されてビジィ信号１０７
となる。

第６−６図には受信クロック出力回路２１９の回路図が
示されている。２１９１はＤフリップ・フロップ、２１
９２，２１９３はインバータである。ＭＳリンク・アー
ビタ回路２１６からの信号２１７６をＭＳビット同期回
路２３０からの2.048MHzの信号２３１８のタイミングで
サンプルして信号２１９９を出力している。

第７図にはＭＳリンク同期部２００に含まれた起動パル
ス作成回路２２０の回路図が示されている。ここで２２
０１，２２０２はそれぞれ４ビットのカウンタ、２２０
３はＤフリップ・フロップ、２２０４はナンド・ゲー
ト、２２０５〜２２０７はインバータ、２２１０〜２２
１７はエクスクルーシブ・ノア・ゲートである。このＭ
Ｓリンク同期部２００にはあらかじめ識別番号ＰＮ０〜
７が付与されている。この識別番号にもとづき、受信バ
ッファ回路４００からのフレーム毎に出力される信号４
０４６（第５−２Ａ図〜第５−２Ｃ図の（ｐ））を受け
て、ＭＳビット同期回路２３０からの2.048MHzの信号２
３１８（第５−３Ａ図〜第５−３Ｂ図（ｃ））を８ビッ
トだけカウント・アップして、起動パルスである信号２
２１９を発生する。この信号２２１９は第２−４図の
（ｃ）〜（ｇ）において信号７２１９を２２１９と読み
かえたものとなる。

第８−１Ａ図および第８−１Ｂ図はＭＳリンク同期部２
００に含まれたＭＳビット同期回路２３０の構成図であ
る。ここにはクロック発生回路２３０１送信クロック作
成回路２３１，受信位相比較回路２３２，受信ランダム
・ウォーク・フィルタ回路２３４，受信位相制御回路２
４２，受信位相比較回路２４６，受信位相制御回路２４
９，受信ランダム・ウォーク・フィルタ回路２５４，位
相フィルタ回路２６２と遅延レジスタ回路２８０が含ま
れている。

このＭＳビット同期回路２３０では、上りのリンク伝送
路ＬＵによって受信した信号から、ＰＣＭ信号を得るた
めに必要なクロックを作成している。また、ＭＳアービ
タ回路２１０からの制御用の信号２１７６，２１９９か
ら第２クロック信号１０８となる信号２５３９を作成し
ている。

リンク伝送路ＬＤ，ＬＵの伝送遅延が、ＭＳおよびＬＳ
リンク同期部２００，７００間の相互同期状態にあると
きの同期周波数に影響を及ぼすことを防止するため、す
なわち、同期周波数が伝送路ＬＤ，ＬＵの長さに影響さ
れて変動することのないようにするために、相互同期状
態におけるリンク伝送路ＬＤ，ＬＵの一巡ループ遅延
が、同期信号の周期の整数倍となるように、遅延量を制
御する遅延レジスタ回路２８０を有している。また、マ
スター・クロック源が切替ったときに第２クロック信号
１０８となる信号２５３９の位相が急激に変化するのを
防止するために、積分作用をなすランダム・ウォーク・
フィルタ回路２５４，２３４が設けられている。

第８−２図（ａ）および（ｂ）には、それぞれ送信クロ
ック作成回路２３１とクロック発生回路２３０１の回路
図が示されている。（ａ）において、２３１１はシリア
ル・レジスタであり、２３１２はエクスクルーシブ・オ
ア・ゲートである。クロック発生器１１０で発生された
2.048MHzの第１クロック信号１１９９（第５−２Ａ図〜
第５−２Ｃ図の（ｎ））を用いて送信用のクロックであ
る2.048MHzの信号２３１８と4.096MHzの信号２３１９
（第５−３Ａ図，第５−３Ｂ図の（ｃ），（ｂ））を作
成している。

第８−３図には受信位相比較回路２３２の回路図が示さ
れている。ここで２３２１〜２３２５はＤフリップ・フ
ロップ、２３２６，２３２７はナンド・ゲート、２３３
１，２３３２はノア・ゲート、２３３３，２３３４はイ
ンバータである。受信位相制御回路２４２からの2.048M
Hzの信号２４５９（第５−２Ａ図〜第５−２Ｃ図の
（ｂ））と受信符号変換回路３７０からの信号３７１７
（同図（ｃ））との位相比較を行って、その比較結果を
信号２３３８，２３３９として出力している。信号３６
１９はリセットのために使用され、信号２８４６は遅延
レジスタ回路２８０からの20.48MHzの信号である。

第８−４Ａ図〜第８−４Ｅ図には受信ランダム・ウォー
ク・フィルタ回路２３４の回路図が示されている。第８
−４Ａ図において、２３４１，２３４２はマルチプレク
サ、２３４３はエクスクルーシブ・オア・ゲート、２３
４４，２３４５はインバータである。第８−４Ｂ図から
の信号２３５６，２３５７，第８−４Ｃ図からの信号２
３７６，２３７７，２３７８を受けて信号２３４９を出
力している。

第８−４Ｂ図において２３５１はＤフリップ・フロッ
プ、２３５２，２３５３はアンド・ゲートである。第８
−４Ａ図からの信号２３４９と遅延レジスタ回路２８０
からの20.48MHzの信号２８４６と送信符号変換回路３６
０からのリセット用の信号３６１９を受けて、信号２３
５６〜２３５９を得ている。

第８−４Ｃ図において、２３６１はマルチプレクサ、２
３６２〜２３６７はＤフリップ・フロップ、２３７１は
エクスクルーシブ・オア・ゲート、２３７２，２３７３
はインバータである。受信位相比較回路２３２からの信
号２３３８，２３３９，第８−４Ｂ図からの信号２３５
８，２３５９，遅延レジスタ回路２８０からの信号２８
４６，第８−４Ｅ図からの信号２４１７，送信符号変換
回路３６０からの信号３６１９と受信位相制御回路２４
２からの信号２４５７を受けて、信号２３７６〜２３７
９を出力している。

第８−４Ｄ図において、２３８１，２３８２はＤフリッ
プ・フロップ、２３８３，２３８４はアンド・ゲート、
２３８５はオア・ゲート、２３８６はインバータであ
る。受信位相比較回路２３２からの信号２３３８，２３
３９，第８−４Ｂ図からの信号２３５８，２３５９，遅
延レジスタ回路２８０からの信号２８４６と送信符号変
換回路３６０からの信号３６１９を受けて、信号２３８
７〜２３８９を出力している。

第８−４Ｅ図において、２４０１〜２４０７はＤフリッ
プ・フロップ、２４１１〜２４１４はアンド・ゲートで
ある。第８−４Ｄ図からの信号２３８７〜２３８９，送
信符号変換回路３６０からの信号３６１９と受信位相制
御回路２４２からの信号２４５７を受けて、信号２４１
７〜２４１９を出力している。

この受信ランダム・ウォーク・フィルタ回路２３４で
は、０〜２の値をカウント可能なアップ・ダウン・カウ
ンタを構成しており、信号２３３９を信号２８４６の立
下がりでサンプルし、その値が“Ｈ”のときの信号２８
４６の立上がりでカウント・ダウンをし、信号２３３８
を信号２８４６の立下がりでサンプルし、その値が
“Ｈ”のときの信号２８４６の立上がりでカウント・ア
ップしている。

第８−５Ａ図および第８−５Ｂ図には受信位相制御回路
２４２の回路図が示されている。第８−５Ａ図におい
て、２４２１は４ビットのカウンタ、２４２２はＪＫフ
リップ・フロップ、２４２３，２４２４はアンド・ゲー
ト、２４２５はエクスクルーシブ・オア・ゲート、２４
２６，２４２７はインバータである。受信ランダム・ウ
ォーク・フィルタ回路２３４からの信号２４１８，２４
１９，遅延レジスタ回路２８０からの信号２８４６と第
８−５Ｂ図からの信号２４５６，２４５８を受けて、信
号２４３７〜２４３９を出力している。

第８−５Ｂ図において、２４４１〜２４４４はＤフリッ
プ・フロップ、２４４５〜２４４７はナンド・ゲート、
２４４８はアンド・ゲート、２４５１〜２４５３はイン
バータである。第８−５Ａ図からの信号２４３７，２４
３８，２４３９，遅延レジスタ回路２８０からの信号２
８４６と受信ランダム・ウォーク・フィルタ回路２３４
からの信号２３７９を受けて信号２４５６〜２４５９を
出力している。

この受信位相制御回路２４２では、受信ランダム・ウォ
ーク・フィルタ回路２３４からの位相制御信号２３７
９，２４１８，２４１９を受けて、2.048MHzの信号２４
５９の位相を制御して出力している（第５−２Ａ図〜第
５−２Ｃ図の（ｂ））。

第８−６図には受信位相比較回路２４６の回路図が示さ
れている。ここで２４６１〜２４６５はＤフリップ・フ
ロップ、２４６６〜２４６８はナンド・ゲート、２４７
１〜２４７４はノア・ゲート、２４７５，２４７６はイ
ンバータである。遅延レジスタ回路２８０からの2.048M
Hzの信号２８４９，受信符号変換回路３７０からの信号
３７１７（第５−２Ａ図〜第５−２Ｃ図（ｃ））との位
相比較を行って、その比較結果を信号２４８６〜２４８
９として出力している。信号３６１９はリセットのため
に使用され、信号２８４６は遅延レジスタ回路２８０か
らの20.48MHzの信号である。

第８−７Ａ図ないし第８−７Ｃ図には受信位相制御回路
２４９の回路図が示されている。第８−７Ａ図におい
て、２４９１はカウンタ、２４９２はＪＫフリップ・フ
ロップ、２４９３，２４９４はアンド・ゲート、２４９
５はエクスクルーシブ・オア・ゲート、２４９６，２４
９７はインバータである。受信ランダム・ウォーク・フ
ィルタ回路２５４からの信号２６１８，２６１９，遅延
レジスタ回路２８０からの信号２８４６と第８−７Ｂ図
からの信号２５２６，２５２８を受けて、信号２５０７
〜２５０９を出力している。

第８−７Ｂ図において、２５１１〜２５１４はＤフリッ
プ・フロップ、２５１５〜２５１７はナンド・ゲート、
２５１８はアンド・ゲート、２５２１〜２５２３はイン
バータである。第８−７Ａ図からの信号２５０７，２５
０８，２５０９，遅延レジスタ回路２８０からの信号２
８４６と受信ランダム・ウォーク・フィルタ回路２５４
からの信号２５７９を受けて信号２５２６〜２５２９を
出力している。

第８−７Ｃ図において、２５３１はカウンタ、２５３２
はＪＫフリップ・フロップ、２５３３はナンド・ゲー
ト、２５３４はエクスクルーシブ・オア・ゲートであ
る。ここでは、2.048MHzの信号２５２９を３２分周して
６４kHzの信号２５３９を得ている。

この受信位相制御回路２４９では、受信ランダム・ウォ
ーク・フィルタ回路２５４からの位相制御信号２５７
９，２６１８，２６１９を受けて、６４kHzの信号２５
３９の位相を制御して出力している。この信号２５３９
は第２クロック信号１０８として使われる。

第８−８Ａ図ないし第８−８Ｅ図には受信ランダム・ウ
ォーク・フィルタ回路２５４の回路図が示されている。
第８−８Ａ図において２５４１，２５４２はマルチプレ
クサ、２５４３はエクスクルーシブ・オア・ゲート、２
５４４，２５４５はインバータである。第８−８Ｂ図か
らの信号２５５６，２５５７，第８−８Ｃ図からの信号
２５７６，２５７７，２５７８を受けて信号２５４９を
出力している。

第８−８Ｂ図において２５５１はＤフリップ・フロッ
プ、２５５２，２５５３はアンド・ゲートである。第８
−８Ａ図からの信号２５４９と遅延レジスタ回路２８０
からの20.48MHzの信号２８４６と送信符号変換回路３６
０からのリセット用の信号３６１９を受けて、信号２５
５６〜２５５９を得ている。

第８−８Ｃ図において、２５６１はマルチプレッサ、２
５６２〜２５６７はＤフリップ・フロップ、２５７１は
エクスクルーシブ・オア・ゲート、２５７２，２５７３
はインバータである。受信位相比較回路２４６からの信
号２４８６，２４８７，第８−８Ｂ図からの信号２５５
８，２５５９，遅延レジスタ回路２８０からの信号２８
４６，第８−８Ｅ図からの信号２６１７，送信符号変換
回路３６０からの信号３６１９と受信位相制御回路２４
９からの信号２５２７を受けて、信号２５７６〜２５７
９を出力している。

第８−８Ｄ図において、２５８１，２５８２はＤフリッ
プ・フロップ、２５８３，２５８４はアンド・ゲート、
２５８５はオア・ゲート、２５８６はインバータであ
る。受信位相比較回路２４６からの信号２４８６，２４
８７，第８−８Ｂ図からの信号２５５８，２５５９，遅
延レジスタ回路２８０からの信号２８４６と送信符号変
換回路３６０からの信号３６１９を受けて、信号２５８
７〜２５８９を出力している。

第８−８Ｅ図において、２６０１〜２６０７はフリップ
・フロップ、２６１１〜２６１４はアンド・ゲートであ
る。第８−８Ｄ図からの信号２５８７〜２５８９，送信
符号変換回路３６０からの信号３６１９と受信位相制御
回路２４９からの信号２５２７を受けて信号２６１７〜
２６１９を出力している。

この受信ランダム・ウォーク・フィルタ回路２５４で
は、０〜２の値をカウント可能なアップ・ダウン・カウ
ンタを構成しており、信号２５３９を信号２８４６の立
下がりでサンプルし、その値が“Ｈ”のときの信号２８
４６の立上がりでカウント・ダウンをし、信号２４８６
を信号２８４６の立下がりでサンプルし、その値が
“Ｈ”のときの信号２８４６の立上がりでカウント・ア
ップしている。

第８−９Ａ図ないし第８−９Ｋ図には位相フィルタ回路
の回路図が示されている。第８−９Ａ図において、２６
２１〜２６２３はナンド・ゲート、２６２４〜２６２７
はエクスクルーシブ・オア・ゲート、２６２８はインバ
ータであり、第８−９Ｅ図からの信号２６８６ａ〜ｅ，
２６８７ａ〜ｅを受けて信号２６３９ａ〜ｅを出力して
いる。

第８−９Ｂ図において、２６４１はアンド・ゲート、２
６４２，２６４３はナンド・ゲート、２６４４〜２６４
６はエクスクルーシブ・オア・ゲート、２６４７はイン
バータであり、第８−９Ａ図からの信号２６３９ａ〜ｅ
と第８−９Ｅ図からの信号２６８６ａ〜ｅを受けて、信
号２６４９ａ〜ｄを出力している。

第８−９Ｃ図において、２６５１，２６５２はマルチプ
レクサであり、第８−９Ｅ図からの信号２６８７ａ〜
ｅ，２６８６ｅ，第８−９Ｄ図からの信号２６６９ａ〜
ｅと第８−９Ｋ図からの信号２７８７を受けて、信号２
６５９ａ〜ｅを出力している。

第８−９Ｄ図において、２６６１，２６６２はマルチプ
レクサであり、第８−９Ａ図からの信号２６３９ａ〜
ｅ，第８〜９Ｊ図からの信号２７６６，第８−９Ｂ図か
らの信号２６４９ａ〜ｄ，第８−９Ｊ図からの信号２７
６８を受けて、信号２６６９ａ〜ｅを出力している。

第８−９Ｅ図において、２６７１，２６７２はＤフリッ
プ・フロップ、２６７３〜２６７６はナンド・ゲート、
２６８１，２６８２はノア・ゲートであり、第８−９Ｃ
図からの信号２６５９ａ〜ｅ，遅延レジスタ回路２８０
からの信号２８４６と第８−９Ｊ図からの信号２７６７
を受けて信号２６８６〜２６８９を出力している。

第８−９Ｆ図において、２６９１〜２６９４はＤフリッ
プ・フロップであり、遅延レジスタ回路２８０からの信
号２８４６，第８−９Ｊ図からの信号２７６７と第８−
９Ｉ図からの信号２７４９ａ〜ｅを受けて、信号２６９
７〜２６９９を出力している。

第８−９Ｇ図において、２７０１，２７０２はアンド・
ゲート、２７０３はナンド・ゲート、２７０４〜２７０
７はエクスクルーシブ・オア・ゲート、２７０８はノア
・ゲートであり、第８−９Ｆ図からの信号２６９９ａ〜
ｄと２６９８ｃ〜ｅとを受けて、信号２７１８ａ〜ｄと
２７１９を出力している。

第８−９Ｈ図において、２７２１，２７２２はアンド・
ゲート、２７２３，２７２４はナンド・ゲート、２７２
５〜２７２７はエクスクルーシブ・オア・ゲート、２７
２８はインバータであり、第８−９Ｇ図からの信号２７
１８ａ，第８−９Ｆ図からの信号２６９９ｃ，ｄと２６
９８ａ〜ｅとを受けて、信号２７３８ａ〜ｄと２７３９
を出力している。

第８−９Ｉ図において、２７４１〜２７４３はマルチプ
レクサ、２７４４，２７４５はオア・ゲートであり、第
８−９Ｆ図からの信号２６９８ａ，ｃ，ｄ，２６９９
ａ，ｂ，ｅ，第８−９Ｇ図からの信号２７１８ａ〜ｄ，
第８−９Ｈ図からの信号２７３８ａ〜ｄ，第８−９Ｊ図
からの信号２７６６，第８−９Ｋ図からの信号２７８
９，２７８６，２７８８を受けて、信号２７４９ａ〜ｅ
を出力している。

第８−９Ｊ図において、２７５１はマルチプレクサ、２
７５２，２７５３はＤフリップ・フロップ、２７５４〜
２７５６はインバータであり、第８−９Ｅ図からの信号
２６８９，２６８８，ＭＳアービタ回路２１０からの信
号２１７６，送信符号変換回路３６０からの信号３６１
９，受信位相比較回路２４６からの信号２４８８，２４
８９，と遅延レジスタ回路２８０からの信号２８４６を
受けて、信号２７６６〜２７６９を出力している。

第８−９Ｋ図において、２７７１はマルチプレクサ、２
７７２〜２７７５はアンド・ゲート、２７７６はインバ
ータであり、第８−９Ｅ図からの信号２６８８，２６８
９，第８−９Ｇ図からの信号２７１９，ＭＳアービタ回
路２１０からの信号２１７６，第８−９Ｈ図からの信号
２７３９，第８−９Ｅ図からの信号２６８９，第８−９
Ｊ図からの信号２７６８，２７６９と、送信符号変換回
路３６０からの信号３６１９を受けて、信号２７８６〜
２７８９を出力している。

この位相フィルタ回路２６２では、遅延レジスタ回路２
８０の遅延量を決定するために、アップ・ダウン・カウ
ンタ動作をするフィルタを形成している。

第８−１０Ａ図ないし第８−１０Ｄ図には遅延レジスタ
回路２８０の回路図が示されている。第８−１０Ａ図に
おいて、２８０１〜２８０３はシフト・レジスタ、２８
０４〜２８０８，２８１１〜２８１６はナンド・ゲート
であり、受信位相制御回路２４９からの信号２５２９，
クロック発生回路２３０１からの信号２３０９，第８−
１０Ｄ図からの信号２８８９を受けて信号２８１９を出
力している。

第８−１０Ｂ図において、２８２１，２８２２はシフト
レジスタ、２８２３〜２８２５はＤフリップ・フロッ
プ、２８２６〜２８２８はアンド・ゲート、２８３１，
２８３２はナンド・ゲート、２８３３はエクスクルーシ
ブ・オア・ゲート、、２８３４はオア・ゲート、２８３
５はノア・ゲート、２８３６，２８３７はインバータ、
２８３８はバッファーであり、位相フィルタ回路２６２
からの信号２６９７ａ，受信位相制御回路２４２からの
信号２４５９，第８−１０Ａ図からの信号２８１９とク
ロック発生回路２３０１からの信号２３０９を受けて、
信号２８４６〜２８４９を出力している。ここで信号２
８４８は、4.096MHzの信号である（第５−２Ａ図〜第５
−２Ｃ図の（ａ））。

第８−１０Ｃ図において、２８５１はデコーダ、２８５
２はナンド・ゲート、２８５３はオア・ゲート、２８５
４はノア・ゲート、２８５５〜２８５８，２８６１〜２
８６６はインバータであり、位相フィルタ回路２６２か
らの信号２６９７ｂ〜ｅを受けて、信号２８６９ａ〜ｊ
を出力している。

第８−１０Ｄ図において、２８７１〜２８７４はＤフリ
ップ・フロップ、２８７５〜２８７７はアンド・ゲー
ト、２８８１，２８８２はナンド・ゲートであり、第８
−１０Ｃ図からの信号２８６９ａ〜ｊと第８−１０Ｂ図
からの信号２８４７を受けて、信号２８８９を出力して
いる。

この遅延レジスタ回路２８０は、位相フィルタ回路２６
２からの遅延量選択データ（信号２６９７）に従い、受
信位相制御回路２４９からの2.048MHzのクロックの位相
を制御して、2.048MHzの信号２８４９と4.096MHzの信号
２８４８を出力している。

第９−１図にはＭＳリンク同期部２００に含まれたフレ
ーム同期回路３１０の回路構成図が示されている。ここ
にはバイオレーション検出回路３１１，同期保護回路３
１３とカウンタ回路３１５が含まれている。上りのリン
ク伝送路ＬＵの信号を受けた受信符号変換回路３７０か
らの信号３７１７，３７１８から同期状態のバイオレー
ションをバイオレーション検出回路３１１で検出し、バ
イオレーションの発生した位置をカウンタ回路３１５で
確認し、同期保護回路３１３から同期状態または同期は
ずれの状態を示す信号３１４９を発生して、常に正確に
フレーム同期をとるようにしている。

第９−２図にはバイオレーション検出回路３１１の回路
図が示されている。ここで３１１１〜３１１３はＤフリ
ップ・フロップ、３１１４はナンド・ゲート、３１１５
はエクスクルーシブ・オア・ゲート、３１１６，３１１
７はインバータであり、受信符号変換回路３７０からの
信号３７１７，３７１８，ＭＳビット同期回路２３０か
らの2.048MHzの信号２４５９，送信符号変換回路３６０
からの信号３６１９を受けて、バイオレーションの発生
を検出したことを示す信号３１１９を出力する。

第９−３図には同期保護回路３１３の回路図が示されて
いる。ここで３１３１〜３１３７はＤフリップ・フロッ
プ、３１３８〜３１４０はナンド・ゲート、３１４１は
ノア・ゲート、３１４２〜３１４５はインバータであ
り、バイオレーションの発生を検出したことを示す信号
３１１９，受信タイミング作成回路３８０からの信号３
８２８（第５−２Ａ図〜第５−２Ｃ図の（ｋ）），ＭＳ
ビット同期回路２３０からの2.048MHzの信号２４５９と
送信符号変換回路３６０からの信号３６１９を受けて、
同期状態を示す信号３１４９（第５−２Ａ図〜第５−２
Ｃ図の（ｇ））を出力している。

第９−４図にはカウンタ回路３１５の回路図が示されて
いる。ここで３１５１，３１５２はカウンタ、３１５３
はナンド・ゲート、３１５４〜３１５６はインバータで
あり、同期保護回路３１３からの信号３１４９，送信符
号変換回路３６０からの信号３６１９とＭＳビット同期
回路２３０からの2.048MHzの信号２４５９を受けて、信
号３１６０〜３１６２を含むバス信号３１６と信号３１
７０〜３１７４を含むバス信号３１７を出力している
（第５−２Ａ図〜第５−２Ｃ図の（ｅ），（ｆ））。こ
のバス信号３１６，３１７によって、バイオレーション
の発生したタイム・スロット（ＴＳ No.第２−１図）
およびビット（ビットNo.第２−１図）の位置を表わし
ている。

第１０図にはＭＳリンク同期部２００に含まれた同期状
態回路３２０の回路図が示されている。ここにおいて、
３２０１〜３２０４はＤフリップ・フロップ、３２０５
はアンド・ゲート、３２０６，３２０７はノア・ゲー
ト、３２１１〜３２１３はインバータであり、送信符号
変換回路３６０からの信号３６１９，受信バッファ回路
４００からの信号４０２２，タイミング作成回路３８０
からの信号３８２７とフレーム同期回路３１０からの信
号３１４９を受けて、信号３２１９を出力している。こ
の同期状態回路３２０は、下りおよび上りのリンク伝送
路ＬＤ，ＬＵの同期状態を示す信号３２１９を出力して
いる。

第１１図にはＭＳリンク同期部２００に含まれた送信回
路３３０の回路図が示されている。ここにおいて３３０
１〜３３０３はアンド・ゲート、３３０４はオア・ゲー
ト、３３０５，３３０６はノア・ゲートであり、ＭＳア
ービタ回路２１０からの信号２１７７，送信タイミング
作成回路３５０からの信号３５８６，３５８７およびバ
ス信号３５８に含まれた信号３５８０〜３５８３（第５
−３Ａ図，第５−３Ｂ図の（ｉ）〜（ｎ）），フレーム
同期回路３１０からの信号３１４９とハイウェイ・スイ
ッチ（ＨＷＳ）１０１からのＰＣＭ入力信号１０６を受
けて、信号３３０９（第５−３Ａ図，第５−３Ｂ図の
（ｇ））を出力している。この送信回路３３０では、Ｐ
ＣＭ入力信号１０６と各種の制御用の信号を指定された
タイミングでマルチプレクスして信号３３０９を得てい
る。

第１２−１図にはＭＳリンク同期部２００に含まれた送
信タイミング作成回路３５０の回路構成図が示されてい
る。ここには送信フレーム・カウンタ回路３５１と送信
タイミング回路３５４が含まれている。ここではビット
同期回路２３０からの2.048MHzの信号２３１８と、これ
に同期したフレーム・パルスである受信バッファ回路４
００からの信号４０４６（第５−３Ａ図，第５−３Ｂ図
の（ｄ））により、フレームおよびマルチフレーム計数
用のバス信号３５２，３５３を形成し、この計数用のバ
ス信号３５２，３５３をもとに各種の信号（第２−１
図）を下りのリンク伝送路ＬＤへ送出するための各種タ
イミング信号を作成している。

第１２−２図には送信タイミング作成回路３５０に含ま
れた送信フレーム・カウンタ回路３５１の回路図が示さ
れている。ここにおいて、３５１１，３５１２はカウン
タ、３５１３，３５１４はインバータであり、送信符号
変換回路３６０からのリセット用の信号３６１９，ＭＳ
ビット同期回路２３０からの2.048MHzの信号２３１８
と、これに同期したフレーム・パルスである受信バッフ
ァ回路４００からの信号４０４６を受けて、信号３５２
０〜３５２２を含むバス信号３５２と信号３５３０〜３
５３４を含むバス信号３５３を出力している（第５−３
Ａ図，第５−３Ｂ図の（ｅ），（ｆ））。ここでは、信
号２３１８の立下がりでカウント・アップする２５６進
の送信フレームカウンタが形成されている。

第１２−３Ａ図および第１２−３Ｂ図には送信タイミン
グ回路３５４の回路図が示されている。

第１２−３Ａ図において、３５４１〜３５４３はデコー
ダ、３５４４〜３５４６はナンド・ゲート、３５４７，
３５４８はオア・ゲート、３５５１，３５５２はノア・
ゲート、３５５３，３５５４はインバータであり、バス
信号３５２，３５３と信号３６１９を受けて、信号３５
５７〜３５６６を出力している。

第１２−３Ｂ図において、３５６７，３５６８はラッ
チ、３５７１〜３５７７はノア・ゲート、３５７８，３
５７９はインバータであり、第１２−３Ａ図からの信号
３５５７〜３５６６，ビット同期回路２３０からの信号
２３１８と送信符号変換回路３６０からの信号３６１９
を受けて、信号３５８０〜３５８３（第５−３Ａ図，第
５−３Ｂ図の（ｋ），（ｌ），（ｍ），（ｎ））を含む
バス信号３５８と信号３５８４〜３５８７（第５−３Ａ
図，第５−３Ｂ図の（ｈ），（ｉ），（ｊ），（ｐ））
を出力している。

第１３図にはＭＳリンク同期部２００に含まれた送信符
号変換回路３６０の回路図が示されている。ここにおい
て、３６０１，３６０２はＪＫフリップ・フロップ、３
６０３，３６０４はＤフリップ・フロップ、３６０５〜
３６０７はナンド・ゲート、３６０８，３６０９はノア
・ゲート、３６１１〜３６１５はインバータであり、Ｍ
Ｓビット同期回路２３０からの2.048MHzの信号２３１
８，２３１９，送信タイミング作成回路３５０からの信
号３５８５，リセット信号１０９と送信回路３３０から
の信号３３０９を受けて信号３６１８と３６１９を出力
している。この送信符号変換回路３６０では、ＰＣＭ信
号である信号３０９を受けて、フレームを示す信号３５
８５によりフレームの先頭に“１”をバイオレーション
を付加して、下りのリンク伝送路ＬＤに信号３６１８
（第５−３Ａ図，第５−３Ｂ図の（ｑ））として送出す
る。

第１４図にはＭＳリンク同期部２００に含まれた受信符
号変換回路３７０の回路図が示されている。ここにおい
て、３７０１〜３７０４はＤフリップ・フロップ、３７
０５，３７０６はノア・ゲート、３７０７，３７０８は
インバータであり、上りのリンク伝送路ＬＵからの信
号，ＭＳビット同期回路２３０からの信号２８４８，２
４５９と送信符号変換回路３６０からのリセット用の信
号３６１９を受けて、信号３７１７〜３７１９（第５−
２Ａ図，第５−２Ｃ図の（ｃ），（ｄ））を出力してい
る。

この受信符号変換回路３７０は上りのリンク伝送路ＬＵ
からのＣＭＩ符号による信号を、ＮＲＺ信号に変換して
信号３７１９を得ている。

第１５図にはＭＳリンク同期部２００に含まれた受信タ
イミング作成回路３８０の回路図が示されている。ここ
において、３８０１〜３８０３はＤフリップ・フロッ
プ、３８０４〜３８０６はナンド・ゲート、３８０７は
オア・ゲート、３８１１〜３８１４はノア・ゲート、３
８１５〜３８１７はインバータであり、フレーム同期回
路３１０からの信号３１６０〜３１６２を含むバス信号
３１６，信号３１７０〜３１７４を含むバス信号３１
７，ＭＳビット同期回路２３０からの2.048MHzの信号２
４５９と送信符号変換回路３６０からの信号３６１９を
受けて、信号３８２６〜３８２９を出力している。この
受信タイミング作成回路では、上りのリンク伝送路ＬＵ
からの信号に含まれる各種の信号をサンプルするための
タイミング信号を作成している。

第１６−１図にはＭＳリンク同期部２００に含まれた受
信バッファ回路４００の回路構成図が示されている。こ
こにおいて、４０１はＳ／Ｐ入力レジスタ回路、４０３
はＦＩＦＯ制御回路、４１３はＰ／Ｓ出力レジスタ回
路、４１５はＦＩＦＯレジスタ回路である。この受信バ
ッファ４００は、上りのリンク伝送路ＬＵからの入力デ
ータを符号変換回路３７０を介して信号３７１９として
受けて、一時バッファして、フレーム信号１０２（第５
−３Ａ図，第５−３Ｂ図の（ａ））の位置から、タイム
・スロット番号（ＴＳNo.）０〜３１（第２−１図）を
ＰＣＭ出力信号４１４９（第５−２Ａ図〜第５−２Ｃ図
の（ｑ））としてハイウェイ・スイッチ（ＨＷＳ）１０
１へ出力する回路である。

第１６−２図には受信バッファ回路４００の回路図が示
されている。ここにおいて、４０１１はシフト・レジス
タ、４０１２，４０１３はインバータであり、受信符号
変換回路３７０からの、上りの伝送路ＬＵの入力データ
をＮＲＺ符号に変換したシリアル・データを信号３７１
９（第５−２Ａ図〜第５−２Ｃ図の（ｄ））として受
け、また、ＭＳビット同期回路２３０からの2.048MHzの
クロックである信号２４５９と送信符号変換回路３６０
からのリセット用の信号３６１９を受けて、８ビットの
パラレルの信号４０２０〜４０２７（第５−２Ａ図〜第
５−２Ｃ図の（ｈ），（ｉ））をバス信号４０２として
出力している。

第１６−３Ａ図ないし第１６−３Ｄ図には受信バッファ
回路４００に含まれたＦＩＦＯ制御回路の回路図が示さ
れている。

第１６−３Ａ図において、４０３１，４０３２はカウン
タ、４０３３はＤフリップ・フロップ、４０３４はアン
ド・ゲート、４０３５，４０３６はナンド・ゲート、４
０３７はノア・ゲート、４０４１〜４０４４はインバー
タであり、フレーム信号１０２，送信符号変換回路３６
０からのリセット用の信号３６１９，ＭＳビット同期回
路２３０からの2.048MHzの信号２３１８および第１６−
３Ｃ図からの信号４０８９を受けて、信号４０４６（第
５−２Ａ図〜第５−２Ｃ図の（ｐ））〜４０４９を出力
している。

第１６−３Ｂ図において、４０５１〜４０５５はＤフリ
ップ・フロップ、４０５６はアンド・ゲート、４０５７
はナンド・ゲート、４０６１，４０６２はインバータで
あり、受信タイミング作成回路３８０からの信号３８２
９，３８２７，３８２６（第５−２Ａ図〜第５−２Ｃ図
の（ｌ），（ｊ），（ｍ）），同期状態回路３２０から
の信号３２１９，第１６−３Ｄ図からの信号４１１８，
４１１６，送信符号変換回路３６０からの信号３６１
９，第１６−３Ｄ図からの信号４１１６，第１６−３Ａ
図からの信号４０４９，４０４７，ＭＳビット同期回路
２３０からの信号２３１８を受けて信号４０６７〜４０
６９を出力している。

第１６−３Ｃ図において、４０７１〜４０７４はフリッ
プ・フロップ、４０７５，４０７６はオア・ゲート、４
０７７はインバータであり、第１６−５Ｇ図からの信号
４３１１，第１６−３Ａ図からの信号４０４８，ＭＳビ
ット同期回路２３０からの4.096MHzの信号２８４８，2.
048MHzの信号２３１８と第１６−３Ｄ図からの信号４１
１８を受けて、信号４０８７〜４０８９を出力してい
る。

第１６−３Ｄ図において、４１０１〜４１０３はＤフリ
ップ・フロップ、４１０４〜４１０６はアンド・ゲー
ト、４１１１〜４１１３はインバータであり、第１６−
３Ｃ図からの信号４０８８，４０８７，第１６−３Ｂ図
からの信号４０６８，４０６９，第１６−６Ｊ図からの
信号４６４９，ＭＳビット同期回路２３０からの信号２
８４８と同期状態回路３２０からの信号３２１９を受け
て信号４１１５〜４１１９を出力している。

第１６−４図には受信バッファ回路４００に含まれたＰ
／Ｓ出力レジスタ回路４１３の回路図が示されている。
ここにおいて、４１３１，４１３２はＰ／Ｓ（パラレル
／シリアル）コンバータ，４１３３〜４１３９，４１４
１〜４１４３はインバータであり、第１６−６Ｊ図から
のパラレルの信号４６４０〜４６４７からなるバス信号
４６４，ＭＳビット同期回路２３０からの信号２３１
８，第１６−３Ｄ図からの信号４１１５と同期状態回路
３２０からの信号３２１９を受けて、シリアルに変換し
たＰＣＭ出力信号４１４９（第５−２Ａ図〜第５−２Ｃ
図の（ｑ））をハイウェイ・スイッチ（ＨＷＳ）１０１
へ出力している。

第１６−５Ａ図ないし第１６−５Ｇ図および第１６−６
Ａ図ないし第１６−６Ｊ図には受信バッファ回路４００
に含まれたＦＩＦＯレジスタ回路４１５の回路図が示さ
れている。このＦＩＦＯレジスタ回路４１５には９ビッ
ト４６段のレジスタ・ユニット４２０１〜４２０９，４
２１１〜４２１９，４２２１〜４２２９，４２３１〜４
２３９，４２４１〜４２５０とラッチ４４０１〜４４４
６，４４５１〜４４９６とが組込まれており、Ｓ／Ｐ入
力レジスタ回路４０１からのビットのデータであるバス
信号４０２と、受信タイミング回路３８０からのタイミ
ング用の信号３８２７とを順送りしてバス信号４６４と
信号４６４９を得ている。

第１６−５Ａ図において４１５１，４１５２はナンド・
ゲート、４１５３はアンド・ゲート、４１５４，４１５
５はバッファ、４１５６はインバータであり、ＦＩＦＯ
制御回路４０３からの信号４０６７，４１１９，ＭＳビ
ット同期回路２３０からの4.096MHzの信号２８４８と第
１６−５Ｃ図からの信号４２６０とを受けて、信号４１
６６〜４１６９を出力している。

第１６−５Ｂ図には第１６−５Ｃ図ないし第１６−５Ｇ
図に含まれたレジスタ・ユニット４２０１〜４２０９，
４２１１〜４２１９，４２２１〜４２２９，４２３１〜
４２３９，４２４１〜４２５０のうちの１つの内部の回
路が示されている。ここにおいて、４１７１はＤフリッ
プ・フロップ、４１７２〜４１７４はナンド・ゲート、
４１７５，４１７６はインバータであり、入力端子Ｓ
Ｏ，ＭＲ，ＳＩ，ＣＫと出力端子ＦＧ，ＦＥ，ＷＰを有
している。

第１６−５Ｃ図において、４２０１〜４２０９はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニットであり、
第１６−５Ａ図からの信号４１６６〜４１６９と第１６
−５Ｄ図からの信号４３２０とを受けて、信号４２６０
〜４２７０を出力している。

第１６−５Ｄ図において、４２１１〜４２１９はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニットであり、
第１６−５Ｃ図からの信号４２７０，第１６−５Ａ図か
らの信号４１６７〜４１６９と第１６−５Ｅ図からの信
号４３２１とを受けて、信号４２７１〜４２８０と４３
２０を出力している。

第１６−５Ｅ図において、４２２１〜４２２９はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニットであり、
第１６−５Ｄ図からの信号４２８０と第１６−５Ａ図か
らの信号４１６７〜４１６９と第１６−５Ｆ図からの信
号４３２２とを受けて、信号４２８１〜４２９０と４３
２１を出力している。

第１６−５Ｆ図において、４２３１〜４２３９はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニットであり、
第１６−５Ｅ図からの信号４２９０，第１６−５Ａ図か
らの信号４１６７〜４１６９と第１６−５Ｇ図からの信
号４３２３とを受けて、信号４２９１〜４３００と４３
２２を出力している。

第１６−５Ｇ図において、４２４１〜４２５０はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニット、４２５
１はアンド・ゲート、４２５２はインバータであり、第
１６−５Ａ図からの信号４１６７〜４１６９，第１６−
５Ｆ図からの信号４３００とを受けて、信号４３０１〜
４３１１を出力している。

第１６−６Ａ図において、４４０１〜４４０５および４
４５１〜４４５５はラッチ、４５０１〜４５０５はイン
バータであり、Ｓ／Ｐ入力レジスタ回路４０１からの信
号４０２０〜４０２７よりなるバス信号４０２，第１６
−５Ｃ図からの信号４２６１〜４２６５と受信タイミン
グ作成回路３８０からの信号３８２７とを受けて、信号
４５５０〜４５５７からなるバス信号４５５と信号４５
５９とを出力している。

第１６−６Ｂ図において、４４０６〜４４１０および４
４５６〜４４６０はラッチ、４５０６〜４５１０はイン
バータであり、第１６−６Ａ図からの信号４５５０〜４
５５７よりなるバス信号４５５，第１６−５Ｃ図からの
信号４２６６〜４２６９，第１６−５Ｄ図からの信号４
２７１と第１６−６Ａ図からの信号４５５９とを受け
て、信号４５６０〜４５６７からなるバス信号４５６と
信号４５６９とを出力している。

第１６−６Ｃ図において、４４１１〜４４１５および４
４６１〜４４６５はラッチ、４５１１〜４５１５はイン
バータであり、第１６−６Ｂ図からの信号４５６０〜４
５６７よりなるバス信号４５６，第１６−５Ｄ図からの
信号４２７２〜４２７６と第１６−６Ｂ図からの信号４
５６９とを受けて、信号４５７０〜４５７７からなるバ
ス信号４５７と信号４５７９とを出力している。

第１６−６Ｄ図において、４４１６〜４４２０および４
４１６〜４４７０はラッチ、４５１６〜４５２０はイン
バータであり、第１６−６Ｃ図からの信号４５７０〜４
５７７よりなるバス信号４５７，第１６−５Ｄ図からの
信号４２７７〜４２７９，第１６−５Ｅ図からの信号４
２８１，４２８２と第１６−６Ｃ図からの信号４５７９
とを受けて、信号４５８０〜４５８７からなるバス信号
４５８と信号４５８９とを出力している。

第１６−６Ｅ図において、４４２１〜４４２５および４
４７１〜４４７５はラッチ、４５２１〜４５２５はイン
バータであり、第１６−６Ｄ図からの信号４５８０〜４
５８７よりなるバス信号４５８，第１６−５Ｅ図からの
信号４２８３〜４２８７と第１６−６Ｄ図からの信号４
５８９とを受けて、信号４５９０〜４５９７からなるバ
ス信号４５９と信号４５９９とを出力している。

第１６−６Ｆ図において、４４２６〜４４３０および４
４７６〜４４８０はラッチ、４５２６〜４５３０はイン
バータであり、第１６−６Ｅ図からの信号４５９０〜４
５９７よりなるバス信号４５９，第１６−５Ｅ図からの
信号４２８８〜４２８９，第１６−５Ｆ図からの信号４
２９１〜４２９３と第１６−６Ｅ図からの信号４５９９
とを受けて、信号４６００〜４６０７からなるバス信号
４６０と信号４６０９とを出力している。

第１６−６Ｇ図において、４４３１〜４４３５および４
４８１〜４４８５はラッチ、４５３１〜４５３５はイン
バータであり、第１６−６Ｆ図からの信号４６００〜４
６０７よりなるバス信号４６０，第１６−５Ｆ図からの
信号４２９４〜４２９８と第１６−６Ｆ図からの信号４
６０９とを受けて、信号４６１０〜４６１７からなるバ
ス信号４６１と信号４６１９とを出力している。

第１６−６Ｈ図において、４４３６〜４４４０および４
４８６〜４４９０はラッチ、４５３６〜４５４０はイン
バータであり、第１６−６Ｇ図からの信号４６１０〜４
６１７よりなるバス信号４６１，第１６−５Ｆ図からの
信号４３０１〜４３０４と第１６−６Ｇ図からの信号４
６１９とを受けて、信号４６２０〜４６２７からなるバ
ス信号４６２と信号４６２９とを出力している。

第１６−６Ｉ図において、４４４１〜４４４５および４
４９１〜４４９５はラッチ、４５４１〜４５４５はイン
バータであり、第１６−６Ｈ図からの信号４６２０〜４
６２７よりなるバス信号４６２，第１６−５Ｇ図からの
信号４３０５〜４３０９と第１６−６Ｈ図からの信号４
６２９とを受けて、信号４６３０〜４６３７からなるバ
ス信号４６３と信号４６３９とを出力している。

第１６−６Ｊ図において、４４４６および４４９６はラ
ッチ、４５４６はインバータであり、第１６−６Ｉ図か
らの信号４６３０〜４６３７よりなるバス信号４６３，
第１６−５Ｇ図からの信号４３１０と第１６−６Ｉ図か
らの信号４６３９，第１６−５Ａ図からの信号４１６７
とを受けて、信号４６４０〜４６４７からなるバス信号
４６４と信号４６４９とを出力している。

第１７−１図にはローカル・スイッチ６００に含まれた
デジタル・トランク６４０の回路構成図が示されてい
る。ここでデジタル回線インタフェース６４１にはデジ
タル回線への出力ＤＯとデジタル回線からの入力ＤＩが
接続され、フレーム信号６０２と、ハイウェイ・スイッ
チ６０１からのＰＣＭ入力信号６０３と2.048MHzの第１
クロック信号６９９を印加され、ハイウェイ・スイッチ
６０１に対してＰＣＭ出力信号６４２１が出力され、デ
ジタル回線の入力ＤＩから受信した６４kHzのクロック
の周期を有する信号６４３２と、フレーム信号の周期の
同期用の信号６４２７を出力している。このデジタル回
線インタフェース６４１は、マスター・スイッチ４１０
０に含まれたデジタル・トランク１４０のデジタル回線
インタフェース１４１に同じである。

起動パルス作成回路６４５では、第１クロック信号６１
９９とフレーム信号６０２とリセット信号６０９を受け
て、識別番号ＰＮ０〜７によりさだまったタイミング
で、第２−３図に示した起動パルス信号６４７９を発生
する。この起動パルス作成回路６４５はマスター・スイ
ッチ４１００に含まれたデジタル・トランク１４０の起
動パルス作成回路１４５に同じである。

信号６４３２，６４２７，６４７９とビジィ信号６０
７，リセット信号６０９とマスタ権制御信号６０４，ク
ロック送出制御信号６０５を印加されたトランク・アー
ビタ６５１では、自己のクロック源がマスター・クロッ
クとなることができるか否かを判断し、マスター・クロ
ック用の信号６５２９とビジィ信号６０７を“Ｌ”にし
てビジィを表示するための信号６５２８を出力してい
る。

第１７−２図はトランク・アービタ６５１の回路を示し
ている。ここにはＪ−Ｋフリップ・フロップ６５１１、
Ｄフリップ・フロップ６５１６，６５１７，アンド・ゲ
ート６５１２〜６５１４，６５１８〜６５２０とインバ
ータ６５１５，６５２２，６５２３，トライステート・
バッファ６５２４が含まれている。６４kHzの信号１４
３２とビジィ信号１０７と、同期状態を示す信号６４２
７，起動パルス６４７９，リセット信号６０９，マスタ
ー権制御信号６０４とクロック送出制御信号６０５を受
けて、ビジィ信号１０７が“Ｈ”であり、同期状態にな
ったときにビジィ信号６０７を“Ｌ”にするための信号
６５２８と、第２クロック信号となるべき信号６５２９
を送出する。

第１８Ａ図ないし第１８Ｃ図はＬＳリンク同期部７００
の構成を示している。そこにはＬＳアービタ回路７１
０，起動パルス作成回路７２０，ＬＳビット同期回路７
３０，フレーム同期回路８１４０，同期状態回路８２
０，送信回路８３０，送信タイミング作成回路８５０，
送信符号変換回路８６０，受信符号変換回路８７０，受
信タイミング作成回路８３０，受信バッファ回路９００
が多くの入出力信号をともなって含まれている。

ここにおいて、ＬＳアービタ回路７１０とＬＳビット同
期回路７３０以外の回路は、ＭＳリンク同期部２００に
含まれた同名の回路に同じである。したがって、ＬＳア
ービタ回路７１０とＬＳビット同期回路７３０について
以下において説明する。

第１９−１図はＬＳリンク同期部７００に含まれたＬＳ
アービタ回路７１０の回路構成を示している。ここでは
ビジィ信号６０７の状態を監視してマスター・クロック
源の選択に関する競合制御（アービトレーション）を行
っている。ここには入力信号作成回路７１１，一致回路
７１２，ＬＳリンク・アービタ回路７１６と受信クロッ
ク７１９が含まれている。ここで一致回路７１２および
受信クロック出力回路７１９はそれぞれＭＳアービタ回
路２１０に含まれた同名の回路２１２および２１９に同
じである。

第１９−２図にはＬＳアービタ回路７１０に含まれた入
力信号作成回路７１１の回路図が示されている。ここに
おいて、７１１１はＤフリップ・フロップ、７１１２は
アンド・ゲート、７１１３，７１１４はインバータであ
る。この回路が第６−２図に示された回路と異なる点
は、ビジィ信号１０７に代えてマスター権制御信号６０
４がＤフリップ・フロップ７１１１のデータ端子Ｄに印
加されて信号７１１８を出力し、ビジィ信号６０７はイ
ンバータ７１１４を介して信号７１１９となって出力さ
れていることである。

第１９−３Ａ図および第１９−３Ｂ図にはＬＳアービタ
回路７１０に含まれたＬＳリンク・アービタ回路７１６
の回路図が示されている。

第１９−３Ａ図において、７１６４ａ〜ｈはナンド・ゲ
ート、７１６７はノア・ゲート、７１６８はオア・ゲー
ト、７１６９ａ〜ｄはインバータであり、一致回路７１
２からの信号７１２９，入力信号作成回路７１１からの
信号７１１９，７１１８と第１９−３Ｂ図からの信号７
１７３ａ〜ｄを受けて、信号７１７８，７１７４，７１
７５を出力している。

第１９−３Ｂ図において、７１６１，７１６２はＤフリ
ップ・フロップ、７１６３はデコーダ、７１６５，７１
６６はナンド・ゲート、７１７１ａ〜ｄはインバータで
あり、第１９−３Ａ図からの信号７１７４，７１７５，
起動パルス作成回路７２０からの信号７２１９と同期状
態回路８２０からの信号８２１９を受けて、信号７１７
３ａ〜ｄ，７１７７〜７１８９を出力している。ここで
信号７１８８はクロック送出制御信号６０５となり、信
号７１８９はマスター権制御信号６０４となる。

第２０−１図にはＬＳビット同期回路の回路構成図が示
されている。ここにはクロック発生回路７３０１，送信
クロック作成回路７３１受信位相制御回路７４２，受信
位相比較回路７４６および受信ランダム・ウォーク・フ
ィルタ回路７５４が含まれている。送信クロック作成回
路７３１および受信ランダム・ウォーク・フィルタ回路
７５４はそれぞれ第８−１Ａ図および第８−１Ｂ図に示
されたＭＳビット同期回路２３０に含まれた送信クロッ
ク作成回路２３１および受信ランダム・ウォーク・フィ
ルタ回路２５４に同じであり、クロック発生回路７３０
１，受信位相制御回路７４２および受信位相比較回路７
４６はそれぞれ第８−１Ａ図および第８−１Ｂ図に示さ
れたクロック発生回路２３０１，受信位相制御回路２４
２および受信位相比較回路２４６に近似しているので、
それらの異なる点についてのみ説明する。

第２０−２図の（ａ）には、クロック発生回路７３０１
の部分回路が示されており、第８−２図に示されたクロ
ック発生回路２３０１の出力の信号２３０９を７３０９
と読みかえて、それをＤフリップ・フロップ７８２３の
クロック端子に印加して、信号７８４６を出力してい
る。すなわち、クロック発生回路７３０１は、第８−２
図の（ｂ）に示した回路と第２０−２図（ａ）に示した
回路を合体したものである。

受信位相制御回路７４２は第８−１Ａ図の受信位相制御
回路２４９の回路に第２０−２図のシフト・レジスタ７
８２１とエクスクルーシブ・オア・ゲート７８３３を付
加して信号７８４８を得ている。ここで信号７５２９お
よび７３０９は第８−１Ａ図および第８−１Ｂ図の信号
２５２９および２３０９をそれぞれ呼び替えたものであ
る。

受信位相比較回路７４６は第８−６図に示された受信位
相比較回路２４６から、アンド・ゲート２４６７，ノア
・ゲート２４７３，２４７４を除いたものである。

［発明の効果］ １つの主装置と多くの従装置がスター状に接続されてお
り、それらがそれぞれデジタル回線網に接続可能な場合
において、呼の発生するごとに完全な競合制御をするこ
とによりマスター・クロック源が速やかに、かつ、滑ら
かに移動し、ただちに同期状態が確立されるようになっ
た。したがって本発明の効果は極めて大きい。

【図面の簡単な説明】

第１−１図は本発明に用いられるマスター・スイッチと
多くのローカル・スイッチとの接続を示す接続図、 第１−２図はマスター・スイッチとローカル・スイッチ
のより具体的な接続関係とそれらに含まれた構成要素を
示す構成要素図、 第１−３図はマスター・スイッチの内部構成を示した構
成図、 第１−４図はローカル・スイッチの内部構成を示した構
成図、 第２−１Ａ図および第２−１Ｂ図はマスター・スイッチ
とローカル・スイッチとの間のリンク伝送路で送受され
る信号の伝送フォーマット図、 第２−２図はマスター・クロック選択の様子を概念的に
示した階層図、 第２−３図は第１階層における各起動パルスのタイミン
グ図、 第２−４図は各起動パルスの発生方法を示すタイミング
図、 第２−５図はマスター・クロックの切替えシーケンスの
一実施例を示すタイミング図、 第２−６図はマスター・クロックの切替えシーケンスに
おけるクロック経路を示す回路図、 第３−１図はマスター・スイッチに含まれたクロック発
生器の回路構成図、 第３−２図は第３−１図の構成要素であるデジタルＰＬ
Ｌ回路の回路構成図、 第３−３Ａ図は第３−１図の構成要素である位相比較器
の回路図、 第３−３Ｂ図は第３−３Ａ図の各部の波形を示す波形
図、 第３−４Ａ図は第３−１図の構成要素であるランダム・
ウォーク・フィルタ１１２０の回路図、 第３−４Ｂ図は第３−２図のデジタルＰＬＬ回路が位相
遅れを生じている場合の第３−４Ａ図の回路各部の波形
図、 第３−４Ｃ図は第３−２図のデジタルＰＬＬ回路が位相
進みを生じている場合の第３−４Ａ図の回路各部の波形
図、 第３−５Ａ図は第３−２図の分周比制御回路と２つの分
周回路の回路図、 第３−５Ｂ図は第３−２図のデジタルＰＬＬ回路が位相
進みを生じている場合の第３−５Ａ図の回路の各部の波
形図、 第３−５Ｃ図は第３−２図のデジタルＰＬＬ回路が位相
遅れを生じている場合の第３−５Ａ図の回路の各部の波
形図、 第３−６図は第３−１図に示したアナログＰＬＬと２つ
の分周器の回路図、 第４−１図はマスター・スイッチに含まれたデジタル・
トランクの回路構成図、 第４−２図は第４−１図に示されたデジタル・トランク
に含まれたデジタル回線インタフェースの回路図、 第４−３図は第４−１図に示されたデジタル・トランク
に含まれた起動パルス作成回路の回路図、 第４−４図は第４−１図に示されたデジタル・トランク
に含まれたトランク・アービタの回路図、 第５−１Ａ図，第５−１Ｂ図および第５−１Ｃ図はＭＳ
リンク同期部の構成図、 第５−２Ａ図，第５−２Ｂ図および第５−２Ｃ図はＭＳ
リンク同期部がマスター・スイッチ内のハイウェイ・ス
イッチへＰＣＭ信号を送出する場合の多くの信号のタイ
ム・チャート、 第５−３Ａ図および第５−３Ｂ図はＭＳリンク同期部か
らＬＳリンク同期部へ送る信号を作成する場合の多くの
信号のタイム・チャート、 第６−１図はＭＳリンク同期部に含まれたＭＳアービタ
回路の回路構成図、 第６−２図はＭＳアービタ回路に含まれた入力信号作成
回路の回路図、 第６−３図はＭＳアービタ回路に含まれた一致回路の回
路図、 第６−４図はＭＳアービタ回路に含まれたタイマ回路の
回路図、 第６−５図はＭＳアービタ回路に含まれたＭＳリンク・
アービタ回路の回路図、 第６−６図はＭＳアービタ回路に含まれた受信クロック
出力回路の回路図、 第７図はＭＳリンク同期部に含まれた起動パルス作成回
路の回路図、 第８−１Ａ図および第８−１Ｂ図はＭＳリンク同期部に
含まれたＭＳビット同期回路の構成図、 第８−２図はＭＳビット同期回路に含まれた送信クロッ
ク作成回路とクロック発生回路の回路図、 第８−３図はＭＳビット同期回路に含まれた受信位相比
較回路２３２の回路図、 第８−４Ａ図，第８−４Ｂ図、第８−４Ｃ図、第８−４
Ｄ図および第８−４Ｅ図はＭＳビット同期回路に含まれ
た受信ランダム・ウォーク・フィルタ回路２３４の回路
図、 第８−５Ａ図および第８−５Ｂ図はＭＳビット同期回路
に含まれた受信位相制御回路２４２の回路図、 第８−６図はＭＳビット同期回路に含まれた受信位相比
較回路２４６の回路図、 第８−７Ａ図，第８−７Ｂ図および第８−７Ｃ図はＭＳ
ビット同期回路に含まれた受信位相制御回路２４９の回
路図、 第８−８Ａ図，第８−８Ｂ図、第８−８Ｃ図，第８−８
Ｄ図および第８−８Ｅ図はＭＳビット同期回路に含まれ
た受信ランダム・ウォーク・フィルタ回路２５４の回路
図、 第８−９Ａ図，第８−９Ｂ図，第８−９Ｃ図，第８−９
Ｄ図，第８−９Ｅ図，第８−９Ｆ図，第８−９Ｇ図，第
８−９Ｈ図，第８−９Ｉ図，第８−９Ｊ図および第８−
９Ｋ図はＭＳビット同期回路に含まれた位相フィルタ回
路の回路図、 第８−１０Ａ図，第８−１０Ｂ図，第８−１０Ｃ図およ
び第８−１０Ｄ図はＭＳビット同期回路に含まれた遅延
レジスタ回路の回路図、 第９−１図はＭＳリンク同期部に含まれたフレーム同期
回路の回路構成図、 第９−２図はフレーム同期回路に含まれたバイオレーシ
ョン検出回路の回路図、 第９−３図はフレーム同期回路に含まれた同期保護回路
の回路図、 第９−４図はフレーム同期回路に含まれたカウンタ回路
の回路図、 第１０図はＭＳリンク同期部に含まれた同期状態回路の
回路図、 第１１図はＭＳリンク同期部に含まれた送信回路の回路
図、 第１２−１図はＭＳリンク同期部に含まれた送信タイミ
ング作成回路の回路構成図、 第１２−２図は送信タイミング作成回路に含まれた送信
フレーム・カウンタ回路の回路図、 第１２−３Ａ図および第１２−３Ｂ図は送信タイミング
作成回路に含まれた送信タイミング回路の回路図、 第１３図はＭＳリンク同期部２００に含まれた送信符号
変換回路の回路図、 第１４図はＭＳリンク同期部に含まれた受信符号変換回
路の回路図、 第１５図はＭＳリンク同期部に含まれた受信タイミング
作成回路の回路図、 第１６−１図はＭＳリンク同期部に含まれた受信バッフ
ァ回路の回路構成図、 第１６−２図は受信バッファ回路に含まれたＳ／Ｐ入力
レジスタ回路の回路図、 第１６−３Ａ図，第１６−３Ｂ図，第１６−３Ｃ図およ
び第１６−３Ｄ図は受信バッファ回路に含まれたＦＩＦ
Ｏ制御回路の回路図、 第１６−４図は受信バッファ回路に含まれたＰ／Ｓ出力
レジスタ回路の回路図、 第１６−５Ａ図，第１６−５Ｂ図，第１６−５Ｃ図，第
１６−５Ｄ図，第１６−５Ｅ図，第１６−５Ｆ図，第１
６−５Ｇ図，第１６−６Ａ図，第１６−６Ｂ図，第１６
−６Ｃ図，第１６−６Ｄ図，第１６−６Ｅ図，第１６−
６Ｆ図，第１６−６Ｇ図，第１６−６Ｈ図，第１６−６
Ｉ図および第１６−６Ｊ図は受信バッファ回路に含まれ
たＦＩＦＯレジスタ回路の回路図、 第１７−１図はローカル・スイッチに含まれたデジタル
・トランクの回路構成図、 第１７−２図は第１７−１図に示されたデジタル・トラ
ンクに含まれたトランク・アービタの回路図、 第１８Ａ図，第１８Ｂ図および第１８Ｃ図はローカル・
スイッチに含まれたＬＳリンク同期部の構成図、 第１９−１図はＬＳリンク同期部に含まれたＬＳアービ
タ回路の回路構成図、 第１９−２図はＬＳアービタ回路に含まれた入力信号作
成回路の回路図、 第１９−３Ａ図および第１９−３Ｂ図はＬＳアービタ回
路に含まれたＬＳリンク・アービタ回路の回路図、 第２０−１図はＬＳリンク同期回路に含まれたＬＳビッ
ト同期回路の回路構成図、 第２０−２図はＬＳビット同期回路に含まれたクロック
発生回路と受信位相制御回路の部分回路図である。 １００……マスター・スイッチ １０１……ハイウェイ・スイッチ １０２……フレーム信号 １０３，１０６……ＰＣＭ入力信号 １０７……ビジィ信号 １０８……第２クロック信号 １０９……リセット信号、１１０……クロック発生器 １１１……デジタルＰＬＬ回路 １１８……アナログＰＬＬ回路 １４０……デジタル・トランク １４１……デジタル回線インタフェース １４５……起動パルス作成回路 １５１……トランク・アービタ ２００……ＭＳリンク同期部 ２１０……ＭＳアービタ回路 ２１１……入力信号作成回路 ２１２……一致回路、２１４……タイマ回路 ２１６……ＭＳリンク・アービタ回路 ２１９……受信クロック出力回路 ２２０……起動パルス作成回路 ２３０……ＭＳビット同期回路 ２３１……送信クロック作成回路 ２３２……受信位相比較回路 ２３４……受信ランダム・ウォーク・フィルタ回路 ２４２……受信位相制御回路 ２４６……受信位相比較回路 ２４９……受信位相制御回路 ２５４……受信ランダム・ウォーク・フィルタ回路 ２６２……位相フィルタ回路 ２８０……遅延レジスタ回路 ３１０……フレーム同期回路 ３１１……バイオレーション検出回路 ３１３……同期保護回路、３１５……カウンタ回路 ３１６，３１７……バス信号 ３２０……同期状態回路、３３０……送信回路 ３５０……送信タイミング作成回路 ３５２，３５３……バス信号 ３５４……送信タイミング回路 ３５８……バス信号 ３６０……送信符号変換回路 ３７０……受信符号変換回路 ３８０……受信タイミング作成回路 ４００……受信バッファ回路 ４０１……Ｓ／Ｐ入力レジスタ回路 ４０２……バス信号 ４０３……ＦＩＦＯ制御回路 ４１３……Ｓ／Ｐ出力レジスタ回路 ４１５……ＦＩＦＯレジスタ回路 ４５５〜４６４……バス信号 ６００……ローカル・スイッチ ６０１……ハイウェイ・スイッチ ６０２，６０３，６０６，６０７，６０８……信号 ６０４……マスター権制御信号 ６０５……クロック送出制御信号 ６０７……ビジィ信号 ６０８……第２クロック・バス ６０９……リセット信号 ６１０……クロック発生器 ６１９……第１クロック・バス ６４０……デジタル・トランク ６４１……デジタル回線インタフェース ６４５……起動パルス作成回路 ６５１……トランク・アービタ ７００……ＬＳリンク同期部 ７１０……ＬＳアービタ回路 ７１１……入力信号作成回路 ７１２……一致回路 ７１６……ＬＳリンク・アービタ回路 ７１９……受信クロック出力回路 ７２０……起動パルス作成回路 ７３０……ＬＳビット同期回路 ７３１……送信クロック作成回路 ７４２……受信位相制御回路 ７４６……受信位相比較回路 ７５４……受信ランダム・ウォーク・フィルタ回路 ８１０……フレーム同期回路 ８１６，８１７……バス信号 ８２０……同期状態回路 ８３０……送信回路 ８５０……送信タイミング作成回路 ８５８……バス信号 ８６０……送信符号変換回路 ８７０……受信符号変換回路 ８８０……受信タイミング作成回路 ９００……受信バッファ回路 ＤＩ，ＤＯ……デジタル回線の入出力線 ＬＤ，ＬＵ……下りおよび上りのリンク伝送路 ＰＮ……識別番号 ＭＣＤ……マスター権指定ビット ＭＲＱ……マスター権要求ビット。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 直行 東京都杉並区久我山１丁目７番41号 岩崎 通信機株式会社内 (72)発明者 市村 浩一 東京都杉並区久我山１丁目７番41号 岩崎 通信機株式会社内 (72)発明者 川田 義広 東京都杉並区久我山１丁目７番41号 岩崎 通信機株式会社内 (56)参考文献 特開 平２−311035（ＪＰ，Ａ) 特開 平２−126792（ＪＰ，Ａ) 特開 平１−208047（ＪＰ，Ａ) 特開 昭60−191535（ＪＰ，Ａ) 特開 平２−67033（ＪＰ，Ａ) 特開 昭55−53942（ＪＰ，Ａ)

Claims (9)

【特許請求の範囲】
1. 【請求項１】すくなくとも１つのデジタル回線を収容
   し、すでにクロツク源が存在するときにビジィ状態を示
   す第１のビジィ情報を監視し、前記第１のビジィ情報が
   ビジィ状態を示していないときに第１のクロック源が発
   生した場合には前記ビジィ情報をビジィ状態にして前記
   第１の新たなクロック源をマスター・クロックとするべ
   くマスター権要求を送信し、前記マスター権要求に対し
   マスター権指定を受信したときに前記第１の新たなクロ
   ック源を前記マスター・クロックとして送出することの
   できる複数のローカル・スイッチ手段（６００）と、 前記複数のローカル・スイッチ手段との間で前記マスタ
   ー・クロックおよび前記マスター権要求と前記マスター
   権指定を含む制御情報を伝送するためのリンク伝送路に
   よってスター状に接続され、すでにマスター・クロック
   が存在するときにビジィ状態を示す第２のビジィ情報を
   監視し、前記第２のビジィ情報がビジィ状態を示してい
   ないときに第２の新たなクロック源が発生した場合には
   前記第２の新たなクロック源をマスター・クロックとし
   て送出することができ、前記第２の新たなクロック源と
   前記マスター権要求を送出した前記ローカル・スイッチ
   手段における前記第１の新たなクロック源とが競合した
   場合に調停していずれか１つのクロック源を選択して、
   前記第２のビジィ情報をビジィ状態にし、前記第１のク
   ロック源が選択されたときには前記マスター権要求を送
   出した前記ローカル・スイッチ手段に前記マスター権指
   定を送出するマスター・スイッチ手段（１００）と を含むデジタル通信路の同期装置。
2. 【請求項２】前記マスター・スイッチ手段が、前記選択
   されたクロック源に位相同期したＭＳ同期クロック（１
   １９９）を得、このＭＳ同期クロックを前記リンク伝送
   路によって送出するためのＭＳクロック発生手段（１１
   ０）を含み、 前記複数のローカル・スイッチ手段のそれぞれが、前記
   マスター・スイッチ手段から供給された前記ＭＳ同期ク
   ロックに位相同期したＬＳ同期クロック（６１９９）を
   得るためのＬＳクロック発生手段（６１０）を含むもの
   である 請求項１記載のデジタル通信路の同期装置。
3. 【請求項３】前記ＭＳクロック発生手段および前記ＬＳ
   クロック発生手段のそれぞれが、 前記選択されたクロック源が変更されたときに急激な位
   相変化を生ずることを防止するための積分手段（１１２
   ０）と位相を比較して位相差を検出するための位相比較
   手段（１１１０）とを含み、デジタル的に位相同期を行
   うためのデジタルＰＬＬ手段（１１１）と、 前記デジタルＰＬＬ手段の出力を受けて、この出力に含
   まれる量子化ジッタを平滑化するためにアナログ的に位
   相同期を行うためのアナログＰＬＬ手段（１１８）と を含む請求項２記載のデジタル通信路の同期装置。
4. 【請求項４】前記マスター・スイッチ手段が、 前記選択されたクロック源として前記複数のローカル・
   スイッチ手段のうちの１つを選択した場合に、前記１つ
   のローカル・スイッチ手段からの前記リンク伝送路の下
   りおよび上りの一巡のループ遅延が前記マスター・クロ
   ックの周期の整数倍となるように遅延時間を補償して伝
   送される信号のビット同期を得るためのクロック信号
   （２５３９）を作成するＭＳビット同期手段（２３０） を含むものである請求項１記載のデジタル通信路の同期
   装置。
5. 【請求項５】前記ＭＳビット同期手段が、 前記選択されたクロック源が変更されたときに急激な位
   相変化を生ずることを防止するための積分手段（２５
   ４，２３４）と、 前記選択されたクロック源からの信号の遅延時間を補償
   する遅延補償手段（２８０）と、 前記選択されたクロック源からの信号と前記伝送される
   信号のビット同期を得るためのクロック信号との位相を
   比較する位相比較手段（２４６，２３２）と、 前記位相比較手段における位相比較結果によって前記伝
   送される信号のビット同期を得るためのクロック信号の
   位相を制御する位相制御手段（２４９，２４２）と を含む請求項４記載のデジタル通信路の同期装置。
6. 【請求項６】前記複数のローカル・スイッチ手段と前記
   マスター・スイッチ手段のそれぞれが、 前記リンク伝送路のフレーム構成のデジタル信号に位相
   同期してクロックおよびフレームを抽出してフレーム同
   期状態を示す信号を得るための同期状態手段（３２０）
   と、 前記フレーム同期状態において前記デジタル信号に位相
   同期したクロックが、複数個存在する競合状態において
   ただ１つの前記デジタル信号に位相同期したクロックを
   選択してクロック源とするアービタ手段（２１０，７１
   ０）と を含む請求項１記載のデジタル通信路の同期装置。
7. 【請求項７】前記マスター・スイッチ手段が、 前記複数のローカル・スイッチ手段からの前記マスター
   ・クロックの送出要求が複数あり競合した場合に、この
   競合を制御してただ１つのローカル・スイッチ手段に前
   記マスター・クロックの送出要求を認めるためのアービ
   タ手段（２１０） を含んでいる請求項１記載のデジタル通信路の同期装
   置。
8. 【請求項８】前記複数のローカル・スイッチ手段のそれ
   ぞれが、 前記調停により選択されたクロック源が途絶えたとき
   に、ただちに前記複数のローカル・スイッチ手段および
   前記マスター・スイッチ手段のうちの１つにマスター・
   クロック送出の権利を譲渡するように制御するＬＳアー
   ビタ手段（７１０） を含んでいる請求項１記載のデジタル通信路の同期装
   置。
9. 【請求項９】前記複数のローカル・スイッチ手段のそれ
   ぞれが、前記リンク伝送路を複数収容し、かつ、前記Ｌ
   Ｓアービタ手段を複数個含んでいる場合において、前記
   複数個のリンク伝送路のうちのすくなくとも１つによっ
   て伝送されるフレーム構成のデジタル信号から位相同期
   したクロックおよびフレームを抽出することができずフ
   レーム同期状態を示す信号を得ることができない場合、
   残る前記リンク伝送路のうちの１つが前記マスター権要
   求およびマスター権指定を送受できるように切替えるこ
   とのできるＬＳアービタ手段を含んでいる請求項８記載
   のデジタル通信路の同期装置。