KR20090123244A - 상 변화 메모리 장치 및 그것의 쓰기 방법 - Google Patents

상 변화 메모리 장치 및 그것의 쓰기 방법 Download PDF

Info

Publication number
KR20090123244A
KR20090123244A KR1020080049221A KR20080049221A KR20090123244A KR 20090123244 A KR20090123244 A KR 20090123244A KR 1020080049221 A KR1020080049221 A KR 1020080049221A KR 20080049221 A KR20080049221 A KR 20080049221A KR 20090123244 A KR20090123244 A KR 20090123244A
Authority
KR
South Korea
Prior art keywords
write
data
reset
memory cell
current
Prior art date
Application number
KR1020080049221A
Other languages
English (en)
Inventor
이정혁
이광진
하대원
정기태
강대환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080049221A priority Critical patent/KR20090123244A/ko
Priority to US12/471,526 priority patent/US7907437B2/en
Publication of KR20090123244A publication Critical patent/KR20090123244A/ko
Priority to US13/023,759 priority patent/US8014190B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 가변 저항 메모리 장치의 쓰기 방법은, (a) 선택된 메모리 셀에 제 1 리셋(Reset) 전류를 인가하는 단계; (b) 상기 선택된 메모리 셀에 대한 쓰기 검증(Write verify) 동작을 수행하는 단계; 및 (c) 상기 쓰기 검증 동작의 결과에 따라, 상기 선택 메모리 셀에 제 2 리셋 전류를 인가하는 단계를 포함한다.
상술한 프로그램 방법에 따라 리셋 전류에 의하여 야기되는 가변 저항 메모리 장치의 내구성(Endurance)의 악화를 효과적으로 감소시킬 수 있다.

Description

상 변화 메모리 장치 및 그것의 쓰기 방법{PHASE CHANGE MEMORY DEVICE AND WRITE METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 상 변화 메모리 장치 및 그것의 쓰기 방법에 관한 것이다.
랜덤 액세스(Random access)가 가능하고 고집적 및 대용량을 실현할 수 있는 반도체 메모리 장치의 수요는 날로 증가하고 있다. 그러한 반도체 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 그 외에 디램(DRAM)의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치들이 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 불휘발성 메모리 장치이며, 그 제조 과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
상 변화 메모리 셀은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적 인 상태들(Structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)인 칼코겐 물질(Chalcogenide material) (이하, "GST 물질"이라 칭함)로 만들어진 메모리 장치들이 알려져 있다. GST 물질은 비교적 높은 저항율(Resistivity)을 나타내는 비결정 상태(Amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(Crystalline state)를 갖는다. 즉, 상 변화 메모리 셀은 GST 물질을 가열함으로써 결정 상태 또는 비결정 상태 각각 대응하는 데이터가 기입된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 기입된 논리 값들 '1' 및 '0'을 나타내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다. 따라서, 상 변화 메모리 장치는 가변 저항 메모리 장치(Variable-Resistance Memory Device)로도 불린다.
일반적인 상 변화 메모리 장치에 있어서, 메모리 셀은 저항 소자와 스위칭 소자로 구성된다. 도 1 및 도 2는 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 상 변화 메모리 장치의 메모리 셀(10)은 저항 소자인 가변 저항체(11)와 스위칭 소자인 액세스 트랜지스터(12)로 구성된다. 가변 저항체(11)는 비트 라인(BL)에 연결된다. 액세스 트랜지스터(12)는 가변 저항체(11)와 접지 사이에 연결된다. 액세스 트랜지스터(12)의 게이트에는 워드 라인(WL)이 연결되어 있다. 워드 라인(WL)에 소정의 전압이 인가되면, 액세스 트랜지스터(12)는 턴-온(Turn-on) 된다. 액세스 트랜지스터(12)가 턴-온(Turn-on) 되면, 가변 저항체(11)는 비트 라인(BL)을 통해 전류(Ic)를 공급받는다.
도 2는 또 다른 형태의 상 변화 메모리 장치의 메모리 셀(20)을 보여준다. 또 다른 형태의 메모리 셀(20)은 저항 소자인 가변 저항체(21)와 스위칭 소자인 다이오드(22)를 포함한다. 다이오드(22)는 워드 라인(WL) 전압에 따라 턴-온(Turn-on) 또는 턴-오프(Turn-off) 된다.
도 3 및 도 4는 상술한 상 변화 메모리 장치의 셀 구조 및 물성을 각각 보여주는 도면이다. 도 3은 상 변화 메모리 셀의 단면을 간략히 보여주며, 도 4는 상 변화 물질의 내구성(Endurance) 특성을 보여준다.
먼저, 도 3을 참조하면, 메모리 셀(30)은 가변 저항체와 액세스 트랜지스터(NT)로 구성된다. 상부 전극(31), 상 변화 물질(32), 콘택 플러그(33), 그리고 하부 전극(34)으로 가변 저항체가 구성된다. 상부 전극(31)은 비트 라인(BL)에 연결된다. 하부 전극(34)은 콘택 플러그(Contact plug: CP)(33)와 액세스 트랜지스터(NT) 사이에 연결된다. 콘택 플러그(33)는 도전성 물질(예컨대, TiN 등)로 형성되며, 히터 플러그(Heater Plug)라고도 부른다. 상 변화 물질(32)은 상부 전극(31)과 콘택 플러그(33) 사이에 형성된다. 상 변화 물질(32)의 상태(Phase)는 공급되는 전류 펄스의 크기(Amplitude), 폭(Duration), 하강 시간(Fall time) 등에 따라 바뀌게 된다. 셋(Set) 또는 리셋(Reset)에 대응하는 상 변화 물질의 상태(Phase)는 도시된 바와 같이 비정질 양(Amorphous volume, 35)에 의해서 결정된다. 일반적으로 비정질 상태(Amorphous Phase)는 리셋 상태에, 결정 상태(Crystal Phase)는 셋 상태에 대응한다. 비정질 상태(Amorphous state)에서 결정 상태(Crystal state)로 진행될수록 비정질 양은 적어진다. 상 변화 물질(32)은 형성되는 비정질 양(Amorphous volume, 35)에 따라 가변되는 저항(Resistance)을 갖는다. 즉, 서로 다른 전류 펄스에 따라 형성되는 상 변화 물질(32)의 비정질 양(35)에 따라 기입되는 데이터가 결정된다.
도 4는 도 3의 상 변화 물질(32)에 대한 전기적 특성을 보여주는 그래프이다. 도 4를 참조하면, 리셋 상태에 대응하는 데이터(이하, 리셋 데이터)를 반복적으로 기입함에 따라 발생하는 셋-스턱 페일(Set-stuck failure) 현상이 도시되어 있다. 리셋 데이터를 기입하기 위해서는 셋 상태에 대응하는 데이터(이하, 셋 데이터)를 기입할 때보다 상대적으로 더 큰 전류를 인가해야 한다. 그러나 반복적인 리셋 데이터의 쓰기 동작은 상 변화 물질(32)의 특성을 변화시킨다. 즉, 한계 횟수 이상의 반복적인 리셋 데이터의 쓰기 동작에 따라 상 변화 물질(32)은 동일한 쓰기 전류에서는 더 이상 리셋 상태에 대응하는 저항값에 도달할 수 없게 된다. 즉, 쓰기 전류를 공급하기 위한 쓰기 펄스 전압이 전압 (V1)이라 가정하자. 쓰기 펄스 전압(V1)에 의해서 리셋 데이터가 메모리 셀에 반복적으로 쓰여지는 경우, 리셋 데이터의 쓰기 횟수가 증가하면서, 상 변화 물질의 특성 곡선은 곡선 (41)로부터 곡선 (45) 방향으로 이동한다. 결국, 쓰기 펄스 전압(V1)으로 리셋 데이터를 기입하는 경우, 곡선 (45)의 특성을 갖는 상 변화 물질의 리셋 저항은 리셋에 대응하는 크기로 더 이상 변화되지 않는다. 즉, 리셋 데이터를 기입해도 메모리 셀의 저항은 셋 데이터를 기입한 크기로 감지될 수밖에 없다. 이러한 쓰기 횟수의 증가에 따라 발생하는 상 변화 물질의 특성 변화를 셋-스턱 페일(Set-stuck failure)이라 일컫는다.
메모리 디바이스가 갖추어야 할 기본적인 특성 가운데 하나가 데이터를 반복적으로 기록해도 정상적인 읽기 및 쓰기 기능이 유지되는 내구성(Endurance)이다. 특히, 상 변화 메모리 장치에 있어서, 디램(DRAM)과 같이 랜덤 액세스 메모리, 반도체 디스크 장치(SSD), 모바일 기기의 저장 장치와 같은 다양한 용도를 지원하기 위해서는 충분한 쓰기 횟수가 지원되어야 한다. 그러나, 상술한 셋-스턱 페일(Set -stuck failure)과 같은 문제는 상 변화 메모리 장치의 실용화에 있어서 큰 장애로 작용한다. 따라서, 상 변화 메모리 장치의 내구성(Endurance)을 획기적으로 증가시킬 수 있는 기술이 절실한 실정이다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 반복적인 리셋 데이터의 기입에 따르는 내구성 악화를 감소시킬 수 있는 상 변화 메모리 장치 및 그것의 쓰기 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 쓰기 방법은, (a) 선택 메모리 셀에 쓰기 전류를 제공하는 단계; 및 (b) 상기 쓰기 전류의 종류에 따라, 쓰기 검증 동작을 수행하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 가변 저항 메모리 장치의 데이터 쓰기 방법은, (a) 선택된 메모리 셀에 제 1 리셋(Reset) 쓰기 전류를 인가하는 단계;
(b) 상기 선택된 메모리 셀에 대한 쓰기 검증(Write verify) 동작을 수행하 는 단계; 및 (c) 상기 쓰기 검증 동작의 결과에 따라, 상기 선택 메모리 셀에 제 2 리셋 쓰기 전류를 인가하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 가변 저항 메모리 장치는, 복수의 메모리 셀들을 갖는 메모리 셀 어레이; 선택 메모리 셀로 쓰기 전류를 제공하기 위한 쓰기 드라이버; 상기 선택된 메모리 셀의 데이터를 읽기 위한 감지 증폭기; 및 상기 선택 메모리 셀에 대한 쓰기 동작을 수행하도록 상기 쓰기 드라이버를 제어하는 제어부를 포함하되, 상기 제어부는 상기 쓰기 전류의 종류에 따라 상기 선택된 메모리 셀에 대한 쓰기 검증 동작을 수행하도록 상기 감지 증폭기를 제어한다.
상기 목적을 달성하기 위한 본 발명의 가변 저항 메모리 장치는, 복수의 메모리 셀들을 갖는 메모리 셀 어레이; 선택 메모리 셀에 저장된 데이터를 읽기 위한 감지 증폭기; 상기 선택 메모리 셀에 쓰기 데이터를 기입하기 위한 쓰기 드라이버; 및 상기 감지 증폭기 및 상기 쓰기 드라이버를 제어하는 제어부를 포함하되, 상기 제어부는 상기 쓰기 데이터의 종류에 따라 상기 선택된 메모리 셀에 대한 쓰기 검증 동작을 수행하도록 상기 감지 증폭기를 제어한다.
상기 목적을 달성하기 위한 휴대용 전자 시스템은, 가변 저항 메모리 장치; 및 상기 가변 저항 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 가변 저항 메모리 장치는, 복수의 메모리 셀들을 갖는 메모리 셀 어레이; 선택 메모리 셀로 쓰기 전류를 제공하기 위한 쓰기 드라이버; 상기 쓰기 전류가 제공된 메모리 셀의 데이터를 읽기 위한 감지 증폭기; 및 상기 선택 메모리 셀에 대한 쓰기 동작 및 쓰기 검증 동작을 수행하도록 상기 쓰기 드라이버 및 상기 감지 증폭기 를 제어하는 제어부를 포함하되, 상기 제어부는 상기 쓰기 전류의 종류에 따라 상기 쓰기 검증 동작을 수행한다.
이상과 같은 본 발명에 따른 상 변화 메모리 장치 및 그것의 쓰기 방법에 따르면, 리셋 데이터의 반복적인 쓰기에도 불구하고 상 변화 메모리 셀의 특성 저하를 방지할 수 있어 상 변화 메모리 장치의 내구성(Endurance)을 증가시킬 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 가변 저항 메모리 장치로 상 변화 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 상 변화 메모리 장치의 쓰기 방법을 간략히 보여주는 순서 도이다. 도 5를 참조하면, 본 발명의 상 변화 메모리 장치의 쓰기 방법은 메모리 셀에 기입되는 데이터에 따라 쓰기 검증 동작의 실시 여부가 결정된다. 본 발명의 쓰기 방법에 따르면, 리셋 데이터의 쓰기 동작 시에는 쓰기 검증(Write verify)을 수행하고, 셋 데이터의 쓰기 동작 시에는 쓰기 검증(Write verify)을 수행하지 않는다. 좀더 자세히 설명하면 다음과 같다.
쓰기 데이터(Write data)가 제공되면, 선택된 상 변화 메모리 셀에 기입될 쓰기 데이터가 셋 데이터인지 또는 리셋 데이터인지를 판별한다(S10). 쓰기 데이터(Write data)가 셋 데이터인 경우, 셋 데이터를 기입하기 위한 펄스를 상 변화 메모리 셀에 제공한다. 그러나, 셋 데이터의 기입 동작에는 기입 여부에 대한 쓰기 검증 동작(Write verify operation)이 포함되지 않는다. 쓰기 검증 동작 없는 셋 데이터의 쓰기 동작이 수행된다(S50).
반면에, 쓰기 데이터(Write data)가 리셋 데이터인 경우, 절차는 본 발명의 쓰기 동작을 수행하는 단계로 이동한다. 즉, 리셋 데이터의 쓰기와, 쓰여진 리셋 데이터에 대한 쓰기 검증 동작(Write verify operation)으로 이루어지는 쓰기-쓰기 검증(Write-Write verify) 루프(Loop)가 수행된다. 리셋 데이터의 쓰기 동작은 리셋 상태에 대응하는 펄스를 선택된 상 변화 메모리 셀에 인가하는 것으로 시작된다. 여기서, 최초 리셋 상태에 대응하는 펄스의 레벨은 통상의 리셋 데이터를 쓰기 위한 펄스보다 낮은 레벨로 제공된다(S20). 리셋 데이터에 대한 쓰기 검증 동작이 이어진다(S30). 만일, 상 변화 메모리 셀의 저항치가 리셋 데이터에 대응하는 저항치로 변화된 것으로 판정되면, 쓰기 동작은 종료된다. 반면, 선택된 상 변화 메모 리 셀의 저항치가 리셋 상태에 대응하는 크기의 저항치에 미치지 못하는 경우, 절차는 재기입(Re-write)을 위한 단계(S40)로 넘어간다. 즉, 재기입 단계(S40)에서, 이전에 인가된 펄스(전류 또는 전압)보다 증가된 레벨을 갖는 펄스가 선택된 상 변화 메모리 셀로 제공된다. 그리고, 절차는 쓰기 검증 단계(S30)로 이동한다. 따라서, 검증 단계(S30)와 재기입 단계(S40)는 쓰기-쓰기 검증(Write-Write verify) 루프(Loop)를 형성한다.
상술한 상 변화 메모리 셀의 쓰기 방법에 의해서, 리셋 데이터를 쓰기 위해서 낮은 레벨의 쓰기 전류로부터 시작하여 쓰기-쓰기 검증 루프를 구성하게 될 것이다. 그리고, 메모리 셀의 저항이 리셋 상태에 대응하는 리셋 저항치에 도달한 이후에는 더 이상의 쓰기 전류의 공급은 차단된다. 따라서, 리셋 데이터의 쓰기 동작시 상대적으로 큰 쓰기 전류에 의한 셋-스턱 페일(Set-stuck failure)의 유발을 최대한 억제할 수 있다.
도 6은 상술한 도 5의 쓰기 방법에 따라 리셋 데이터에 대한 쓰기 동작을 수행할 수 있는 상 변화 메모리 장치(100)를 보여주는 블록도이다. 도 6을 참조하면, 본 발명의 상 변화 메모리 장치(100)는 리셋 데이터가 쓰여진 메모리 셀에 대한 검증 결과에 따라 리셋 또는 셋 데이터를 쓰기 위한 쓰기 펄스들(P_SET, P_RST) 및 바이어스 신호들(DCBL_SET, DCBL_RST)을 생성하기 위한 제어부를 포함한다. 제어부는 검증 비교기(175), 제어 로직(180) 및 쓰기 펄스 발생기(190)를 포함한다.
셀 어레이(110)는 각각 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하는 메모리 셀들을 포함한다. 셀 어레이(110)에는, 비록 도면에는 도시되지 않았지만, 복수의 메모리 셀들이 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열될 것이다. 각 메모리 셀은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST 물질로 구성된 가변 저항체를 포함하도록 구성될 것이다.
어드레스 디코더(120)는 외부에서 입력된 어드레스(Address)를 디코딩한다. 여기서, 어드레스(Address)는 행 어드레스(Row Address) 및 열 어드레스(Column Address)를 포함한다. 어드레스 디코더(120)는 행 어드레스(Row Address)에 의해 워드 라인(WL)을 선택하고, 열 어드레스(Column Address)에 의해 비트 라인(BL)을 선택한다. 이를 위해 어드레스 디코더(120)는 칼럼 디코더(130)에 칼럼 선택 신호(Yi)를 제공한다.
칼럼 디코더(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결되고, 데이터 라인(DL)을 통해 쓰기 드라이버 회로(140)에 연결된다. 칼럼 디코더(130)는 칼럼 선택 신호(Yi)에 응답하여 데이터 라인과 선택된 비트 라인을 전기적으로 연결한다.
쓰기 드라이버(140)는 쓰기 데이터(Write data)를 선택된 메모리 셀에 기입하기 위한 쓰기 전류를 제공한다. 쓰기 드라이버(140)는 쓰기 펄스 발생기(190)로부터 제공되는 바이어스 신호(DCBL_SET, DCBL_RST)와 셋 펄스(P_SET), 리셋 펄스(P_RST), 그리고 쓰기 데이터(Write data)에 응답하여 쓰기 전류(I_SET 또는 I_RST)를 출력한다. 출력된 쓰기 전류(I_SET 또는 I_RST)는 데이터 라인(DL) 및 칼 럼 디코더(130)를 통해서 선택된 메모리 셀의 비트 라인으로 전달된다. 쓰기 드라이버(140)는, 리셋 데이터를 기입하는 경우, 루프의 반복시 쓰기 전류로서 점차적으로 증가하는 스텝 펄스 전류를 선택된 메모리 셀로 제공하게 될 것이다. 리셋 데이터를 기입하는 경우, 쓰기 드라이버(140)는 바이어스 신호(DCBL_RST)와 리셋 펄스(P_RST)에 응답하여 통상의 레벨보다 낮은 리셋 쓰기 전류(I_RST)를 최초 루프에서 제공하게 될 것이다. 그리고 루프의 반복시, 점차적으로 증가하는 스텝형의 리셋 쓰기 전류를 선택된 메모리 셀로 공급한다. 쓰기 드라이버(140)는 선택된 메모리 셀에 대한 검증 동작에 의해 검증 패스(Verify Pass)가 발생하는 시점까지 증가하는 리셋 쓰기 전류의 공급을 계속한다. 하나의 펄스에 대응하는 리셋 쓰기 전류가 공급되고, 검증 동작이 이루어지는 쓰기-쓰기 검증(Write-Write verify) 루프의 간격은 하나의 셋 펄스(P_SET)가 공급되는 주기의 이내에서 수행될 수 있다. 또는, 하나의 셋 펄스(P_SET)에 대응하는 주기 이내에서, 복수의 쓰기-쓰기 검증(Write-Write verify) 루프들이 수행될 수 있다.
검증 감지 증폭기(150)는 제어 로직(180)에 의해서 제어되며, 쓰기 드라이버(140)를 통해서 쓰여진 데이터의 정상적인 기입 여부를 감지하기 위해 제공된다. 본 발명의 검증 감지 증폭기(150)는 제어 로직(180)의 제어에 응답하여 선택된 메모리 셀의 데이터를 감지 증폭한다. 검증 감지 증폭기(150)는 제어 로직(180)으로부터의 제어 신호들 (nPSA, PMUX)에 응답하여 선택된 메모리 셀의 비트 라인을 통해서 데이터를 감지하고 래치한다. 래치된 데이터는 검증 데이터(Vfy_data)로서 검증 비교기(175)에 제공된다.
감지 증폭기(160)는 정상 읽기 동작시 칼럼 디코더(130)에 의해서 선택된 비트 라인을 통해서 메모리 셀에 기록된 데이터를 감지한다. 감지 증폭기(160)는 감지된 데이터를 데이터 입출력 버퍼(170)로 전달한다.
데이터 입출력 버퍼(170)는 외부로부터 제공되는 입력 데이터(DI)를 쓰기 드라이버(140) 및 검증 비교기(175)에 제공한다. 그리고, 데이터 입출력 버퍼(170)는 감지 증폭기(160)에 의해서 읽혀진 데이터를 외부에 제공한다.
검증 비교기(175)는 검증 감지 증폭기(150)로부터 제공되는 검증 데이터(Vfy_data)와 입출력 버퍼(170)로부터 제공되는 입력 데이터(DI)를 비교한다. 검증 비교기(175)는 검증 데이터(Vfy_data)와 입력 데이터(DI)와의 비교 결과에 따라 쓰기 데이터의 정상적인 기입 여부를 의미하는 대한 패스/페일 신호(P/F)를 출력한다. 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일한 것으로 검출되면, 검증 비교기(175)는 검증 패스(Verify Pass)를 출력하게 될 것이다. 반면, 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일하지 않을 경우에는, 검증 비교기(175)는 검증 페일(Verify Fail)을 출력할 것이다.
제어 로직(180)은 데이터 기입 동작을 위한 제반 제어 동작을 수행한다. 특히 리셋 데이터의 쓰기 동작시, 제어 로직(180)은 복수의 쓰기-쓰기 검증 루프를 위한 리셋 펄스(P_RST)를 생성하도록 쓰기 펄스 발생기(190)를 제어한다. 동시에, 제어 로직(180)은 리셋 펄스들(P_RST)에 동기하여 쓰여진 데이터에 대한 검증 동작을 수행하도록 검증 감지 증폭기(150)를 제어한다. 즉, 리셋 데이터의 기입시, 제어 로직(180)은 쓰기 펄스 발생기(190)가 복수의 루프를 구성하기 위한 스텝 펄스 를 발생하도록 제어한다. 최대 루프(Max loop) 이내에서 리셋 데이터를 기입하기 위하여, 제어 로직(180)은 루프 수를 카운트하기 위한 루프 카운터(185)를 포함한다. 리셋 데이터의 쓰기 루프에 있어서, 제어 로직(180)은 하나의 쓰기 루프의 결과 검증 페일(Verify fail)로 판정되면, 이어지는 쓰기 루프에서는 증가된 리셋 쓰기 전류를 사용하여 리셋 데이터를 재기입하도록 쓰기 펄스 발생기(190)를 제어한다. 그리고, 제어 로직(180)은 하나의 쓰기 펄스에 동기하여 검증 감지 증폭기(150)의 센싱 동작을 활성화하기 위한 제어 신호들(nPAS, PMUX)을 생성한다. 리셋 데이터의 쓰기 동작시, 제어 로직(180)은 검증 패스(Verify Pass)로 검증 결과가 제공되는 시점까지, 또는 루프 수의 카운트 값이 최대 루프(Maximum loop)에 도달하는 시점까지 쓰기-쓰기 검증(Write-Write verify) 루프를 반복하게 될 것이다.
쓰기 펄스 발생기(190)는 제어 로직(180)의 제어에 따라 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 생성하여 쓰기 드라이버(140)로 제공한다. 또한, 쓰기 펄스 발생기(190)는 제어 로직(180)의 제어에 따라 쓰기 전류(I_SET, I_RST)의 레벨을 제어하는 바이어스 신호(DCBL_SET, DCBL_RST)를 쓰기 드라이버(140)로 제공한다. 쓰기 펄스 발생기(190)는 제어 로직(180)의 제어에 따라 리셋 데이터의 쓰기 동작시, 점진적으로 증가하는 레벨을 갖는 리셋 쓰기 전류(I_RST)를 발생하도록 리셋 펄스(P_RST) 및 리셋 바이어스 신호(DCBL_RST)를 생성한다. 쓰기 펄스 발생기(190)는 하나의 셋 펄스(P_SET) 주기에서 하나의 리셋 펄스(P_RST)를 제공할 수 있다. 또는, 쓰기 펄스 발생기(190)는 하나의 셋 펄스(P_SET) 주기 동안에 복수의 리셋 펄스(P_RST)를 발생할 수 있다. 이 경우, 셋 쓰기 전류(I_SET)의 1 주기에 대응하 는 타이밍 구간 동안, 리셋 쓰기 전류(I_RST)는 점진적으로 증가하는 복수의 펄스들로 메모리 셀에 제공될 수 있다.
이상의 구성에서 검증 비교기(175), 제어 로직(180) 및 쓰기 펄스 발생기(190)는 본 발명의 제반 쓰기 동작을 수행하기 위해 쓰기 드라이버(140) 및 검증 감지 증폭기(150)를 제어하는 제어부로 통칭할 수 있다.
이상의 본 발명의 상 변화 메모리 장치(100)는 리셋 데이터의 쓰기 시에 상대적으로 낮은 레벨의 리셋 쓰기 전류(I_RST)로부터 시작하여 메모리 셀에 제공된다. 만일, 제공된 리셋 쓰기 전류(I_RST)에 의해서 선택된 메모리 셀의 저항치가 타깃 레벨에 도달하지 못한 경우, 증가된 리셋 쓰기 전류(I_RST)를 재공급한다. 이러한 리셋 데이터의 쓰기 루프는 선택된 메모리 셀의 저항치가 타깃 레벨에 도달할 때까지 반복된다. 따라서, 최초 낮은 레벨에서 시작하여 서서히 증가하는 리셋 쓰기 전류(I_RST)의 공급을 통해서 과도한 쓰기 전류에 기인하는 셋-스턱 페일(Set-stuck failure)의 발생을 효과적으로 억제할 수 있다.
도 7은 도 6의 쓰기 펄스 발생기(190)의 간략한 구성을 보여주는 블록도이다. 도 7을 참조하면, 쓰기 펄스 발생기(190)는 제어 로직(180)의 제어에 따라 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 생성한다. 또한, 쓰기 펄스 발생기(190)는 제어 로직(180)의 제어에 따라 쓰기 전류의 레벨을 제어하기 위한 바이어스 신호(DCBL_SET, DCBL_RST)를 생성한다.
셋 바이어스 드라이버(191)는 셋 쓰기 전류(I_SET)의 파형을 결정하는 셋 바이어스 신호(DCBL_SET)를 생성한다. 일반적으로, 셋 바이어스 신호(DCBL_SET)에 따 라 셋 쓰기 전류(I_SET)의 크기 및 파형이 결정된다. 그리고 셋 쓰기 전류(I_SET)에 의하여 메모리 셀의 상 변화 물질은 결정 상태(Crystal Phase)로 변화된다. 따라서, 셋 바이어스 신호(DCBL_SET)의 파형은 메모리 셀에 인가되는 셋 쓰기 전류(I_SET)와 유사 또는 동일한 형태를 갖는다.
리셋 바이어스 드라이버(192)는 본 발명에 따른 리셋 쓰기 전류(I_RST)를 생성하기 위한 리셋 바이어스 신호(DCBL_RST)를 생성한다. 리셋 바이어스 드라이버(192)는 펄스 드라이버(193)에 의해서 생성되는 리셋 펄스(P_RST)에 동기하여 리셋 바이어스 신호(DCBL_RST)를 생성한다. 리셋 바이어스 신호(DCBL_RST)에 의해서 루프 수에 따라서 증가하는 리셋 쓰기 전류(I_RST)가 생성될 것이다.
펄스 드라이버(193)는 셋 펄스(P_SET)와 리셋 펄스(P_RST)를 생성하여 쓰기 드라이버(140)에 제공한다. 펄스 드라이버(193)는 리셋 펄스(P_RST)를 셋 펄스(P_SET)와 동일한 주기를 갖도록 생성할 수 있다. 또는, 펄스 드라이버(193)는 셋 펄스(P_SET)의 1 주기 동안, 복수 주기를 갖는 리셋 펄스(P_RST)를 생성할 수 있다. 하나의 셋 펄스(P_SET)의 펄스 폭은 일반적으로 리셋 펄스(P_RST)의 펄스 폭보다 길다. 따라서, 셋 펄스(P_SET)의 1 주기 동안에 복수 주기의 리셋 펄스(P_RST)가 발생하는 경우, 리셋 데이터에 대한 쓰기-쓰기 검증(Write-Write verify) 루프의 반복에 따른 쓰기 속도의 저하를 방지할 수 있다.
이상의 구성을 포함하는 쓰기 펄스 발생기(190)에 따르면, 점진적으로 증가하는 레벨의 리셋 쓰기 전류(I_RST)의 생성이 가능하다. 그리고 쓰기 펄스 발생기(190)는 셋 쓰기 전류(I_SET)의 1 주기 동안에 1 주기의 리셋 쓰기 전류(I_RST) 를 생성하도록 쓰기 드라이버(140)를 제어할 수 있다. 또는, 쓰기 펄스 발생기(190)는 셋 쓰기 전류(I_SET)의 1 주기 동안, 복수 주기의 리셋 쓰기 전류(I_RST)를 생성하도록 쓰기 드라이버(140)를 제어할 수 있다. 여기서, 쓰기 펄스 발생기(190)는, 리셋 쓰기 전류(I_RST)가 최초 루프에서는 통상의 리셋 쓰기 전류보다 낮은 값으로 제공되도록 리셋 바이어스 신호(DCBL_RST)를 제공할 것이다. 그리고 쓰기 펄스 발생기(190)는 리셋 쓰기 전류(I_RST)가 루프 수의 증가에 따라 점진적으로 증가하는 스텝형 전류 펄스(Stepping current pulse)로 제공되도록 리셋 바이어스 신호(DCBL_RST)를 제공해야 할 것이다.
도 8은 도 6에 도시된 쓰기 드라이버(140)의 일례를 보여주는 회로도이다. 도 8을 참조하면, 쓰기 드라이버(140)는 펄스 선택 회로(141), 전류 제어 회로(142), 그리고 전류 구동 회로(143)를 포함한다. 펄스 선택 회로(141)는 입력 데이터(DI)에 의해서 셋 펄스(P_SET)와 리셋 펄스(P_RST) 중 어느 하나를 선택한다. 선택된 펄스에 의해서 전류 제어 회로(142)는 셋 바이어스 신호(DCBL_SET) 또는 리셋 바이어스 신호(DCBL_RST)를 활성화하며, 전류 구동 회로(143)의 출력 전류 레벨을 제어한다. 펄스 선택 회로(141)는 제 1 및 제 2 전송 게이트(TG1, TG2), 제 1 내지 제 2 인버터(INV1~INV2)를 포함한다. 전류 제어 회로(142)는 제 1 내지 제 7 트랜지스터(TR1~TR7)를 포함한다. 여기에서, 제 1 내지 제 5 트랜지스터(TR1~TR5)는 NMOS 트랜지스터이고, 제 6 및 제 7 트랜지스터(TR6, TR7)는 PMOS 트랜지스터이다. 전류 구동 회로(143)는 풀 업 트랜지스터(PUTR) 및 풀 다운 트랜지스터(PDTR)를 포함한다.
먼저, 쓰기 데이터(DI)가 '0'인 경우를 설명한다. 쓰기 데이터(DI)가 '0'이면, 펄스 선택 회로(141)의 제 1 전송 게이트(TG1)는 턴-온, 제 2 전송 게이트(TG2)는 턴-오프 된다. 그리고, 쓰기 데이터 '0'에 의해서 제 2 로직 게이트(G2)의 출력은 논리 '0'로 고정되며, 제 4 트랜지스터(TR4)는 턴-오프 된다. 그리고 제 1 로직 게이트(G1)를 통해서 제공되는 셋 펄스(P_SET)에 의해서 제 2 트랜지스터(TR2)가 스위칭 된다. 따라서, 셋 펄스(P_SET)에 동기된 셋 바이어스 신호(DCBL_SET)에 의해서 제 1 및 제 2 트랜지스터의 전류 크기가 제어된다. 따라서, 셋 펄스(P_SET)에 의해서, 제 5 트랜지스터(TR5)는 턴-온 되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDTR)는 턴-오프 된다. 이때, 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR6, TR1, TR2, TR5)을 통해 흐르는 전류가 풀 업 트랜지스터(PUTR)를 통해 흐른다. 풀 업 트랜지스터(PUTR)를 통해 흐르는 전류는 셋 쓰기 전류(I_SET)로서 데이터 라인(DL)으로 제공된다.
다음으로, 쓰기 데이터(DI)가 '1'인 경우를 설명한다. 쓰기 데이터(DI)가 '1'이면, 펄스 선택 회로(141)의 제 2 전송 게이트(TG2)는 턴-온, 제 1 전송 게이트(TG1)는 턴-오프 된다. 전류 제어 회로(142)의 제 2 트랜지스터(TR2)는 턴-오프된다. 그리고 리셋 펄스(P_RST)에 의해서, 제 5 트랜지스터(TR5)는 턴-온 되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDTR)는 턴-오프 된다. 이때 전류 미러 효과에 의해, 제 2 전류 통로를 형성하는 트랜지스터들(TR6, TR3, TR4, TR5)을 통해 흐르는 전류가 풀 업 트랜지스터(PUTR)를 통해 흐른다. 풀 업 트랜지스터(PUTR)를 통해 흐르는 전류는 리셋 쓰기 전류(I_RST)로서, 데이터 라인(DL)으로 제공된 다. 리셋 전류를 제어하기 위한 리셋 바이어스 신호(DCBL_RST)는 셋 바이어스 신호(DCBL_SET)보다 상대적으로 높은 값을 가지며, 따라서, 따라서 리셋 쓰기 전류(I_RST)는 셋 쓰기 전류(I_SET)보다 큰 값을 갖는다. 한편, 리셋 펄스(P_RST)는 셋 펄스(P_SET)보다 작은 펄스 폭을 갖는다. 따라서 리셋 쓰기 전류(I_RST)는 셋 쓰기 전류(I_SET)보다 큰 전류 값을 갖는 동시에 작은 펄스 폭을 갖는다. 선택된 메모리 셀은 리셋 쓰기 전류(I_RST) 또는 셋 쓰기 전류(I_SET)에 의해 각각 리셋 상태 또는 셋 상태로 상(Phase)이 변화된다.
여기서, 도 8에 도시된 쓰기 드라이버(140)는 쓰기 펄스 발생기(190)로부터 제공되는 바이어스 신호(DCBL_SET, DCBL_RST)와 펄스(P_SET, P_RST)에 응답하여 본 발명의 쓰기 전류들(I_SET, I_RST)을 생성하기 위한 예시적인 회로일 뿐이다. 그러나, 이러한 형태는 언급한 바와 같이, 예시적일 뿐이며 다양한 설계 변형을 통해서 본 발명의 쓰기 드라이버(140)가 제공하는 기능들이 달성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
도 9는 도 6에 도시된 검증 감지 증폭기(150))를 예시적으로 보여주는 회로도이다. 도 9를 참조하면, 검증 감지 증폭기(150)는 센싱 회로(151) 및 래치 회로(152)를 포함한다.
센싱 회로(151)는 차동 증폭기(1511)와 등화기(1512)를 포함한다. 센싱 회로(151)는 제 1 내지 제 3 PMOS 트랜지스터(P1~P3) 및 제 1 내지 제 5 NMOS 트랜지스터(N1~N5)를 포함한다. 차동 증폭기(1511)는 센싱 인에이블 신호(nPSA)에 응답하여 승압 전압(VSA)을 입력받고, 센싱 라인 전압(VSL)과 기준 전압(Vref) 사이의 차 이를 감지 증폭한다. 한편, 등화기(1512)는 센싱 인에이블 신호(nPSA)에 응답하여 차동 증폭기(1511)의 출력 노드(Na, Nb)를 등화한다. 차동 증폭기(1511) 및 등화기(1512)의 동작 원리는 당업자에게 잘 알려져 있으므로 상세한 설명은 생략한다.
래치 회로(152)는 래치 인에이블 신호(PMUX)에 응답하여 센싱 데이터를 출력한다. 래치 회로(152)는 반전부(1521) 및 래치부(1522)를 포함한다. 반전부(1521)는 제 6 및 제 7 PMOS 트랜지스터(P6, P7), 제 6 및 제 7 NMOS 트랜지스터(N6, N7), 제 1 인버터(IN1)를 포함한다. 래치 인에이블 신호(PMUX)가 하이 레벨일 때, 반전부(1521)는 센싱 회로(151)의 출력 노드(Na) 전압을 반전한다. 래치부(1522)는 제 2 및 제 3 인버터(IN2, IN3)를 포함하며, 출력 데이터를 래치한다. 래치된 데이터는 이후 검증 데이터(Vfy_data)로 제공된다. 래치 인에이블 신호(PMUX)는 앞서 설명한 데로 제어 로직(180)으로부터 제공된다.
도 6에서는, 검증 감지 증폭기(150)와 감지 증폭기(160)를 별도의 구성으로 도시하였으나, 검증 감지 증폭기(150)의 기능은 감지 증폭기(160)를 통해서도 달성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
도 10은 본 발명의 쓰기 방법을 좀 더 자세히 보여주는 순서도이다. 도 10을 참조하면, 리셋 데이터의 쓰기 동작시 이루어지는 쓰기-쓰기 검증(Write-Write verify) 루프가 수행되기 위한 절차가 상세히 설명될 수 있다. 구체적인 동작 설명을 위해서 쓰기 동작은 도 6의 구성들을 참조하여 설명될 것이다.
데이터의 쓰기 명령이 인가되면, 상 변화 메모리 장치(100)는 쓰기 데이터 를 제공받는다(S110). 그리고 입력된 쓰기 데이터는 입출력 데이터 버퍼(170)에 저장되며, 쓰기 동작을 위해서 쓰기 드라이버(140)에 제공된다. 쓰기 드라이버(140)에 로드된 쓰기 데이터는 리셋 데이터(Reset data)인지 또는 셋 데이터(Set data) 인지에 따라 다른 동작 절차로 분기한다(S120).
쓰기 데이터(Write data)가 셋 데이터(Set data)인 경우, 쓰기 검증(Write verify) 동작이 수행되지 않는 데이터 쓰기 동작이 수행된다(S190). 반면에, 쓰기 데이터(Write data)가 리셋 데이터(Reset data)인 경우, 쓰기 검증 동작(Write verify operation)이 포함되는 리셋 데이터의 쓰기 동작이 실시된다. 통상의 리셋 쓰기 전류보다 낮은 레벨로부터 시작하여 순차적으로 증가하는 레벨을 갖는 스텝형 리셋 전류(Stepping reset current)를 제공하기 위하여 쓰기 루프의 초기화(j=0)가 실시된다(S130). 이어서, 선택된 메모리 셀의 데이터를 확인하는 검증 동작이 실시되며, 검증 동작 결과, 이미 리셋 데이터가 쓰여진 경우에는 제반 쓰기 동작은 종료될 것이다. 반면에, 검증 동작 결과가 리셋 데이터가 기입되어 있지 않은 것으로 판정되면, 절차는 본 발명의 리셋 데이터의 쓰기-쓰기 검증(Write-Write verify) 루프의 실시를 위한 단계로 이동한다(S135). 본 발명의 쓰기-쓰기 검증(Write-Write verify) 루프는 루프 수(j)에 대응하는 리셋 쓰기 전류를 선택 메모리 셀에 인가하는 동작으로부터 시작된다(S140). 그리고 선택된 메모리 셀의 저항치가 타깃 레벨에 도달했는지 판단하기 위한 검증 읽기 동작(Verify sensing)을 수행한다(S150). 검증 읽기 동작의 결과, 선택된 메모리 셀의 저항치가 타깃 레벨에 도달한 것으로 판단되면, 제반 리셋 데이터의 쓰기 동작은 종료된다. 그러나, 검증 읽기 결과, 선택된 메모리 셀의 저항치가 타깃 레벨에 도달하지 못한 것으로 판단되면, 절차는 증가된 리셋 쓰기 전류(I_RST)를 제공하여 다시 리셋 데이터를 쓰기 위한 단계들로 이동한다(S160). 선택된 메모리 셀의 저항치가 타깃 레벨에 도달하지 못했다 하더라도, 쓰기-쓰기 검증(Write-Write verify) 루프를 무한히 반복할 수는 없다. 따라서, 최대 쓰기 검증 루프의 회수를 제한하기 위해 현재의 루프가 정해진 최대 루프(Max loop)에 도달되었는지를 판단하는 단계가 포함된다. 만일 현재의 루프 수가 최대 루프(Max loop) 수와 동일한 경우, 리셋 데이터의 쓰기 동작을 중지하고, 쓰기 실패로 판단한다. 그러나, 현재의 루프 수가 최대 루프(Max loop) 수보다 작은 경우, 현재의 루프 수를 카운트-업(Count-up)하는 단계로 이동한다(S170). 현재 루프에서 인가된 리셋 쓰기 전류보다 증가된 레벨의 리셋 쓰기 전류를 제공하기 위하여 제어 로직(180)에 포함되는 루프 카운터(185)는 현재의 루프 수에서 1을 더한다(S180). 그리고, 절차는 증가된 루프 수에 대응하는 레벨의 리셋 쓰기 전류(I_RST)를 선택된 메모리 셀로 공급하기 위한 쓰기 단계(S140)로 복귀한다.
이상에서 설명된 본 발명의 쓰기 방법에 따르면, 상 변화 메모리 셀에 리셋 쓰기 전류의 인가 횟수와 인가되는 리셋 쓰기 전류의 레벨을 최소화할 수 있다. 따라서, 리셋 쓰기 전류에 의한 내구성(Endurance)의 악화를 효과적으로 억제할 수 있다.
도 11은 본 발명의 리셋 데이터의 쓰기 방법의 제 1 실시예를 보여주는 타이밍도이다. 도 11을 참조하면, 선택된 하나의 메모리 셀에 셋 데이터(Set data)가 기입되는 경우와 리셋 데이터(Reset data)가 기입되는 경우(Case)들 각각에 대한 신호들의 파형이 도시되었다.
먼저, 셋 데이터(Set data)가 쓰여지는 경우, 쓰기 펄스 발생기(190)는 셋 펄스(P_SET), 리셋 펄스(P_RST) 및 셋 바이어스 신호(DCBL_SET)를 쓰기 드라이버(140)로 제공한다. 쓰기 드라이버(140)는 셋 데이터에 응답하여 셋 펄스(P_SET)를 선택하고 셋 펄스(P_SET)에 동기된 셋 쓰기 전류(I_SET)가 도시된 바와 같이 선택된 메모리 셀에 공급될 것이다. 이때, 검증 감지 증폭기(150)를 통한 쓰기 검증 동작은 비활성화된다.
리셋 데이터(Reset data)가 쓰여지는 경우, 쓰기 펄스 발생기(190)는 셋 펄스(P_SET), 리셋 펄스(P_RST) 및 리셋 바이어스 신호(DCBL_RST)를 쓰기 드라이버(140)로 제공한다. 쓰기 드라이버(140)에 입력되는 리셋 데이터에 의해서 리셋 펄스(P_RST)에 동기된 리셋 바이어스 신호(DCBL_RST)가 활성화된다. 그리고, 리셋 쓰기 전류(I_RST)는 쓰기 검증 결과 페일(Fail)로 판정되는 루프의 다음 루프에서 증가된 레벨로 제공된다. 이러한 쓰기-쓰기 검증(Write-Write verify) 루프는 최대 루프(Max loop) 이내에서 쓰기 검증 동작에 의해서 선택된 메모리 셀의 저항이 타깃 레벨에 도달한 것으로 판정(즉, 패스로 판정)될 때까지 계속된다.
제 1 실시예에서는 하나의 셋 펄스(P_SET)가 제공되는 주기 동안, 하나의 리셋 펄스(P_RST)가 제공되는 방법으로 리셋 데이터가 선택된 메모리 셀에 쓰여지도록 설정되었다. 그러나, 제 1 실시예에서 리셋 데이터의 쓰기 동작이 반복됨에 따라 쓰기 동작의 소요 시간이 증가하게 되고 쓰기 속도의 저하가 야기될 수 있다. 이러한 문제를 해결한 것이 본 발명의 제 2 실시예이며, 후술하는 도 12에서 상세히 설명될 것이다.
도 12는 본 발명의 제 2 실시예를 설명하는 타이밍도이다. 도 12를 참조하면, 선택된 하나의 메모리 셀에 셋 데이터(Set data)가 쓰여지는 경우와 리셋 데이터(Reset data)가 쓰여지는 경우들 각각에 대한 신호들의 파형이 도시되었다.
먼저, 셋 데이터(Set data)가 쓰여지는 경우, 쓰기 펄스 발생기(190)는 셋 펄스(P_SET), 리셋 펄스(P_RST)를 쓰기 드라이버(140)에 제공한다. 그러나, 도 11에서 도시된 펄스 주기와는 다른 주기의 리셋 펄스(P_RST)가 제공된다. 즉, 제 2 실시예에서는 하나의 셋 펄스(P_SET)의 주기 동안 복수 주기의 리셋 펄스(P_RST)가 제공된다. 리셋 펄스(P_RST)의 펄스 폭(ΔTR)은 셋 펄스(P_SET)의 펄스 폭(ΔTS)에 비하여 상대적으로 좁다. 쓰기 드라이버(140)는 셋 데이터에 응답하여 셋 펄스(P_SET)를 선택하고 셋 펄스(P_SET)에 동기된 셋 쓰기 전류(I_SET)가 도시된 바와 같이 선택된 메모리 셀에 공급될 것이다. 이때, 검증 감지 증폭기(150)를 통한 쓰기 검증 동작은 비활성화된다.
리셋 데이터(Reset data)가 쓰여지는 경우, 쓰기 펄스 발생기(190)는 셋 펄스(P_SET), 리셋 펄스(P_RST) 및 리셋 바이어스 신호(DCBL_RST)를 쓰기 드라이버(140)로 제공한다. 리셋 펄스(P_RST)의 펄스 폭(ΔTR)은 셋 펄스(P_SET)의 펄스 폭(ΔTS)에 비하여 상대적으로 좁다. 따라서, 셋 쓰기 전류(I_SET)의 1 주기 동안, 복수 주기의 리셋 쓰기 전류(I_RST)가 공급될 수 있다. 그리고, 리셋 바이어 스 신호(DCBL_RST)는 루프 수의 증가에 따라 점차적으로 증가한다. 따라서, 현재 루프의 리셋 쓰기 전류(I_RST)는 이전 루프의 리셋 쓰기 전류(I_RST)에 비하여 스탭 전류(ΔI) 만큼 증가된다. 각각의 리셋 쓰기 전류(I_RST) 펄스들이 공급됨에 뒤따라, 센싱 인에이블 신호(nPAS)가 활성화되며, 쓰기 검증 동작이 실시된다. 이상에서 설명된, 쓰기-쓰기 검증(Write-Write verify) 루프는 최대 루프(Max loop) 이내에서 선택된 메모리 셀의 저항이 타깃 레벨에 도달한 것으로 판정(즉, 패스로 판정)될 때까지 계속된다.
제 2 실시예에서는 하나의 셋 펄스(P_SET)가 제공되는 주기 동안, 복수 주기를 갖는 리셋 펄스(P_RST)가 제공되는 방법으로 리셋 데이터가 선택된 메모리 셀에 쓰여지도록 설정되었다. 그리고, 제공되는 리셋 쓰기 전류(I_RST)의 레벨은 낮은 레벨에서 시작하여 점진적으로 증가하도록 설정되었다. 따라서 리셋 데이터의 쓰기 동작시, 복수의 쓰기-쓰기 검증(Write-Write verify) 루프의 실시에도 불구하고 쓰기 속도의 저하는 발생하지 않는다.
도 13은 본 발명의 쓰기 동작에 따르는 효과를 간략히 보여주는 그래프이다. 도 13을 참조하면, 본 발명에 따른 리셋 데이터의 쓰기-쓰기 검증(Write-Write verify) 동작에 따라 현저히 증가된 내구성(Endurance)을 확인할 수 있다. 리셋 데이터에 대한 쓰기-쓰기 검증(Write-Write verify) 동작을 수행하지 않는 경우, 내구성(Endurance) 특성을 나타내는 리셋 저항의 변화는 곡선 (210)으로 나타낼 수 있다. 쓰기 횟수 107회 이상에서 리셋 저항의 크기는 감소하기 시작 한다. 그러나, 본 발명의 리셋 데이터에 대한 쓰기-쓰기 검증(Write-Write verify) 동작에 따르면, 리셋 저항의 크기 변화는 곡선 (220)으로 나타낼 수 있다. 본 발명의 쓰기 방법에 따르면, 리셋 쓰기 전류는 곡선 (210)에 비하여 작게 제공되기 때문에 쓰기 패스(Write pass)에 의해서 갖게 되는 메모리 셀의 리셋 저항은 리셋 상태를 정의하는 저항치(R2)를 근소한 값으로 상회한다. 또한, 리셋 데이터의 쓰기 횟수가 108회 이상에서도, 형성되는 리셋 저항의 특성은 어느 정도 유지되고 있다.
따라서, 본 발명의 리셋 데이터의 쓰기-쓰기 검증 동작을 통해서 메모리 셀의 내구성(Endurance)을 획기적으로 증가시킬 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치의 적용 예를 보여주는 휴대용 전자 시스템(300)의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(330)와 연결된 상 변화 메모리 장치(310)는 휴대용 전자시스템의 메인 메모리로서 제공된다. 전원 공급부(320)는 전원 라인(L4)을 통해 마이크로 프로세서(330), 입출력 장치(340), 그리고 상 변화 메모리 장치(310)에 전원을 공급한다. 여기서 마이크로프로세서(330) 및 입출력 장치(340)는 상 변화 메모리 장치(310)를 제어하기 위한 메모리 컨트롤러로 제공될 수 있다.
수신 데이터가 라인(L1)을 통하여 입출력 장치(340)에 제공되는 경우에 마이크로프로세서(330)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(310)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(310)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로프로세서(330)에 의해 읽혀지고 입출력 장치(340)를 통해 외부로 출력된다.
전원 공급부(320)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(310)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(310)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(310)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
본 발명에 따른 상 변화 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 상 변화 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 가변 저항 메모리 셀의 구조를 간략히 보여주는 회로도;
도 2는 가변 저항 메모리 셀의 다른 구조를 간략히 보여주는 회로도;
도 3은 가변 저항 메모리 셀의 단면을 보여주는 도면;
도 4는 셋-스턱 페일(Set-stuck failure) 현상을 간략히 보여주는 그래프;
도 5는 본 발명의 쓰기 방법을 간략히 보여주는 순서도;
도 6은 본 발명의 가변 저항 메모리 장치의 구조를 보여주는 블록도;
도 7은 도 6의 쓰기 펄스 발생기의 구성을 보여주는 블록도;
도 8은 도 6의 쓰기 드라이버의 구조를 보여주는 회로도;
도 9는 도 6의 검증 감지 증폭기의 구조를 보여주는 회로도;
도 10은 본 발명의 쓰기 방법의 자세한 동작을 보여주는 순서도;
도 11은 본 발명에 따른 쓰기 방법의 제 1 실시예를 보여주는 타이밍도;
도 12는 본 발명에 따른 쓰기 방법의 제 2 실시예를 보여주는 타이밍도;
도 13은 본 발명에 따른 효과를 보여주는 그래프; 및
도 14는 본 발명의 가변 저항 메모리 장치를 구비하는 메모리 시스템의 구성을 간략히 보여주는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
10, 20, 30 : 상 변화 메모리 셀
11, 21, 32 : 가변 저항체
12, 22 : 선택 소자 31 : 상부 전극
33 : 콘택 플러그 34 : 하부 전극
110 : 셀 어레이 120 : 어드레스 디코더
130 : 칼럼 디코더 140 : 쓰기 드라이버
150 : 검증 감지 증폭기 160 : 감지 증폭기
170 : 데이터 입출력 버퍼 175 : 검증 비교기
180 : 제어 로직 185 : 루프 카운터
190 : 쓰기 펄스 발생기 191, 192 : 바이어스 드라이버
193 : 펄스 드라이버 310 : 상 변화 메모리 장치
320 : 전원 공급부 330 : 마이크로프로세서
340 : 입출력 회로

Claims (38)

  1. 가변 저항 메모리 장치의 데이터 쓰기 방법에 있어서:
    (a) 선택 메모리 셀에 쓰기 전류를 제공하는 단계; 및
    (b) 상기 쓰기 전류의 종류에 따라, 쓰기 검증 동작을 수행하는 단계를 포함하는 쓰기 방법.
  2. 제 1 항에 있어서,
    상기 쓰기 전류는 셋 쓰기 전류 및 리셋 쓰기 전류를 포함하며, 상기 리셋 쓰기 전류가 제공된 경우에 상기 쓰기 검증 동작이 수행되는 쓰기 방법.
  3. 제 2 항에 있어서,
    상기 셋 쓰기 전류가 선택된 메모리 셀에 제공된 경우에는, 상기 쓰기 검증 동작은 수행되지 않는 쓰기 방법.
  4. 제 1 항에 있어서,
    상기 쓰기 검증 동작을 수행하는 경우에, 상기 선택 메모리 셀의 저항이 타깃 저항치에 도달할 때까지 상기 (a) 및 (b) 단계를 반복하는 쓰기 방법.
  5. 제 4 항에 있어서,
    상기 (a) 단계 및 (b) 단계를 반복하는 경우에, 상기 쓰기 전류의 크기는 순차적으로 증가하는 쓰기 방법.
  6. 가변 저항 메모리 장치의 쓰기 방법에 있어서:
    (a) 선택된 메모리 셀에 제 1 리셋(Reset) 쓰기 전류를 인가하는 단계;
    (b) 상기 선택된 메모리 셀에 대한 쓰기 검증(Write verify) 동작을 수행하는 단계; 및
    (c) 상기 쓰기 검증 동작의 결과에 따라, 상기 선택 메모리 셀에 제 2 리셋 쓰기 전류를 인가하는 단계를 포함하는 쓰기 방법.
  7. 제 6 항에 있어서,
    상기 선택된 메모리 셀에 쓰여질 데이터가 리셋 데이터인지를 판단하는 단계를 더 포함하는 쓰기 방법.
  8. 제 7 항에 있어서,
    상기 선택된 메모리 셀에 쓰여질 데이터가 리셋 데이터인 경우, 상기 선택된 메모리 셀에 대한 쓰기 검증 동작이 상기 (a) 단계의 이전에 수행되는 쓰기 방법.
  9. 제 8 항에 있어서,
    상기 (a) 단계의 이전에 수행되는 쓰기 검증 동작의 결과, 쓰여질 데이터와 상기 선택된 메모리 셀로부터 읽혀진 데이터가 동일한 경우, 쓰기 동작은 종료되는 것을 특징으로 하는 쓰기 방법.
  10. 제 7 항에 있어서,
    상기 선택된 메모리 셀에 쓰여질 데이터가 셋 데이터인 경우, 상기 셋 데이터에 대한 쓰기 검증 동작은 수행되지 않는 것을 특징으로 하는 쓰기 방법.
  11. 제 6 항에 있어서,
    상기 제 2 리셋 전류는 상기 제 1 리셋 전류보다 큰 것을 특징으로 하는 쓰기 방법.
  12. 제 7 항에 있어서,
    상기 (b) 단계와 상기 (c) 단계는 쓰기 루프를 구성하며, 상기 쓰기 루프는 상기 선택된 메모리 셀의 저항이 타깃 레벨에 도달할 때까지 반복되는 것을 특징으로 하는 쓰기 방법.
  13. 제 12 항에 있어서,
    상기 쓰기 루프가 반복되는 경우에, 상기 제 2 리셋 쓰기 전류의 레벨은 순차적으로 증가하는 쓰기 방법.
  14. 제 6 항에 있어서,
    상기 선택된 메모리 셀은 상 변화 메모리 셀인 것을 특징으로 하는 쓰기 방법.
  15. 복수의 메모리 셀들을 갖는 메모리 셀 어레이;
    선택 메모리 셀로 쓰기 전류를 제공하기 위한 쓰기 드라이버;
    상기 선택된 메모리 셀의 데이터를 읽기 위한 감지 증폭기; 및
    상기 선택 메모리 셀에 대한 쓰기 동작을 수행하도록 상기 쓰기 드라이버를 제어하는 제어부를 포함하되,
    상기 제어부는 상기 쓰기 전류의 종류에 따라 상기 선택된 메모리 셀에 대한 쓰기 검증 동작을 수행하도록 상기 감지 증폭기를 제어하는 가변 저항 메모리 장치.
  16. 제 15 항에 있어서,
    상기 쓰기 전류는 리셋 데이터를 쓰기 위한 리셋 쓰기 전류와 셋 데이터를 쓰기 위한 셋 쓰기 전류를 포함하는 가변 저항 메모리 장치.
  17. 제 16 항에 있어서,
    상기 리셋 쓰기 전류는 적어도 2개의 서로 다른 레벨을 갖는 비연속적 전류 펄스들인 것을 특징으로 하는 가변 저항 메모리 장치.
  18. 제 17 항에 있어서,
    상기 선택 메모리 셀의 저항치가 타깃 레벨에 도달할 때까지 상기 비연속적 전류 펄스들이 순차적으로 제공되는 가변 저항 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제어부는 상기 비연속적 전류 펄스들 각각의 인가에 따라 상기 선택 메모리 셀에 대한 검증 읽기 동작을 수행하도록 상기 감지 증폭기를 제어하는 가변 저항 메모리 장치.
  20. 제 17 항에 있어서,
    상기 비연속적인 전류 펄스들은 순차적으로 증가하는 레벨을 갖는 스텝 펄스들인 것을 특징으로 하는 가변 저항 메모리 장치.
  21. 제 15 항에 있어서,
    상기 제어부는:
    상기 감지 증폭기로부터의 감지 데이터와 상기 선택 메모리 셀에 기입된 쓰기 데이터를 비교하여 상기 선택 메모리 셀의 저항치가 타깃 레벨에 도달했는지의 여부를 검출하기 위한 검증 비교기;
    상기 검출 결과에 따라 쓰기 횟수를 카운트하고, 상기 선택 메모리 셀에 대 한 다시 쓰기를 활성화하는 제어 로직; 및
    상기 제어 로직의 제어에 따라 상기 쓰기 데이터에 따라 셋 쓰기 전류 또는 리셋 쓰기 전류를 공급하도록 상기 쓰기 드라이버를 제어하는 쓰기 펄스 발생기를 포함하는 가변 저항 메모리 장치.
  22. 제 21 항에 있어서,
    상기 쓰기 펄스 발생기는, 상기 리셋 데이터를 쓰기 위한 리셋 쓰기 전류를 생성하도록 리셋 펄스 및 리셋 바이어스 신호와, 상기 셋 데이터를 쓰기 위한 셋 쓰기 전류를 생성하도록 셋 펄스 및 셋 바이어스 신호를 상기 쓰기 드라이버에 제공하는 가변 저항 메모리 장치.
  23. 제 22 항에 있어서,
    상기 리셋 펄스 및 리셋 바이어스 신호는, 상기 리셋 쓰기 전류가 레벨이 순차적으로 증가하는 비연속적인 복수의 스텝 펄스들로 생성되도록 상기 쓰기 드라이버에 제공되는 가변 저항 메모리 장치.
  24. 제 22 항에 있어서,
    상기 셋 펄스의 1 주기는 상기 리셋 펄스의 1 주기에 대응하는 것을 특징으로 하는 가변 저항 메모리 장치.
  25. 제 22 항에 있어서,
    상기 셋 펄스의 1 주기는 상기 리셋 펄스의 2 주기 이상에 대응하는 것을 특징으로 하는 가변 저항 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제어 로직은 상기 리셋 펄스들 각각의 제공에 뒤따라 상기 선택 메모리 셀을 감지하도록 상기 감지 증폭기를 활성화하는 가변 저항 메모리 장치.
  27. 제 15 항에 있어서,
    상기 복수의 메모리 셀들 각각은 상 변화 메모리 셀인 것을 특징으로 하는 가변 저항 메모리 장치.
  28. 제 27 항에 있어서,
    상기 상 변화 메모리 셀은,
    상기 쓰기 전류의 종류에 따라 다른 크기의 저항치를 갖는 가변 저항체; 및
    워드 라인을 통해서 제공되는 선택 신호에 응답하여 선택되도록 스위칭하는 선택 소자를 포함하는 가변 저항 메모리 장치.
  29. 제 28 항에 있어서,
    상기 가변 저항체는 칼코겐 혼합물(Chalcogenide alloys)로 형성되는 것을 특징으로 하는 가변 저항 메모리 장치.
  30. 복수의 메모리 셀들을 갖는 메모리 셀 어레이;
    선택 메모리 셀에 저장된 데이터를 읽기 위한 감지 증폭기;
    상기 선택 메모리 셀에 쓰기 데이터를 기입하기 위한 쓰기 드라이버; 및
    상기 감지 증폭기 및 상기 쓰기 드라이버를 제어하는 제어부를 포함하되,
    상기 제어부는 상기 쓰기 데이터의 종류에 따라 상기 선택된 메모리 셀에 대한 쓰기 검증 동작을 수행하도록 상기 감지 증폭기를 제어하는 가변 저항 메모리 장치.
  31. 제 30 항에 있어서,
    상기 제어부는, 상기 쓰기 데이터가 리셋 데이터인 경우에는 상기 쓰기 검증 동작을 수행하도록 상기 감지 증폭기를 제어하는 가변 저항 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제어부는 상기 쓰기 데이터가 리셋 데이터인 경우, 상기 리셋 데이터를 상기 선택 메모리 셀에 쓰기 이전에 상기 쓰기 검증 동작을 수행하는 가변 저항 메모리 장치.
  33. 제 32 항에 있어서,
    상기 쓰기 이전에 수행된 쓰기 검증 동작의 결과가 검증 패스(Verify Pass)로 판별되는 경우, 상기 제어부는 상기 리셋 데이터의 쓰기 동작을 종료하는 가변 저항 메모리 장치.
  34. 제 31 항에 있어서,
    상기 제어부는 상기 리셋 데이터를 쓰기 위해 복수의 쓰기 전류 펄스들을 제공하도록 그리고 상기 복수의 쓰기 전류 펄스들 각각이 제공될 때마다 상기 쓰기 검증 동작이 실시되도록 상기 기입 드라이버 및 상기 감지 증폭기를 제어하는 가변 저항 메모리 장치.
  35. 제 34 항에 있어서,
    상기 복수의 쓰기 전류 펄스들은 각각 다른 크기를 갖는 가변 저항 메모리 장치.
  36. 제 35 항에 있어서,
    상기 복수의 쓰기 전류 펄스들은 순차적으로 증가하는 크기를 갖는 가변 저항 메모리 장치.
  37. 제 30 항에 있어서,
    상기 쓰기 데이터가 셋 데이터인 경우, 상기 제어부는 상기 쓰기 검증 동작 을 수행하지 않도록 상기 감지 증폭기를 제어하는 가변 저항 메모리 장치.
  38. 가변 저항 메모리 장치; 및
    상기 가변 저항 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 가변 저항 메모리 장치는,
    복수의 메모리 셀들을 갖는 메모리 셀 어레이;
    선택 메모리 셀로 쓰기 전류를 제공하기 위한 쓰기 드라이버;
    상기 쓰기 전류가 제공된 메모리 셀의 데이터를 읽기 위한 감지 증폭기; 및
    상기 선택 메모리 셀에 대한 쓰기 동작 및 쓰기 검증 동작을 수행하도록 상기 쓰기 드라이버 및 상기 감지 증폭기를 제어하는 제어부를 포함하되,
    상기 제어부는 상기 쓰기 전류의 종류에 따라 상기 쓰기 검증 동작을 수행하는 시스템.
KR1020080049221A 2008-05-27 2008-05-27 상 변화 메모리 장치 및 그것의 쓰기 방법 KR20090123244A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080049221A KR20090123244A (ko) 2008-05-27 2008-05-27 상 변화 메모리 장치 및 그것의 쓰기 방법
US12/471,526 US7907437B2 (en) 2008-05-27 2009-05-26 Resistance variable memory device and method of writing data
US13/023,759 US8014190B2 (en) 2008-05-27 2011-02-09 Resistance variable memory device and method of writing data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049221A KR20090123244A (ko) 2008-05-27 2008-05-27 상 변화 메모리 장치 및 그것의 쓰기 방법

Publications (1)

Publication Number Publication Date
KR20090123244A true KR20090123244A (ko) 2009-12-02

Family

ID=41379598

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049221A KR20090123244A (ko) 2008-05-27 2008-05-27 상 변화 메모리 장치 및 그것의 쓰기 방법

Country Status (2)

Country Link
US (2) US7907437B2 (ko)
KR (1) KR20090123244A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012177534A2 (en) * 2011-06-20 2012-12-27 Intel Corporation Fast verify for phase change memory with switch
KR101231478B1 (ko) * 2008-03-10 2013-02-07 마이크론 테크놀로지, 인크. 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지
US8406044B2 (en) 2010-09-03 2013-03-26 Hynix Semiconductor Inc. Write driver, semiconductor memory apparatus using the same and programming method
US8830728B2 (en) 2011-08-22 2014-09-09 Samsung Electronics Co., Ltd. Resistance change memory device and current trimming method thereof
US8917535B2 (en) 2012-02-08 2014-12-23 Samsung Electronics Co., Ltd. Variable resistance memory device and related method of operation
KR20150016322A (ko) * 2012-05-11 2015-02-11 아데스토 테크놀러지스 코포레이션 저항 디바이스 및 그 동작 방법
US9287498B2 (en) 2011-09-14 2016-03-15 Intel Corporation Dielectric thin film on electrodes for resistance change memory devices

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI347607B (en) 2007-11-08 2011-08-21 Ind Tech Res Inst Writing system and method for a phase change memory
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법
US20090304775A1 (en) * 2008-06-04 2009-12-10 Joshi Ashok V Drug-Exuding Orthopedic Implant
US7826255B2 (en) * 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
TWI402845B (zh) 2008-12-30 2013-07-21 Higgs Opl Capital Llc 相變化記憶體陣列之驗證電路及方法
TWI412124B (zh) 2008-12-31 2013-10-11 Higgs Opl Capital Llc 相變化記憶體
JP5359663B2 (ja) * 2009-08-03 2013-12-04 ソニー株式会社 半導体メモリデバイスおよびその動作方法
JP2011100505A (ja) * 2009-11-04 2011-05-19 Toshiba Corp 不揮発性半導体記憶装置
CN103222005B (zh) 2009-12-31 2016-08-24 美光科技公司 用于相变存储器阵列的方法
JP5091970B2 (ja) * 2010-03-23 2012-12-05 株式会社東芝 半導体記憶装置およびその制御方法
KR20130107198A (ko) * 2010-04-26 2013-10-01 모사이드 테크놀로지스 인코퍼레이티드 상변화 메모리에서의 기록 방식
JP5598363B2 (ja) * 2011-02-15 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
KR20130104287A (ko) * 2012-03-13 2013-09-25 삼성전자주식회사 센싱 검증부를 포함하는 반도체 메모리 장치
KR20140023748A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치
KR20140029814A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 구동 방법
US8773891B2 (en) * 2012-09-07 2014-07-08 Being Advanced Memory Corporation Systems, methods, and devices with write optimization in phase change memory
US9047944B2 (en) * 2013-04-24 2015-06-02 Micron Technology, Inc. Resistance variable memory sensing
US9613675B2 (en) * 2013-12-14 2017-04-04 Qualcomm Incorporated System and method to perform low power memory operations
CN105304129B (zh) * 2014-07-23 2019-07-12 华邦电子股份有限公司 电阻可变型存储器及其写入方法
US9343133B1 (en) 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
IT201600109360A1 (it) * 2016-10-28 2018-04-28 St Microelectronics Srl Memoria non volatile, sistema includente la memoria e metodo di comando della memoria
US10083751B1 (en) 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization
US10453529B2 (en) * 2017-12-04 2019-10-22 Winbond Electronics Corp. Resistive random access memory (RRAM) device, write verify method and reverse write verify method thereof
JP6517385B1 (ja) * 2018-02-07 2019-05-22 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10515697B1 (en) 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells
TWI694446B (zh) * 2019-07-26 2020-05-21 卡比科技有限公司 非揮發式記憶體及非揮發式記憶體裝置
JP2021039815A (ja) * 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
JP2021039816A (ja) * 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
US11869563B2 (en) * 2021-12-10 2024-01-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Memory circuits employing source-line and/or bit-line-applied variable programming assist voltages

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60323202D1 (de) * 2003-02-21 2008-10-09 St Microelectronics Srl Phasenwechselspeicheranordnung
KR100618836B1 (ko) 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
TWI288931B (en) 2004-06-19 2007-10-21 Samsung Electronics Co Ltd Phase-change memory element driver circuits using measurement to control current and methods of controlling drive current of phase-change memory elements using measurement
JP4524455B2 (ja) * 2004-11-26 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2007018615A (ja) * 2005-07-08 2007-01-25 Sony Corp 記憶装置及び半導体装置
US7518934B2 (en) * 2007-03-23 2009-04-14 Intel Corporation Phase change memory with program/verify function
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101231478B1 (ko) * 2008-03-10 2013-02-07 마이크론 테크놀로지, 인크. 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지
US8406044B2 (en) 2010-09-03 2013-03-26 Hynix Semiconductor Inc. Write driver, semiconductor memory apparatus using the same and programming method
WO2012177534A2 (en) * 2011-06-20 2012-12-27 Intel Corporation Fast verify for phase change memory with switch
WO2012177534A3 (en) * 2011-06-20 2013-06-27 Intel Corporation Fast verify for phase change memory with switch
US8605531B2 (en) 2011-06-20 2013-12-10 Intel Corporation Fast verify for phase change memory with switch
US8830728B2 (en) 2011-08-22 2014-09-09 Samsung Electronics Co., Ltd. Resistance change memory device and current trimming method thereof
US9287498B2 (en) 2011-09-14 2016-03-15 Intel Corporation Dielectric thin film on electrodes for resistance change memory devices
US9698344B2 (en) 2011-09-14 2017-07-04 Intel Corporation Dielectric thin film on electrodes for resistance change memory devices
US8917535B2 (en) 2012-02-08 2014-12-23 Samsung Electronics Co., Ltd. Variable resistance memory device and related method of operation
KR20150016322A (ko) * 2012-05-11 2015-02-11 아데스토 테크놀러지스 코포레이션 저항 디바이스 및 그 동작 방법

Also Published As

Publication number Publication date
US20090296458A1 (en) 2009-12-03
US20110134687A1 (en) 2011-06-09
US8014190B2 (en) 2011-09-06
US7907437B2 (en) 2011-03-15

Similar Documents

Publication Publication Date Title
KR20090123244A (ko) 상 변화 메모리 장치 및 그것의 쓰기 방법
JP5520522B2 (ja) 相変化メモリ装置及びその読み出し方法
US10042588B2 (en) Electronic device and operating method thereof
JP4322645B2 (ja) 半導体集積回路装置
US7639522B2 (en) Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
TWI492231B (zh) 可變電阻記憶體裝置及其驅動方法
US7911824B2 (en) Nonvolatile memory apparatus
JP4189395B2 (ja) 不揮発性半導体記憶装置及び読み出し方法
KR101411499B1 (ko) 가변 저항 메모리 장치 및 그것의 관리 방법
US8315113B2 (en) Non-volatile semiconductor memory circuit with improved resistance distribution
KR100827703B1 (ko) 상변화메모리 장치의 테스트 방법
JP6829831B2 (ja) 抵抗変化型メモリ
KR101038992B1 (ko) 비휘발성 반도체 메모리 회로
JP2004103174A (ja) 半導体記憶装置
US8897058B2 (en) Nonvolatile memory apparatus and method for driving the same
JP5713942B2 (ja) 抵抗変化型不揮発性半導体記憶装置
KR20180082138A (ko) 반도체 장치
US11545193B2 (en) Nonvolatile memory device for performing double sensing operation
WO2018212082A1 (ja) メモリ装置およびメモリ装置の制御方法
JP5988061B2 (ja) 不揮発性半導体記憶装置
JP5407949B2 (ja) 不揮発性記憶装置及びデータ書き込み方法
JP2011023046A (ja) 抵抗変化型メモリデバイス
JP6628053B2 (ja) 半導体記憶装置の書き換え方法
JP2009187658A (ja) 半導体集積回路装置
JP5143205B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right