JP2011100505A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】書き込み動作と消去動作との干渉を防止し、誤書き込みの発生を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線の各交差部に設けられ同一極性の電圧印加によってデータの書き込みと消去を行う複数のメモリセルからなるメモリセルアレイと、選択された第１及び第２の配線を介してメモリセルに対してセットパルス／リセットパルスを供給する書き込み回路とを備え、リセットパルスの電圧の大きさ及び電圧印加時間の組み合わせの集合であるリセット領域は、電圧の大きさ及び電圧印加時間の関係が負の相関関係を持つ領域であり、書き込み回路は、消去動作時、リセットパルスを、その電圧の大きさ及び電圧印加時間をリセット領域の範囲内で増減させながら、選択メモリセルに対してデータが消去されるまで繰り返し供給する。
【選択図】図５

Description

この発明は、抵抗変化素子を利用した不揮発性半導体記憶装置に関する。
近年、半導体装置の高集積度に伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅を細くするだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
従来から知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。したがって、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられることになり、製品コストの上昇要因となっている。
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ：Phase Change RAM）も含むものとする。
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値を制御することによって、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することによってトランジスタが不要となり、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を一定時間印加することによって行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を一定時間印加することによって行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によってデータの書き込みを行う。
任意のメモリセルをセットあるいはリセットする際、所定の電圧を一定時間印加した後、正常にセットあるいはリセットが行われたかを確認するため、メモリセルの抵抗状態を変化させない程度の低い電圧で読出しを行う。この読出し動作において、正常にセットあるいはリセットが行われていないと判断した場合は、前回のパルスの電圧よりも所定値だけ電圧を大きくしたパルスを更に一定時間印加した後、同様の確認動作を行う。以上の動作を繰り返すことで、正常にセットあるいはリセットするまで、メモリセルに電圧パルスを印加する。
本発明者もユニポーラ型ＲｅＲＡＭの開発を進め、パルス駆動によるセット／リセット動作について、実用レベルのセルアレイを用いて検証を行った。その結果、特に、リセット動作の際に、リセットの対象となる選択メモリセルが、リセット後に再びセットしてしまう、いわゆる誤書き込みが高い確率で発生することが判明した。
特表２００５−５２２０４５号公報
本発明は、書き込み動作と消去動作との干渉を防止し、誤書き込みの発生を抑制した不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に設けられ同一極性の電圧印加によってデータの書き込みと消去を行う複数のメモリセルからなるメモリセルアレイと、前記第１及び第２の配線を選択し、これら選択された第１及び第２の配線を介して前記メモリセルに対してセットパルス／リセットパルスを供給する書き込み回路とを備え、前記リセットパルスの電圧の大きさ及び電圧印加時間の組み合わせの集合であるリセット領域は、前記電圧の大きさ及び電圧印加時間の関係が負の相関関係を持つ領域であり、前記書き込み回路は、消去動作時、前記リセットパルスを、その電圧の大きさ及び電圧印加時間を前記リセット領域の範囲内で増減させながら、前記選択メモリセルに対してデータが消去されるまで繰り返し供給することを特徴とする。
本発明によれば、書き込み動作と消去動作との干渉を防止し、誤書き込みの発生を抑制した不揮発性半導体記憶装置を提供することができる。
本発明の実施形態に係る不揮発性メモリのブロック図である。 同不揮発性メモリのメモリセルアレイ及びその周辺の回路図である。 同不揮発性メモリの可変抵抗素子の一例を示す模式的な断面図である。 本不揮発性メモリにおけるセット／リセット動作に必要な電圧及びパルス幅の関係を示す図である。 本不揮発性メモリにおけるリセット動作時の電圧パルスの例を示す図である。 本不揮発性メモリにおけるリセット動作時の電圧パルスの別の例を示す図である。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、ロウ方向に延びる複数の第１の配線であるワード線ＷＬ１〜ＷＬｎ（ｎは２以上の整数）、カラム方向に延びる複数の第２の配線であるビット線ＢＬ１〜ＢＬｍ（ｍは２以上の整数）、並びにこれらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセル（図示せず）からなるメモリセルアレイ１を備える。また、メモリセルアレイ１のロウ方向の一端側にワード線ＷＬを選択するロウデコーダ２、及びメモリセルアレイ１のカラム方向の一端側にビット線ＢＬを選択するカラムデコーダ３を備える。さらに、外部から与えられるアドレス信号を管理するアドレスバッファ４、メモリセルに対するデータの読み出し／消去／書き込みに必要な電圧パルスを生成する電圧パルス生成回路５、及びこの電圧パルス生成回路５を制御する制御回路６を備える。これらのうち、ロウデコーダ２、カラムデコーダ３、アドレスバッファ４、電圧パルス生成回路５、及び制御回路６は、書き込み回路の一部となる。
所定のメモリセルのアドレスを指定するアドレス信号は、読み出し／書き込み／消去時に、アドレスバッファ４に入力される。アドレス信号の一部は、アドレスバッファ４からロウデコーダ２に入力され、アドレス信号の他の一部は、アドレスバッファ４からカラムデコーダ３に入力される。
ロウデコーダ２は、アドレス信号に基づいて、複数のワード線ＷＬのうちの１つを選択する。また、カラムデコーダ３は、アドレス信号に基づいて、複数のビット線ＢＬ１のうちの１つを選択する。
制御回路６は、書き込み／消去時に、電圧パルス生成回路５が出力すべき電圧パルスの大きさ（電圧）及びパルス幅（電圧印加時間）を指定する制御信号ＣＮＴを電圧パルス生成回路５に対して送信する。
電圧パルス生成回路５は、制御信号ＣＮＴを受信すると、所定の高さ（電圧）及び所定の持続時間（パルス幅）を持つ電圧パルスを生成する。
電圧パルス生成回路５から出力された電圧パルスは、ロウデコーダ２を介して、所定の選択ワード線ＷＬに供給されると共に、カラムデコーダ３を介して、所定の選択ビット線ＢＬに供給される。
図２は、図１に示すメモリセルアレイ１、ロウデコーダ２、及びカラムデコーダ３の回路の一例を示す図である。この例では、説明を簡単にするため、ワード線ＷＬ、ビット線ＢＬをそれぞれ４本とする。
メモリセルアレイ１内において、４本のワード線ＷＬ１〜ＷＬ４は、ロウ方向に延び、４本のビット線ＢＬ１〜ＢＬ４は、カラム方向に延びる。メモリセルＭＣは、ワード線ＷＬ１〜ＷＬ４とビット線ＢＬ１〜ＢＬ４との交差部にそれぞれ設けられている。このメモリセルＭＣについては、後で詳述する。
このようなメモリセルアレイ１では、ワード線ＷＬ１〜ＷＬ４及びビット線ＢＬ１〜ＢＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。したがって、メモリセルアレイ１内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。
ロウデコーダ２は、スイッチ回路ＲＳＷ１〜ＲＳＷ４及びこれらスイッチ回路ＲＳＷ１〜ＲＳＷ４をそれぞれオン／オフ制御するＡＮＤ回路ＲＡＤ１〜ＲＡＤ４からなる。スイッチ回路ＲＳＷ１〜ＲＳＷ４及びＡＮＤ回路ＲＡＤ１〜ＲＡＤ４は、例えば、ＣＭＯＳ回路によって構成される。
続いて、このロウデコーダ２の動作について説明する。
アドレス信号ＲＡ１、ＲＡ２が共に“Ｌ”の時、ＡＮＤ回路ＲＡＤ１の出力は“Ｈ”になり、スイッチ回路ＲＳＷ１よってワード線ＷＬ１が電圧パルス生成回路５に電気的に接続される。この時、ＡＮＤ回路ＲＡＤ２〜ＲＡＤ４の出力は、“Ｌ”であり、スイッチ回路ＲＳＷ２〜ＲＳＷ４によって、ワード線ＷＬ２〜ＷＬ４が固定電圧（ここでは、接地電圧）に固定される。
同様に、アドレス信号ＲＡ１、ＲＡ２がそれぞれ“ＨＬ”、“ＬＨ”及び“ＨＨ”の時、ＡＮＤ回路ＲＡＤ２、ＲＡＤ３及びＲＡＤ４の出力がそれぞれ“Ｈ”になり、スイッチ回路ＲＳＷ２、ＲＳＷ３及びＲＳＷ４によってワード線ＷＬ２，ＷＬ３及びＷＬ４がそれぞれ電圧パルス生成回路５に電気的に接続される。この時、選択されたワード線以外のワード線は固定電圧に固定される。
アドレス信号ＲＡ１、ＲＡ２が共に“Ｈ”の時、ＡＮＤ回路ＲＡＤ４の出力が“Ｈ”になり、スイッチ回路ＲＳＷ４によってワード線ＷＬ４が電圧パルス生成回路５に電気的に接続される。この時、ＡＮＤ回路ＲＡＤ１〜ＲＡＤ３の出力は、“Ｌ”であり、スイッチ回路ＲＳＷ１〜ＲＳＷ３によってワード線ＷＬ１〜ＷＬ３が固定電圧に固定される。
一方、カラムデコーダ３は、スイッチ回路ＣＳＷ１〜ＣＳＷ４及びこれらスイッチ回路ＣＳＷ１〜ＣＳＷ４をそれぞれオン／オフ制御するＡＮＤ回路ＣＡＤ１〜ＣＡＤ４からなる。
スイッチ回路ＣＳＷ１〜ＣＳＷ４及びＡＮＤ回路ＣＡＤ１〜ＣＡＤ４は、例えば、ＣＭＯＳ回路によって構成される。
続いて、このカラムデコーダ３の動作について説明する。
アドレス信号ＣＡ１、ＣＡ２が共に“Ｌ”の時、ＡＮＤ回路ＣＡＤ１の出力が“Ｈ”になり、スイッチ回路ＣＳＷ１によってビット線ＢＬ１が固定電圧（ここでは、接地電位）に固定される。この時、ＡＮＤ回路ＣＡＤ２〜ＣＡＤ４の出力は、“Ｌ”であり、スイッチ回路ＣＳＷ２〜ＣＳＷ４によってビット線ＢＬ２〜ＢＬ４が電圧パルス生成回路５に電気的に接続される。
同様に、アドレス信号ＣＡ１、ＣＡ２がそれぞれ“ＨＬ”、“ＬＨ”及び“ＨＨ”の時、ＡＮＤ回路ＣＡＤ２、ＣＡＤ３及びＣＡＤ４の出力がそれぞれ“Ｈ”になり、スイッチ回路ＣＳＷ２、ＣＳＷ３及びＣＳＷ４によってビット線ＢＬ２、ＢＬ３及びＢＬ４がそれぞれ固定電圧に固定される。この時、選択されたビット線以外のビット線は電圧パルス生成回路５に電気的に接続される。
次に、メモリセルＭＣについて説明する。
メモリセルＭＣは、図２に示すように、直列接続された可変抵抗素子ＶＲとダイオードＤｉからなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図３は、この可変抵抗素子ＶＲの例を示す図である。図３に示す可変抵抗素子ＶＲは、電極層１０、１１の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図３の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１０を固定電位、電極層１１側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１１側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１３を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
ここで、本実施形態の消去動作の理解のために比較例に係る消去動作について触れておく。
比較例では、可変抵抗素子ＶＲに対するリセットに必要な電圧パルス（以下、「リセットパルス」と呼ぶ）の供給と、正常に消去がされていることを確認するベリファイとをリセットパルスのパルス幅を一定に保持しつつ電圧値を大きくしながら繰り返すことでメモリセルＭＣの消去を実現する。
しかし、この比較例に係る方法では、１つのリセットパルスの持続時間内において、データの消去が行われた後、再びデータの書き込みがなされてしまう誤書き込みが頻発する。このような誤書き込みの原因を以下に説明する。
図４は、セットに必要なパルス電圧（ｖ）の大きさ及び電圧印加時間（ｔ）の組合せの集合（以下、「セット領域」と呼ぶ）と、リセットに必要なパルス電圧の大きさ及び電圧印加時間の組合せの集合（以下、「リセット領域」と呼ぶ）の関係を示す図である。
図４から分かるように、セット領域及びリセット領域は、電圧−電圧印加時間平面において共に分離した領域であるが、これら領域をそれぞれ電圧軸に投影すると、電圧が重なり合う範囲が存在する。また、セット／リセットに必要な電圧及び電圧印加時間は共に負の相関関係を持ち、電圧の増加に対して、電圧印加時間は指数関数的に減少する。
以上から、リセットパルスのパルス幅を一定にして電圧のみを増加させるという従来の方法を用いた場合、リセットパルスの電圧の増加に伴い、やがて図４の矢印Ｃで示すようにセット領域への干渉が生じる。以上の原因によってメモリセルＭＣに対する誤書き込みが生じる結果となる。
そこで本実施形態では、制御回路６によってリセットパルスを図５或いは図６のように制御する。これは、リセットパルスの電圧及びパルス幅（電圧印加時間）をリセット領域内且つセット領域外に設けられた制御点（図４中の×印）に基づいて図４中の矢印Ａあるいは矢印Ｂの方向に制御した場合である。
図４から分かるように矢印Ａは、リセットパルスの電圧を増加させつつ、パルス幅を減少させる方向に向いているため、図５に示すようにリセットパルスＰ１〜Ｐ３の電圧ｖ１〜ｖ３は、ｖ１＜ｖ２＜ｖ３の関係になるのに対し、リセットパルスＰ１〜Ｐ３のパルス幅ｗ１〜ｗ３は、ｗ１＞ｗ２＞ｗ３の関係になる。
一方、矢印Ｂは、リセットパルスの電圧を減少させつつ、パルス幅を増加させる方向に向いているため、図６に示すようにリセットパルスＰ１〜Ｐ３の電圧ｖ１〜ｖ３は、ｖ１＞ｖ２＞ｖ３の関係になるのに対し、リセットパルスＰ１〜Ｐ３のパルス幅ｗ１〜ｗ３は、ｗ１＜ｗ２＜ｗ３の関係になる。
以上のように、リセットパルスの電圧の大きさ及びパルス幅をリセット領域内且つセット領域外で制御することによって、従来の消去方法のように、セット領域に干渉することなく可変抵抗素子ＶＲに対してリセットパルスを供給することができる。
以上から、本実施形態によれば、消去動作時におけるセット領域への干渉を防止することができ、従来方法に比べ、安定した消去動作を実現することができる。
また、以上の説明では、消去動作時のリセットパルスについて説明したが、書き込み動作時のセット動作に必要な電圧パルス（以下、「セットパルス」と呼ぶ）についても同様である。つまり、セットパルスの電圧の大きさ及びパルス幅をセット領域内且つリセット領域外で制御することで、書き込み動作時における図４の矢印Ｄに示すようなリセット領域への干渉を防止することができる。
この場合、書き込み動作における誤消去を抑制することができ、セットパルスのパルス幅を一定に保持しつつ、電圧を増減させる従来法に比べ、安定した書き込み動作を実現することができる。
１・・・メモリセルアレイ、２・・・ロウデコーダ、３・・・カラムデコーダ、４・・・アドレスバッファ、５・・・電圧パルス生成回路、６・・・制御回路、１０、１１・・・電極層、１２・・・記録層、１３・・・メタル層。

Claims (4)

  1. 互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に設けられ同一極性の電圧印加によってデータの書き込みと消去を行う複数のメモリセルからなるメモリセルアレイと、
    前記第１及び第２の配線を選択し、これら選択された第１及び第２の配線を介して前記メモリセルに対してセットパルス／リセットパルスを供給する書き込み回路と
    を備え、
    前記リセットパルスの電圧の大きさ及び電圧印加時間の組み合わせの集合であるリセット領域は、前記電圧の大きさ及び電圧印加時間の関係が負の相関関係を持つ領域であり、
    前記書き込み回路は、消去動作時、前記リセットパルスを、その電圧の大きさ及び電圧印加時間を前記リセット領域の範囲内で増減させながら、前記選択メモリセルに対してデータが消去されるまで繰り返し供給する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記書き込み回路は、消去動作時、前記セットパルスの電圧の大きさ及び電圧印加時間の組合せの集合であるセット領域の領域外で前記リセットパルスの電圧の大きさ及び電圧印加時間を制御する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記書き込み回路は、消去動作時、前記リセットパルスの電圧印加時間をこのリセットパルスの電圧の大きさに対して指数関数的に制御する
    ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記書き込み回路は、書き込み動作時、前記セットパルスの電圧の大きさ及び電圧印加時間を前記セット領域の領域内且つ前記リセット領域の領域外で増減させながら、前記選択メモリセルに対してデータが書き込まれるまで繰り返し供給する
    ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064286A (ja) * 2010-09-17 2012-03-29 Sharp Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
US8817523B2 (en) 2012-03-26 2014-08-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
CN111564169A (zh) * 2020-04-30 2020-08-21 北京大学 三维垂直阻变存储器阵列及其操作方法、装置、设备及介质

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064254A (ja) 2010-09-14 2012-03-29 Toshiba Corp 不揮発性半導体記憶装置
JP5524115B2 (ja) 2011-03-22 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
US8787065B2 (en) * 2011-10-18 2014-07-22 Micron Technology, Inc. Apparatuses and methods for determining stability of a memory cell
KR102230195B1 (ko) 2014-07-28 2021-03-19 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102204389B1 (ko) 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9779808B2 (en) 2016-03-07 2017-10-03 Toshiba Memory Corporation Resistance random access memory device and method for operating same
US20240029796A1 (en) * 2022-07-19 2024-01-25 Micron Technology, Inc. Unipolar programming of memory cells

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3733435A (en) * 1971-02-26 1973-05-15 Zenith Radio Corp Integral memory image display or information storage system
AU2003201760A1 (en) 2002-04-04 2003-10-20 Kabushiki Kaisha Toshiba Phase-change memory device
US6813177B2 (en) 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
JP4496238B2 (ja) * 2007-06-04 2010-07-07 株式会社東芝 不揮発性メモリ装置
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법
JP5100554B2 (ja) * 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064286A (ja) * 2010-09-17 2012-03-29 Sharp Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
US8817523B2 (en) 2012-03-26 2014-08-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US9245623B2 (en) 2012-03-26 2016-01-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
CN111564169A (zh) * 2020-04-30 2020-08-21 北京大学 三维垂直阻变存储器阵列及其操作方法、装置、设备及介质
CN111564169B (zh) * 2020-04-30 2022-05-17 北京大学 三维垂直阻变存储器阵列及其操作方法、装置、设备及介质

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