JP5091970B2 - 半導体記憶装置およびその制御方法 - Google Patents
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Description
本発明は、半導体記憶装置およびその制御方法に関する。
近年、大容量かつ低価格な不揮発性半導体記憶装置であるフラッシュメモリに代わる、次世代の後継候補として、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase Change RAM）、ＭＲＡＭ（Magnetic RAM, Magneto-resistive RAM）、さらにはFuse/Anti-Fuse RAM等の抵抗性記憶素子を有する半導体記憶装置が注目を集めており、その開発が進められている（例えば、特許文献１参照）。
上述したメモリ、例えばＲｅＲＡＭにおいて、複数のビット数を単位として、データ書込みやデータの消去等の制御を行う方法が考えられている。しかしながら、上述したメモリの従来の構成および制御方法では、信頼性が低減する可能性がある。
本発明は、信頼性の向上に対して有利な半導体記憶装置およびその制御方法を提供する。
実施形態に係る半導体記憶装置の制御方法は、それぞれが可変抵抗素子を備えるメモリセル群の選択ビット数をカウントする第１ステップと、前記カウントした選択ビット数に対応する書込み電圧を設定する第２ステップと、前記設定した書込み電圧を前記メモリセル群に印加する第３ステップと、前記印加したメモリセル群にベリファイ読出しを行い、前記ベリファイ読出しをパスするか否かを判定する第４ステップと、を備え、前記第４ステップの際にパスできないと判定された場合に、前記選択ビット数から前記パスしたビット数を減少させ、印加する電圧を低減させて前記第２ステップを再び行い、前記第３ステップの最中に前記メモリセル群の選択ビット数が減少するか否かを判定し、前記メモリセル群の選択ビット数が減少した場合、前記第４ステップを行うことなく印加する電圧を低減させて前記第２ステップを再び行うこと。
本発明によれば、信頼性の高い半導体記憶装置およびその制御方法を提供することができる。
背景技術で記載したメモリ、例えばＲｅＲＡＭにおいて、複数のビット数を単位として、データ書込みやデータの消去等の制御を行う方法がある。このような方法において、データ書込み動作やデータ消去動作の際に、同時に選択されるビット数が減少することがある。同時に選択されるメモリセルの数が減少した場合、ワード線に流れる電流が減少する。これにより、減少した同時に選択されるメモリセルに印加される電圧が上昇する。その結果、メモリセルに対して余分な負荷がかかり、メモリセル自体の破壊やメモリセルへ誤書込みが発生することがある。このような場合、信頼性が低減する恐れがある。
そこで、本発明の実施形態の詳細を図面を参照して説明する。この説明においては、半導体記憶装置として、ＲｅＲＡＭを一例に挙げて説明するが、これに限られるものではない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
＜１．構成＞
１−１．全体構成例
まず、図１を用いて、本発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。
＜１．構成＞
１−１．全体構成例
まず、図１を用いて、本発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。
メモリセルアレイ１０は、セルアレイ領域１０−１，１０−２、およびＲＯＭ Ｆｕｓｅアレイ領域１０−３を備える。セルアレイ領域１０−１，１０−２は、ワード線とビット線との交際位置にマトリクス状に配置される複数のメモリセルを備える。また、メモリセルアレイ１０は、半導体基板の基板面垂直方向に、セルアレイが複数積層される三次元構造である。
ロウデコーダ１１は、ロウ方向（ワード線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。
カラムゲート１２は、カラム方向（ビット線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。
センスアンプ１３は、メモリセルのデータを読み出し、カラムゲート１２、ビット線、および制御回路１７に電気的に接続される。さらに、本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１７の制御に従ってこれらの回路に必要な電圧を供給する。
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するようなデータ書込み、データ読み出し、データ消去を行う。例えば、本例では、制御回路１７は、センスアンプ１３から検出される選択ビット（select bit）数を判定する。制御回路１７は、電圧制御回路１７ａを備える。電圧制御回路１７ａは、センスアンプ１３からの選択ビット（select bit）数に基づいて、電圧生成回路１８の制御を行う。詳細については、後述する。
カラムゲート１２は、カラム方向（ビット線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。
センスアンプ１３は、メモリセルのデータを読み出し、カラムゲート１２、ビット線、および制御回路１７に電気的に接続される。さらに、本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１７の制御に従ってこれらの回路に必要な電圧を供給する。
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するようなデータ書込み、データ読み出し、データ消去を行う。例えば、本例では、制御回路１７は、センスアンプ１３から検出される選択ビット（select bit）数を判定する。制御回路１７は、電圧制御回路１７ａを備える。電圧制御回路１７ａは、センスアンプ１３からの選択ビット（select bit）数に基づいて、電圧生成回路１８の制御を行う。詳細については、後述する。
１−２．メモリセルアレイの構成例
次に、図２を用い、本例に係るメモリセルアレイ１０の構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、複数のビット線ＢＬとワード線ＷＬとのマトリクス状の交差位置に複数のメモリセルＭＣがそれぞれ配置されるクロスポイント型の構造である。本例に係るメモリセルアレイ１０には、共通のワード線ＷＬに複数のメモリセルＭＣが接続され、複数のビット数を構成するメモリセル群２０を備える。本例では、このメモリセル群２０を単位として、データ書込み動作およびデータの消去動作を行う。
次に、図２を用い、本例に係るメモリセルアレイ１０の構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、複数のビット線ＢＬとワード線ＷＬとのマトリクス状の交差位置に複数のメモリセルＭＣがそれぞれ配置されるクロスポイント型の構造である。本例に係るメモリセルアレイ１０には、共通のワード線ＷＬに複数のメモリセルＭＣが接続され、複数のビット数を構成するメモリセル群２０を備える。本例では、このメモリセル群２０を単位として、データ書込み動作およびデータの消去動作を行う。
メモリセルＭＣのそれぞれは、可変抵抗素子（抵抗変化素子）３０とダイオード３１とにより構成される。可変抵抗素子の電流経路の一端はビット線ＢＬに接続され、電流経路の他端はダイオード３１のカソードに接続される。ダイオード３１のアノードは、ワード線ＷＬに接続される。
ワード線ＷＬの一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してロウデコーダ１１に接続される。ビット線ＢＬの一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してカラムゲート１２に電気的に接続される。
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒが入力される。ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号が入力される。
１−３．メモリセルの構成例
次に、図３を用い、本例に係るメモリセルＭＣの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、ダイオード（非オーミック素子）３１および記憶層（抵抗変化層）として働く可変抵抗素子３０が積層された構造である。この可変抵抗素子３０は、所定の電圧が印加されることで可変抵抗素子３０中の抵抗の状態が変化し、抵抗の状態が変化することで情報を記憶することが可能である。
次に、図３を用い、本例に係るメモリセルＭＣの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、ダイオード（非オーミック素子）３１および記憶層（抵抗変化層）として働く可変抵抗素子３０が積層された構造である。この可変抵抗素子３０は、所定の電圧が印加されることで可変抵抗素子３０中の抵抗の状態が変化し、抵抗の状態が変化することで情報を記憶することが可能である。
＜２．動作＞
２−１．データ書込み、読み出し、消去動作
まず、図４を用い、第１の実施形態に係る半導体記憶装置のデータ書込み、読み出し、消去動作を説明する。
２−１．データ書込み、読み出し、消去動作
まず、図４を用い、第１の実施形態に係る半導体記憶装置のデータ書込み、読み出し、消去動作を説明する。
図示すように、メモリセルＭＣのデータ書込み動作（セット動作）は、時間ｔsetの間、選択されたメモリセルＭＣの記憶層を構成する可変抵抗素子３０に電圧パルスを印加し、その選択された可変抵抗素子３０内に電位勾配Ｖsetを発生させて電流を流せばよい。
例えば、選択のメモリセルＭＣを書き込むためには選択ワード線ＷＬの電位が選択ビット線ＢＬの電位よりも相対的に低い状態を作る。ビット線ＢＬを固定電位（例えば、数Ｖ程度）とすれば、ワード線ＷＬに接地電位を与えればよい。
メモリセルＭＣのデータ消去動作（リセット動作）は、時間ｔresetの間、選択された可変抵抗素子３０を大電流パルスによりジュール加熱して、その可変抵抗素子３０における酸化還元反応を促進させることにより行う。リセット動作の時間ｔresetは、セット動作の時間ｔsetよりも長く、リセット動作の電圧Ｖresetは、セット動作の電圧Ｖsetよりも低い。
メモリセルＭＣのデータ読み出し動作は、例えば、時間ｔreadの間、電圧パルスを選択された可変抵抗素子３０に印加し、そのメモリセルＭＣの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３０を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。例えば、読み出し電圧を、ビット線ＢＬから選択メモリセルＭＣに印加し、センスアンプ１３によりそのときの電流値を測定することにより行う。なお、読出し動作の時間ｔreadは、リセット動作の時間ｔresetよりも短く、読出し動作の電圧Ｖreadは、リセット動作の電圧Ｖresetよりも低い。
２−２．データ書込み制御
次に、図５に示すフローに沿って、第１の実施形態に係る半導体記憶装置のデータ書込み（セット）制御動作を説明する。
次に、図５に示すフローに沿って、第１の実施形態に係る半導体記憶装置のデータ書込み（セット）制御動作を説明する。
（Ｓ１０１）
図示するように、まずステップＳ１０１の際、メモリセル群２０を単位として、制御回路１７は、選択されるメモリセルＭＣの数（Select bit数）をカウントする。メモリセル群２０中の選択されたメモリセルＭＣは、一括して同時に書込み電圧が印加される。
図示するように、まずステップＳ１０１の際、メモリセル群２０を単位として、制御回路１７は、選択されるメモリセルＭＣの数（Select bit数）をカウントする。メモリセル群２０中の選択されたメモリセルＭＣは、一括して同時に書込み電圧が印加される。
（Ｓ１０２）
続いて、ステップＳ１０２の際、電圧制御回路１７ａは、選択されたメモリセルＭＣの数に対応する書込み電圧（印加電圧）を設定する。尚、例えば、書込み電圧は、図４に示した電圧関係の電圧パルスである。
設定された書込み電圧は、電圧制御回路１７ａの制御に従い、電圧生成回路１８により生成される。
続いて、ステップＳ１０２の際、電圧制御回路１７ａは、選択されたメモリセルＭＣの数に対応する書込み電圧（印加電圧）を設定する。尚、例えば、書込み電圧は、図４に示した電圧関係の電圧パルスである。
設定された書込み電圧は、電圧制御回路１７ａの制御に従い、電圧生成回路１８により生成される。
（Ｓ１０３）
続いて、ステップＳ１０３の際、電圧制御回路１７ａは、メモリセル群２０を単位として、生成された書込み電圧を、所定の間選択されたメモリセルに同時に印加する。
続いて、ステップＳ１０３の際、電圧制御回路１７ａは、メモリセル群２０を単位として、生成された書込み電圧を、所定の間選択されたメモリセルに同時に印加する。
（Ｓ１０４）
続いて、ステップＳ１０４の際、制御回路１７は、書込み電圧が印加されたメモリセル群２０にベリファイ読出し（Verify read）を行い、読み出された全てのメモリセルが所定の値をパスできるか否かを判定する。尚、例えば、ベリファイ読出しの際に与えられる電圧は、図４に示した電圧関係の電圧パルスである。
ステップＳ１０４の際に、全てのメモリセルが所定の値をパスしたと判定された場合（全Pass）には、この動作を終了する（End）。
一方、ステップＳ１０４の際に、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）には、選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数に対応するように印加する電圧を低減させた書込み電圧を生成させるように電圧生成回路１８を制御して、再び書込み電圧の設定（ステップＳ１０２）を行う。
このように、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）には、電圧制御回路１７ａは、低減した選択ビット数をセンスアンプ１３からのフィードバックを受け、選択ビット数からパスしたメモリセルＭＣの数を減少させたメモリセルＭＣの数（選択ビット数）に応じて、書込み電圧を低減（調整）させる。そして、低減させた書込み電圧を再設定したステップＳ１０２を再び行う。
続いて、低減した書込み電圧を用い、再び選択ビットに書込み電圧を印加する（Ｓ１０３）。尚、再びステップＳ１０３を行う際、パスしたメモリセルについては、これをマスクして、これについては書込み電圧の印加を行わない。
続いて、ステップＳ１０４の際、制御回路１７は、書込み電圧が印加されたメモリセル群２０にベリファイ読出し（Verify read）を行い、読み出された全てのメモリセルが所定の値をパスできるか否かを判定する。尚、例えば、ベリファイ読出しの際に与えられる電圧は、図４に示した電圧関係の電圧パルスである。
ステップＳ１０４の際に、全てのメモリセルが所定の値をパスしたと判定された場合（全Pass）には、この動作を終了する（End）。
一方、ステップＳ１０４の際に、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）には、選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数に対応するように印加する電圧を低減させた書込み電圧を生成させるように電圧生成回路１８を制御して、再び書込み電圧の設定（ステップＳ１０２）を行う。
このように、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）には、電圧制御回路１７ａは、低減した選択ビット数をセンスアンプ１３からのフィードバックを受け、選択ビット数からパスしたメモリセルＭＣの数を減少させたメモリセルＭＣの数（選択ビット数）に応じて、書込み電圧を低減（調整）させる。そして、低減させた書込み電圧を再設定したステップＳ１０２を再び行う。
続いて、低減した書込み電圧を用い、再び選択ビットに書込み電圧を印加する（Ｓ１０３）。尚、再びステップＳ１０３を行う際、パスしたメモリセルについては、これをマスクして、これについては書込み電圧の印加を行わない。
以後、同様の動作を繰り返し、選択されたメモリセル（選択ビット）の全てがベリファイ読出しをパスすると、このデータ書込み制御動作を終了する（End）。
２−３．書込み電圧設定の具体例
次に、図６を用い、上記ステップＳ１０４の際に、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）に、残りの選択ビット数に対応するように印加する電圧を低減させた書込み電圧を生成させるように、再び書込み電圧の設定を行う際の、書込み電圧設定の具体例について説明する。図６中の（ａ）はワード線に流れる電流Ｉｗｌと時間との関係、（ｂ）はワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌと時間との関係、（ｃ）はメモリセル群２０におけるひとつのメモリセルに印加される電圧Ｖｃｅｌｌと時間との関係を示す。本例では、メモリセル群２０における選択ビット数が８ｂｉｔである場合を一例に挙げる。
次に、図６を用い、上記ステップＳ１０４の際に、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）に、残りの選択ビット数に対応するように印加する電圧を低減させた書込み電圧を生成させるように、再び書込み電圧の設定を行う際の、書込み電圧設定の具体例について説明する。図６中の（ａ）はワード線に流れる電流Ｉｗｌと時間との関係、（ｂ）はワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌと時間との関係、（ｃ）はメモリセル群２０におけるひとつのメモリセルに印加される電圧Ｖｃｅｌｌと時間との関係を示す。本例では、メモリセル群２０における選択ビット数が８ｂｉｔである場合を一例に挙げる。
図示するように、まず、時刻ｔ１の際（8bit同時選択）には、上記ステップＳ１０２、Ｓ１０３により、（ａ）ワード線には電流Ｉｗｌが流され、（ｂ）ワード線ビット線間には電圧Ｖｗｌ−Ｖｂｌが印加され、（ｃ）メモリセル群２０におけるひとつのメモリセルには電圧Ｖｃｅｌｌが印加される。
続いて、時刻ｔ２、ｔ３の期間において、上記ステップＳ１０４により、１ビットがベリファイをパスした（１bit Pass）とする。すると、本例のように同時に選択される複数のメモリセルが同一のワード線上にある場合には、時刻ｔ３の際に、（ａ）ワード線に流れる電流値Ｉｗｌ´が離散的に小さくなる（Ｉｗｌ＜Ｉｗｌ´）。この電流値Ｉｗｌ´は、回路が元々持っている配線抵抗に比例して電圧降下量が変動する。本例の場合には、この電流値Ｉｗｌ´は、選択ビット数が8bitから7bitに減少したことにより、電圧降下が発生する。
そこで、本例では、（ｂ）選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数（7bit）に対応するように印加する電圧を低減させた書込み電圧（Ｖｗｌ−Ｖｂｌ´＜Ｖｗｌ−Ｖｂｌ´）を生成させるように電圧生成回路１８を制御して、再び書込み電圧の設定および電圧印加（ステップＳ１０２，Ｓ１０３）を行う。
そこで、本例では、（ｂ）選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数（7bit）に対応するように印加する電圧を低減させた書込み電圧（Ｖｗｌ−Ｖｂｌ´＜Ｖｗｌ−Ｖｂｌ´）を生成させるように電圧生成回路１８を制御して、再び書込み電圧の設定および電圧印加（ステップＳ１０２，Ｓ１０３）を行う。
その結果、（ｃ）メモリセル群２０におけるひとつのメモリセルには、８bit同時選択時から７bit同時選択時に変更した場合でも、一定の電圧Ｖｃｅｌｌを印加することができる。このため、選択メモリセルのビット数が変更した場合でも、メモリセルへの余分な負荷、メモリセル自体の破壊、メモリセルへの誤書込を防止できるため、信頼性を向上できる点で有利である。
尚、８bit同時選択時から７bit同時選択時に変更した場合、電圧Ｖｗｌ−Ｖｂｌと電圧Ｖｃｅｌｌとの電圧の差であるドロップ電圧量Ｖdropについても降下する。
＜３．作用効果＞
上述したように、第１の実施形態に係る半導体記憶装置およびその制御方法によれば、少なくとも下記（１）の効果が得られる。
上述したように、第１の実施形態に係る半導体記憶装置およびその制御方法によれば、少なくとも下記（１）の効果が得られる。
（１）信頼性を向上できる。
第１の実施形態に係る半導体記憶装置は、それぞれが可変抵抗素子を備えるメモリセル群２０が配置されるメモリセルアレイ１０と、少なくともメモリセルアレイ１０の書込み電圧を発生させる電圧生成回路１８と、メモリセル群２０の選択ビット数をカウントするステップＳ１０１と、カウントした選択ビット数に対応する書込み電圧を設定するステップＳ１０２と、設定した書込み電圧をメモリセル群２０に印加するステップＳ１０３と、印加したメモリセル群２０にベリファイ読出しを行い、選択ビット数の全てがベリファイ読出しをパスするか否かを判定するステップＳ１０４と、ステップＳ１０４の際に選択ビット数の全てがパスできないと判定された場合に、選択ビット数からパスしたビット数を減少させ、印加する電圧を低減させてステップＳ１０２を再び行うようにメモリセルアレイ１０および電圧生成回路１８とを制御する制御回路１７とを具備する。
例えば、図６に示したように、本例では、時刻ｔ３の際、（ａ）ワード線に流れる電流値Ｉｗｌ´が離散的に小さくなる（Ｉｗｌ＜Ｉｗｌ´）と、（ｂ）選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数（7bit）に対応するように印加する電圧を低減させた書込み電圧（Ｖｗｌ−Ｖｂｌ´＜Ｖｗｌ−Ｖｂｌ´）を生成させるように電圧生成回路１８を制御して、再び書込み電圧の設定および電圧印加（ステップＳ１０２，Ｓ１０３）を行う。
その結果、（ｃ）メモリセル群２０におけるひとつのメモリセルには、８bit同時選択時から７bit同時選択時に変更した場合でも、一定の電圧Ｖｃｅｌｌを印加することができる。このように、本例によれば、選択メモリセルのビット数が変更した場合でも、メモリセルへの余分な負荷、メモリセル自体の破壊、メモリセルへの誤書込を防止できるため、信頼性を向上できる点で有利である。また、電圧の制御が行われるため、メモリセルの抵抗を所望（ターゲット）の抵抗（例えばデータ書込み状態）により近づけることができる。これにより、該メモリセルへの次の電圧印加動作（例えば、データ書込み状態からデータ消去状態にする動作）が制御し易く（早く）なる。このように、メモリセルの制御性が良くなるという点でも有利である。
その結果、（ｃ）メモリセル群２０におけるひとつのメモリセルには、８bit同時選択時から７bit同時選択時に変更した場合でも、一定の電圧Ｖｃｅｌｌを印加することができる。このように、本例によれば、選択メモリセルのビット数が変更した場合でも、メモリセルへの余分な負荷、メモリセル自体の破壊、メモリセルへの誤書込を防止できるため、信頼性を向上できる点で有利である。また、電圧の制御が行われるため、メモリセルの抵抗を所望（ターゲット）の抵抗（例えばデータ書込み状態）により近づけることができる。これにより、該メモリセルへの次の電圧印加動作（例えば、データ書込み状態からデータ消去状態にする動作）が制御し易く（早く）なる。このように、メモリセルの制御性が良くなるという点でも有利である。
より具体的に、図７を用いて、書込み電圧の設定について説明する。ここでは、電圧Ｖｗｌ−Ｖｂｌと電圧Ｖｃｅｌｌとの電圧降下量（（Ｖｗｌ−Ｖｂｌ）―Ｖｃｅｌｌ）であるドロップ電圧量Ｖdropを一例に挙げる。
上記のように、選択されるビット数が減少すると、ワード線ＷＬに流れる電流が減少し、メモリセルＭＣに印加される電圧は上昇する（約０．１Ｖ程度）。この場合、メモリセルＭＣの所望の電圧からずれてしまうので、選択するビット数に応じてビット線側からの印加電圧を調整する必要がある。
そこで、図示するように、例えば、同時選択ビット数が８ビットの場合、書込み電圧を５．００Ｖ程度とし、同時選択ビット数が４ビットになった場合、書込み電圧を４．８０Ｖ程度とし、同時選択ビット数が１ビットになった場合、書込み電圧を４．６５Ｖ程度とする。このように、選択ビット数の低減に応じて、ワード線に流れる電流の減少を抑制し、メモリセルに印加される電圧の上昇を抑制することができる。
［第２の実施形態］
次に、図８および図９を用いて、本発明の第２の実施形態に係る半導体記憶装置およびその制御方法について説明する。尚、この説明において、上記第１の実施形態と重複する部分の説明を省略する。
次に、図８および図９を用いて、本発明の第２の実施形態に係る半導体記憶装置およびその制御方法について説明する。尚、この説明において、上記第１の実施形態と重複する部分の説明を省略する。
＜構成例＞
第２の実施形態では、センスアンプ１３が、ビット線毎に流れる電流を自動で検知する検知回路（図示せず）を更に備える点で、上記第１の実施形態と相違する。
第２の実施形態では、センスアンプ１３が、ビット線毎に流れる電流を自動で検知する検知回路（図示せず）を更に備える点で、上記第１の実施形態と相違する。
検知回路は、データ書込み動作時に同時に選択されたメモリセルに電圧を印加している最中に、同時に選択されたメモリセルがベリファイをパスしているか否かを自動的に判定する。
＜データ書込み制御＞
次に、図８のフローに沿って、第２の実施形態に係る半導体記憶装置のデータ書込み（セット）制御動作を説明する。
次に、図８のフローに沿って、第２の実施形態に係る半導体記憶装置のデータ書込み（セット）制御動作を説明する。
（Ｓ２０３）
本例では、ステップＳ２０３において、電圧制御回路１７ａは、メモリセル群２０を単位として、生成された書込み電圧を、所定の間選択されたメモリセルに同時に印加する際に、選択されたメモリセルがベリファイをパスしているか否かを自動的に更に判定する。
本例では、ステップＳ２０３において、電圧制御回路１７ａは、メモリセル群２０を単位として、生成された書込み電圧を、所定の間選択されたメモリセルに同時に印加する際に、選択されたメモリセルがベリファイをパスしているか否かを自動的に更に判定する。
所定の時間において選択されたメモリセル（選択ビット）がベリファイをパスしている場合（Yes）には、選択ビット数からベリファイをパスしたビット数を低減させて（Select bit数減少）、再びステップＳ２０２を行う。
一方、所定の時間において選択されたメモリセルがベリファイをパスしていない場合（No）には、ステップＳ２０４に進む。
書込み電圧設定の具体例
次に、図９を用い、上記ステップＳ２０４の際に、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）に、残りの選択ビット数に対応するように印加する電圧を低減させた書込み電圧を生成させるように、再び書込み電圧の設定を行う際の、書込み電圧設定の具体例について説明する。図９中の（ａ）はワード線に流れる電流Ｉｗｌと時間との関係、（ｂ）はワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌと時間との関係、（ｃ）はメモリセル群２０におけるひとつのメモリセルに印加される電圧Ｖｃｅｌｌと時間との関係を示す。本例では、メモリセル群２０における選択ビット数が８ｂｉｔである場合を一例に挙げる。
次に、図９を用い、上記ステップＳ２０４の際に、全てのメモリセルが所定の値をパスしていないと判定された場合（Fail）に、残りの選択ビット数に対応するように印加する電圧を低減させた書込み電圧を生成させるように、再び書込み電圧の設定を行う際の、書込み電圧設定の具体例について説明する。図９中の（ａ）はワード線に流れる電流Ｉｗｌと時間との関係、（ｂ）はワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌと時間との関係、（ｃ）はメモリセル群２０におけるひとつのメモリセルに印加される電圧Ｖｃｅｌｌと時間との関係を示す。本例では、メモリセル群２０における選択ビット数が８ｂｉｔである場合を一例に挙げる。
図示するように、本例では、時刻ｔ２、ｔ３の所定の時間において、検知回路が、選択されたメモリセルに電圧を印加している最中に、同時に選択されたメモリセルがベリファイをパスしているか否かを自動的に判定する（Ｓ２０３）点で、上記第１の実施形態と相違する。
上記ステップＳ２０３により、所定の時間において、１ビットがベリファイをパスした（１bit Pass）とする。すると、上記と同様に、時刻ｔ３の際に、（ａ）ワード線に流れる電流値Ｉｗｌ´が離散的に小さくなる（Ｉｗｌ＜Ｉｗｌ´）。本例の場合には、この電流値Ｉｗｌ´は、選択ビット数が8bitから7bitに減少したことにより、電圧降下が発生する。
そこで、本例では、ステップＳ２０４に進むことなく、再びステップＳ２０３を行い、（ｂ）選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数（7bit）に対応するように印加する電圧を低減させた書込み電圧（Ｖｗｌ−Ｖｂｌ´＜Ｖｗｌ−Ｖｂｌ´）を生成させるように電圧生成回路１８を制御する。そして、書込み電圧が再設定された電圧により書込み電圧を印加（ステップＳ２０３）する。
そこで、本例では、ステップＳ２０４に進むことなく、再びステップＳ２０３を行い、（ｂ）選択ビット数からパスしたビット数を減少させ、電圧制御回路１７ａは、残りの選択ビット数（7bit）に対応するように印加する電圧を低減させた書込み電圧（Ｖｗｌ−Ｖｂｌ´＜Ｖｗｌ−Ｖｂｌ´）を生成させるように電圧生成回路１８を制御する。そして、書込み電圧が再設定された電圧により書込み電圧を印加（ステップＳ２０３）する。
その結果、書込み電圧印加の際（Ｓ２０３）に、例えば、８bit同時選択時から７bit同時選択時に変更した場合でも、一定の電圧Ｖｃｅｌｌを印加することができる。このため、本例では、書込み電圧印加の際（Ｓ２０３）に、選択メモリセルのビット数が変更した場合でも、メモリセルへの余分な負荷、メモリセル自体の破壊、メモリセルへの誤書込を防止できるため、信頼性を向上できる点で有利である。また、電圧の制御が行われるため、メモリセルの抵抗を所望の抵抗により近づけることができる。これにより、該メモリセルへの次の電圧印加動作が制御し易くなる。このように、メモリセルの制御性が良くなるという点でも有利である。
＜作用効果＞
上述した第２の実施形態によれば、少なくとも上記（１）の効果が得られる。加えて、本例によれば、下記（２）の効果を得ることができる。
上述した第２の実施形態によれば、少なくとも上記（１）の効果が得られる。加えて、本例によれば、下記（２）の効果を得ることができる。
（２）書込み電圧印加の際に、選択メモリセルのビット数が変更した場合でも、信頼性を向上できる点で有利である。
本例では、センスアンプ１３が、ビット線毎に流れる電流を自動で検知する検知回路（図示せず）を更に備える。検知回路は、データ書込み動作時に同時に選択されたメモリセルに電圧を印加している最中に、同時に選択されたメモリセルがベリファイをパスしているか否かを自動的に判定する。
本例では、センスアンプ１３が、ビット線毎に流れる電流を自動で検知する検知回路（図示せず）を更に備える。検知回路は、データ書込み動作時に同時に選択されたメモリセルに電圧を印加している最中に、同時に選択されたメモリセルがベリファイをパスしているか否かを自動的に判定する。
そのため、書込み電圧印加の際（Ｓ２０３）に、選択メモリセルのビット数が変更した場合でも、メモリセルへの余分な負荷、メモリセル自体の破壊、メモリセルへの誤書込を防止できるため、信頼性を向上できる点で有利である。
［比較例１］
次に、図１０を用いて、上記第１の実施形態と比較するために、比較例１に係る半導体記憶装置のデータ書込み制御動作について説明する。
次に、図１０を用いて、上記第１の実施形態と比較するために、比較例１に係る半導体記憶装置のデータ書込み制御動作について説明する。
図１０に示すように、時刻ｔ２の際、例えば、１ビットがベリファイをパスした（１bit Pass）とする。
すると、続いて、時刻ｔ３の際に、（ａ）ワード線に流れる電流値Ｉｗｌ´が離散的に小さくなる（Ｉｗｌ＜Ｉｗｌ´）。この電流値Ｉｗｌ´は、選択ビット数が8bitから7bitに減少したことにより、電圧降下が発生する。
しかしながら、比較例１では、この減少ビット数をフィードバックした書込み電圧の設定が行われていない。そのため、（ｂ）ワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌには、一定の電圧しか与えることができない結果、（ｃ）同時に選択するひとつのメモリセルに印加される電圧Ｖｃｅｌｌ´が上昇してしまう（Ｖｃｅｌｌ´＞Ｖｃｅｌｌ）。
しかしながら、比較例１では、この減少ビット数をフィードバックした書込み電圧の設定が行われていない。そのため、（ｂ）ワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌには、一定の電圧しか与えることができない結果、（ｃ）同時に選択するひとつのメモリセルに印加される電圧Ｖｃｅｌｌ´が上昇してしまう（Ｖｃｅｌｌ´＞Ｖｃｅｌｌ）。
その結果、メモリセルに対して余分な負荷がかかり、メモリセル自体の破壊やメモリセルへ誤書込みが発生するおそれがあるため、信頼性が低減する点で不利である。より具体的には、メモリセルへの印加電圧が高くなるので、メモリセルの抵抗が、所望の抵抗よりも高くなったり、低くなったりする。これにより、過書込み、過消去という現象が発生することがある。
［比較例２］
次に、図１１を用いて、上記第２の実施形態と比較するために比較例２に係る半導体記憶装置のデータ書込み制御動作の一例に関して説明する。
次に、図１１を用いて、上記第２の実施形態と比較するために比較例２に係る半導体記憶装置のデータ書込み制御動作の一例に関して説明する。
図１１に示すように、時刻ｔ２の際、例えば、１ビットがベリファイをパスした（１bit Pass）とする。
すると、続いて、時刻ｔ３の際に、（ａ）ワード線に流れる電流値Ｉｗｌ´が離散的に小さくなる（Ｉｗｌ＜Ｉｗｌ´）。この電流値Ｉｗｌ´は、選択ビット数が8bitから7bitに減少したことにより、電圧降下が発生する。
しかしながら、比較例２では、比較例１と同様に、この減少ビット数をフィードバックした書込み電圧の設定が行われていない。そのため、（ｂ）ワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌには、一定の電圧しか与えることができない結果、（ｃ）同時に選択するひとつのメモリセルに印加される電圧Ｖｃｅｌｌ´が上昇してしまう（Ｖｃｅｌｌ´＞Ｖｃｅｌｌ）。
しかしながら、比較例２では、比較例１と同様に、この減少ビット数をフィードバックした書込み電圧の設定が行われていない。そのため、（ｂ）ワード線ビット線間の電圧Ｖｗｌ−Ｖｂｌには、一定の電圧しか与えることができない結果、（ｃ）同時に選択するひとつのメモリセルに印加される電圧Ｖｃｅｌｌ´が上昇してしまう（Ｖｃｅｌｌ´＞Ｖｃｅｌｌ）。
その結果、メモリセルに対して余分な負荷がかかり、メモリセル自体の破壊やメモリセルへ誤書込みが発生するおそれがあるため、信頼性が低減する点で不利である。より具体的には、メモリセルへの印加電圧が高くなるので、メモリセルの抵抗が、所望の抵抗よりも高くなったり、低くなったりする。これにより、過書込み、過消去という現象が発生することがある。
尚、上述した各実施形態および比較例では、半導体記憶装置のデータ書込み（セット）制御動作に関して説明した。しかしながら、データ書込み動作に限られず、データ消去動作（リセット）についても同様に適用でき、同様の効果を得ることができる。例えば、図４で説明したように、ステップＳ１０２、Ｓ１０２の際に設定する電圧は、書込み電圧よりも電圧が低く且つ印加時間が長い消去電圧であり、ステップＳ１０３、Ｓ２０３の際にメモリセル群２０に与える消去電圧を印加しても良い。
さらに、可変抵抗素子として遷移金属酸化物を用いることがある。この遷移金属酸化物を抵抗変化可能な状態にするためには、初期化動作であるフォーミング動作が必要である。上述で説明した図５および図８において、ステップＳ１０２、Ｓ２０２の際に、フォーミング動作に適した条件のフォーミング電圧を設定し、ステップＳ１０３、Ｓ２０３の際にメモリセル群２０にフォーミング電圧を印加することで、フォーミング動作においても上述した各実施形態を必要に応じて適用することが有効である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１０…メモリセルアレイ、１０−１、１０−３…セルアレイ領域、１０−２…ＲＯＭ Ｆｕｓｅアレイ領域、１１…ロウデコーダ、１２…カラムゲート、１３…センスアンプ、１４−１…アドレスバッファ、１４−２…コマンドバッファ、１５…Ｆｕｓｅ用レジスタ、１６…パワーオンリセット回路、１７…制御回路、１７ａ…電圧制御回路、１８…電圧生成回路、１９…入出力バッファ、２０…セルアレイ、３０…可変抵抗素子、３１…ダイオード
Claims (3)
- それぞれが可変抵抗素子を備えるメモリセル群の選択ビット数をカウントする第１ステップと、
前記カウントした選択ビット数に対応する書込み電圧を設定する第２ステップと、
前記設定した書込み電圧を前記メモリセル群に印加する第３ステップと、
前記印加したメモリセル群にベリファイ読出しを行い、前記ベリファイ読出しをパスするか否かを判定する第４ステップと、
を備え、
前記第４ステップの際にパスできないと判定された場合に、前記選択ビット数から前記パスしたビット数を減少させ、印加する電圧を低減させて前記第２ステップを再び行い、
前記第３ステップの最中に前記メモリセル群の選択ビット数が減少するか否かを判定し、前記メモリセル群の選択ビット数が減少した場合、前記第４ステップを行うことなく印加する電圧を低減させて前記第２ステップを再び行うこと
を特徴とする半導体記憶装置の制御方法。 - 前記第２ステップの際に設定する電圧は、前記書込み電圧よりも電圧が低く且つ印加時間が長い消去電圧であり、前記第３ステップの際に前記メモリセル群に印加する電圧は前記消去電圧であること
を特徴とする請求項１に記載の半導体装置の制御方法。 - それぞれが可変抵抗素子を備えるメモリセル群が配置されるメモリセルアレイと、
少なくとも前記メモリセルアレイの書込み電圧を発生させる電圧生成回路と、
前記メモリセル群の選択ビット数をカウントする第１ステップと、
前記カウントした選択ビット数に対応する書込み電圧を設定する第２ステップと、
前記設定した書込み電圧を前記メモリセル群に印加する第３ステップと、
前記印加したメモリセル群にベリファイ読出しを行い、前記ベリファイ読出しをパスするか否かを判定する第４ステップと、
前記第４ステップの際にパスできないと判定された場合に、前記選択ビット数から前記パスしたビット数を減少させ、印加する電圧を低減させて前記第２ステップを再び行い、前記第３ステップの最中に前記メモリセル群の選択ビット数が減少するか否かを判定し、前記メモリセル群の選択ビット数が減少した場合、前記第４ステップを行うことなく印加する電圧を低減させて前記第２ステップを再び行うように前記メモリセルアレイおよび前記電圧生成回路とを制御する制御回路と
を具備することを特徴とする半導体記憶装置。
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