JP5713942B2 - 抵抗変化型不揮発性半導体記憶装置 - Google Patents
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Description
(1)本実施形態に係る抵抗変化型不揮発性半導体記憶装置は、第1の電極と第2の電極と、前記第1,2の電極に挟まれ、2値以上の抵抗変化を記憶出来る抵抗変化素子VRと、第1のセルトランジスタCT1と第2のセルトランジスタCT2と、第1のトランジスタCT1のソース端子と第2のセルトランジスタCT2のソース端子は第1の電極に接続され1個のメモリセルを構成し、
第1、第2のセルトランジスタCT1、CT2のゲート端子は、ワード線WLに接続され、
第1のセルトランジスタCT1のドレイン端子は、ビット線BLに接続され、
第2のセルトランジスタCT2のドレイン端子は、データ線DLに接続され、
抵抗変化素子VRの第2の電極は、ソース線SLに接続され、
これを複数配置してメモリセルアレイを構成し、
メモリセルデータの読み出し動作時、第1、第2のセルトランジスタCT1、CT2をオン状態にし、
ビット線BLからメモリセルを介してソース線SLに電流を流し、データ線DLとソース線の電位差から、メモリセルに書き込まれたデータを読み出す(図10−11)。
(2)上記(1)の構成において、メモリセルデータの書き込み動作時、第1、第2のセルトランジスタCT1、CT2をオン状態にし、ビット線BLとデータ線DLを同電位にし、ビット線BL及びデータ線DLとソース線SL間に電圧を印加し、抵抗変化素子VRに電流を流し、電流量及び電流の極性を変えて、2値以上のデータを抵抗変化素子に記憶する(図12−13)。
(3)上記(1)の構成において、メモリセルデータの書き込み動作時、第1、第2のセルトランジスタCT1、CT2をオン状態にし、ビット線BLとソース線SL間に電圧を印加し、抵抗変化素子VRに電流を流し、電流量及び電流の極性を変えて、2値以上のデータを抵抗変化素子VRに記憶し、データ線の電位から、抵抗変化素子VRの第1の電極と第2の電極間の書き込み電位差が一定になるように、ビット線BLに印加する電圧を制御する(図14−15)。
(4)上記(1)の構成において、データ線DL、ソース線SLは、セルアレイの両端にまで配設され、ソース線SLがセルアレイの一端でシンカー回路で一定電圧に引き落とされ、データ線DLとソース線SLはセルアレイの他端で、データを読み出す増幅回路に接続される(図18)。
(5)上記(3)の構成において、ビット線BLは、第1の書き込み回路D1に接続され、データ線DL、ソース線SLは、セルアレイの両端にまで配設され、ソース線SLがセルアレイの一端で第2の書き込み回路D2に接続され、データ線DLとソース線SLはセルアレイの他端で、抵抗変化素子VRに印加される電圧をモニターし、抵抗変化素子VRに印加される電圧が一定になるように、第1、第2の書き込み回路D1、D2から発生されるビット線BL、ソース線SL間の電位差を制御する(図14−17)。
(6)上記(1)〜(5)の構成において、抵抗変化素子VRは、トンネル膜を異なる磁性材料で挟む構造で構成される。
(7)上記(1)〜(5)の構成において、抵抗変化素子VRは、Ge、Sb、Te原子等を含むカルコゲナイド材料に、ヒーター素子を直列接続したもので構成される。
(8)上記(1)〜(5)の構成において、抵抗変化素子VRは、2元系金属酸化物、或いは3元系金属酸化物、或いは、カルコゲナイド材料に金属電子を混在させた材料、或いはぺロブスカイト系酸化物を金属電極で挟んだ構造で構成される。
Claims (8)
- 第1の電極と第2の電極と、前記第1、第2の電極に挟まれ2値以上の抵抗変化を記憶出来る抵抗変化素子と、第1のセルトランジスタと第2のセルトランジスタと、前記第1のセルトランジスタのソース端子と前記第2のセルトランジスタのソース端子が前記第1の電極に接続されて1個のメモリセルが構成され、
前記第2のセルトランジスタのゲート端子は、ワード線に接続され、
前記第1のセルトランジスタのドレイン端子は、ビット線に接続され、
前記第2のセルトランジスタのドレイン端子は、データ線に接続され、
前記抵抗変化素子の第2の電極は、ソース線に接続され、
これを複数配置してメモリセルアレイが構成され、
前記メモリセルからのデータの読み出し動作時、前記第1、第2のセルトランジスタをオン状態にし、前記ビット線から前記メモリセルを介して前記ソース線に電流を流し、前記データ線と前記ソース線の電位差から、前記メモリセルに書き込まれたデータを読み出す
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項1記載の抵抗変化型不揮発性半導体記憶装置において、
メモリセルデータの書き込み動作時、前記第1、第2のセルトランジスタをオン状態にし、前記ビット線と前記データ線を同電位にし、前記ビット線及び前記データ線と前記ソース線間に電圧を印加して前記抵抗変化素子に電流を流し、該電流の量及び該電流の極性を変えて、2値以上のデータを前記抵抗変化素子に記憶する
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項1記載の抵抗変化型不揮発性半導体記憶装置において、
メモリセルデータの書き込み動作時、前記第1、第2のセルトランジスタをオン状態にし、前記ビット線と前記ソース線間に電圧を印加して前記抵抗変化素子に電流を流し、該電流の量及び該電流の極性を変えて、2値以上のデータを前記抵抗変化素子に記憶し、
前記データ線の電位から、前記抵抗変化素子の前記第1の電極と前記第2の電極間の書き込み電位差が一定になるように、前記ビット線に印加する電圧を制御する
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項1記載の抵抗変化型不揮発性半導体記憶装置において、
前記データ線及び前記ソース線は、前記メモリセルアレイの両端にまで配設され、前記ソース線が前記メモリセルアレイの一端でシンカー回路で一定電圧に引き落とされ、前記データ線と前記ソース線は前記メモリセルアレイの他端で、データを読み出す増幅回路に接続される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項3記載の抵抗変化型不揮発性半導体記憶装置において、
前記ビット線は、第1の書き込み回路に接続され、
前記データ線及び前記ソース線は、前記メモリセルアレイの両端にまで配設され、
前記ソース線が前記メモリセルアレイの一端で第2の書き込み回路に接続され、
前記データ線と前記ソース線は前記メモリセルアレイの他端で、前記抵抗変化素子に印加される電圧をモニターし、
前記抵抗変化素子に印加される電圧が一定になるように、前記第1、第2の書き込み回路から発生される前記ビット線及び前記ソース線間の電位差を制御する
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項1乃至5いずれか1項記載の抵抗変化型不揮発性半導体記憶装置において、
前記抵抗変化素子は、トンネル膜を異なる磁性材料で挟む構造で構成される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項1乃至5いずれか1項記載の抵抗変化型不揮発性半導体記憶装置において、
前記抵抗変化素子は、Ge、Sb、Te原子等を含むカルコゲナイド材料に、ヒーター素子を直列接続したもので構成される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 請求項1乃至5いずれか1項記載の抵抗変化型不揮発性半導体記憶装置において、
前記抵抗変化素子は、2元系金属酸化物、或いは3元系金属酸化物、或いは、カルコゲナイド材料に金属電子を混在させた材料、或いはぺロブスカイト系酸化物を金属電極で挟んだ構造で構成される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
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