JP6829831B2 - 抵抗変化型メモリ - Google Patents

Description

実施形態は、抵抗変化型メモリに関する。

ＳＲＡＭ及びＤＲＡＭのような揮発性メモリの代替メモリとして、ＭＲＡＭのような抵抗変化型メモリが注目されている。

抵抗変化型メモリの特性及び機能の向上のために、データの書き込み及びデータの読み出しなどの各種の動作の研究及び開発が、推進されている。

国際公開第２０１５／１４１０３３Ａ１号パンフレット

Y. Shiota et Al., "Evaluation of write error rate for voltage-driven dynamic magnetization switching in magnetic tunnel junctions with perpendicular magnetization", Applied Physics Express 9, 013001(2016), The Japan Society of Applied Physics

メモリの動作特性の向上を図る。

本実施形態の抵抗変化型メモリは、第１のビット線と第２のビット線との間に接続される可変抵抗素子と、前記第１のビット線に接続される端子を有する第１のトランジスタと、前記第１のビット線に接続される端子を有する第２のトランジスタと、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する第１の出力端子を含む第１の素子と、前記第１の出力端子に接続される第１の配線と、前記第１の配線に接続される第１の入力端子と前記第１の配線からの前記第１の信号に基づいて前記第２のトランジスタのオン及びオフを制御する第２の信号を出力する第２の出力端子とを含む第２の素子と、を含み、前記可変抵抗素子に対する書き込みを制御する書き込み制御回路と、第１の電圧が供給され、前記第１のトランジスタを介して前記第１のビット線に接続される第２の配線と、前記第１の電圧より高い第２の電圧が供給され、前記第２のトランジスタを介して前記第１のビット線に接続される第３の配線と、を備え、前記書き込み制御回路は、前記第１の電圧をオン状態の前記第１のトランジスタを介して前記第１のビット線に供給した後、前記第２のトランジスタをオン状態に設定し、前記第２の電圧を、オン状態の前記第２のトランジスタを介して、第１のパルス幅で前記第１のビット線に供給する。

実施形態の抵抗変化型メモリの構成例を説明するための図。 実施形態の抵抗変化型メモリのメモリセルの構造例を示す模式的断面図。 実施形態の抵抗変化型メモリの動作原理を説明するための図。 実施形態の抵抗変化型メモリの動作原理を説明するための図。 実施形態の抵抗変化型メモリの動作原理を説明するための図。 第１の実施形態の抵抗変化型メモリの構成例を示す等価回路図。 第１の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第１の実施形態の抵抗変化型メモリの構成例を示す等価回路図。 第２の実施形態の抵抗変化型メモリの構成例を示す等価回路図。 第２の実施形態の抵抗変化型メモリの構成例を示す等価回路図。 第２の実施形態の抵抗変化型メモリの構成例を示す等価回路図。 第３の実施形態の抵抗変化型メモリの動作原理を説明するための図。 第３の実施形態の抵抗変化型メモリを説明するための模式図。 第３の実施形態の抵抗変化型メモリの動作例を示すフローチャート。 第３の実施形態の抵抗変化型メモリの動作例を示す電圧波形図。 第３の実施形態の抵抗変化型メモリの変形例を示す電圧波形図。 第３の実施形態の抵抗変化型メモリの変形例を示す電圧波形図。 第４の実施形態の抵抗変化型メモリの成例を示す等価回路図。 第５の実施形態の抵抗変化型メモリの構成例を説明するための模式図。 第５の実施形態の抵抗変化型メモリの構成例を説明するための模式図。 第６の実施形態の抵抗変化型メモリを説明するための模式図。 第６の実施形態の抵抗変化型メモリを構成例を示す等価回路図。 第６の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第７の実施形態の抵抗変化型メモリの構成例を示す等価回路図である。 第７の実施形態の抵抗変化型メモリの構成例を示す模式図。

［実施形態］
以下、図１乃至図２５を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。

（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態の抵抗変化型メモリについて、説明する。

（ａ） 全体構成
図１及び２を用いて、実施形態の抵抗変化型メモリの構成例が、説明される。
図１は、第１の実施形態の抵抗変化型メモリの構成例を説明するためのブロック図である。

図１に示されるように、抵抗変化型メモリ１は、メモリコントローラ５に直接又は間接的に接続されている。抵抗変化型メモリ１及びメモリコントローラ５は、メモリシステム内に含まれている。

メモリコントローラ５は、抵抗変化型メモリ１の動作を制御できる。メモリコントローラ５は、ＣＰＵ、バッファメモリ、ワークメモリ、ＥＣＣ回路などを含む。

メモリコントローラ５は、ホストデバイス（図示せず）からの要求に基づいて、ＣＰＵを用いてコマンドを生成する。メモリコントローラ５は、生成したコマンドを、抵抗変化型メモリ１に送信する。

メモリコントローラ５は、ワークメモリ内の管理テーブルに基づいて、選択すべきメモリセルのアドレスを、抵抗変化型メモリ１に送信する。

メモリコントローラ５は、抵抗変化型メモリ１に対するデータの書き込み時において、ＥＣＣ回路によって、書き込むべきデータにパリティを付与する。メモリコントローラ５は、パリティを付与したデータを、バッファメモリを介して、抵抗変化型メモリ１に送信する。

メモリコントローラ５は、抵抗変化型メモリ１からのデータの読み出し時において、抵抗変化型メモリ１から読み出されたデータをバッファメモリを介して受信する。メモリコントローラ５は、読み出されたデータに対するＥＣＣ処理によって、データ内のエラーを検出し、検出されたエラーを訂正する。メモリコントローラ５は、ＥＣＣ処理後のデータを、ホストデバイスに送信する。

抵抗変化型メモリ１は、メモリセルアレイ１０、コマンド・アドレスラッチ回路１１、入出力回路１２、ロウデコーダ１３Ａ、ロウ制御回路１３Ｂ、カラムデコーダ１４Ａ、カラム制御回路１４Ｂ、読み出し回路１５、書き込み回路１６、電圧生成回路１７、及び、制御回路１８を、少なくとも含む。

メモリセルアレイ１０は、複数のメモリセルＭＣを含む。抵抗変化型メモリにおいて、メモリセルＭＣは、少なくとも１つの可変抵抗素子１００及び少なくとも１つのセルトランジスタ２００を含む。

可変抵抗素子１００は、メモリ素子として機能する。抵抗変化型メモリ１は、可変抵抗素子１００が取り得る複数の抵抗値（抵抗状態）と記憶すべきデータとが関連付けられることよって、１ビット以上のデータを記憶する。セルトランジスタ２００は、メモリセルＭＣの選択素子として機能する。

コマンド・アドレスラッチ回路１１は、メモリコントローラ５から送信されたコマンドＣＭＤ及びアドレスＡＤＲを、一時的に保持する。コマンド・アドレスラッチ回路１１は、コマンドＣＭＤを制御回路１８に送信する。コマンド・アドレスラッチ回路１１は、アドレスＡＤＲを、ロウデコーダ１３Ａ及びカラムデコーダ１４Ａに送信する。

入出力回路（Ｉ／Ｏ回路）１２は、メモリコントローラ５から送信されたデータ（書き込みデータ）ＤＩＮを一時的に保持する。入出力回路１２は、メモリセルアレイ１０から読み出されたデータＤＯＵＴを、一時的に保持する。尚、データＤＩＮ，ＤＯＵＴは、抵抗変化型メモリ１内のページバッファ（図示せず）内に、一時的に保持されてもよい。

ロウデコーダ１３Ａは、アドレスＡＤＲに含まれるロウアドレスを、デコードする。
ロウ制御回路１３Ｂは、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウ（例えば、ワード線）を選択する。

カラムデコーダ１４Ａは、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。
カラム制御回路１４Ｂは、カラムアドレスのデコード結果に基づいて、メモリセルアレイのカラム（例えば、ビット線）を選択する。

読み出し回路（読み出し制御回路）１５は、読み出し動作のための各種の制御を行う。読み出し回路１５は、読み出し動作時に、アドレスＡＤＲに基づいて選択されたメモリセルに、データの読み出しのための各種の電圧又は電流を供給する。これによって、メモリセル内に格納されているデータが、読み出される。読み出し回路１５は、読み出しドライバ及びセンスアンプ回路を、少なくともを含む。

書き込み回路（書き込み制御回路）１６は、書き込み動作のための各種の制御を行う。書き込み回路１６は、書き込み動作時にアドレスＡＤＲに基づいて選択されたメモリセルに、データの書き込みのための各種の電圧又は電流を、供給する。これによって、書き込まれるべきデータが、メモリセルＭＣ内に書き込まれる。

電圧生成回路１７は、抵抗変化型メモリ１の外部から供給された電圧を用いて、抵抗変化型メモリ１の動作に用いられる各種の電圧を生成する。電圧生成回路１７は、生成した電圧を、各回路１１〜１６に供給する。

制御回路１８は、メモリコントローラ５からの制御信号ＣＮＴを受信する。制御回路１８は、抵抗変化型メモリ１内の動作状況に応じて、制御信号ＣＮＴを、メモリコントローラ５に送信する。制御回路１８は、コマンド・アドレスラッチ回路１１を経由して、メモリコントローラ５からのコマンドＣＭＤを受信する。制御回路１８は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、抵抗変化型メモリ１内部の各回路１１〜１６の動作を制御する。

制御回路１８は、書き込み動作及び読み出し動作などに用いられる電圧及び電流に関する情報を、設定情報として保持している。例えば、制御回路１８は、書き込み動作に用いられる電圧の電圧値及びパルス幅の情報を保持する。

例えば、テスト回路１９が、抵抗変化型メモリ１のチップ内に、設けられている。テスト回路１９は、メモリ１内の素子及び回路の不良の検出に加え、配線の遅延量などを検出できる。テスト回路１９は、例えば、ＢＩＳＴ（Built-in self test）回路である。
抵抗変化型メモリ１のチップ内に、ＥＣＣ回路が設けられていてもよい。

尚、抵抗変化型メモリ１を含むメモリシステムの構成は、図１に示される例に限定されない。本実施形態の抵抗変化型メモリ１は、様々なメモリシステムに適用可能である。例えば、抵抗変化型メモリ１に対してメモリコントローラ５が、設けられない場合がある。この場合において、ホストデバイス（例えば、プロセッサ）と抵抗変化型メモリ１との間で、コマンド及びデータなどの送信及び受信が、直接実行される。

抵抗変化型メモリ１が、メモリコントローラ５又はホストデバイス内に設けられてもよい。抵抗変化型メモリ１が、メモリコントローラ５又はホストデバイス内のワークメモリ、バッファメモリ又はキャッシュメモリとして用いられる場合もある。例えば、メモリコントローラ５及びホストデバイスのように、抵抗変化型メモリの外部に設けられたデバイスは、外部デバイスとよばれる。

例えば、抵抗変化型メモリ１は、独立した１つのパッケージデバイスとして、提供されてもよい。但し、抵抗変化型メモリ１のチップとメモリコントローラ５のチップが、１つのパッケージ材内に封止され、抵抗変化型メモリ１とメモリコントローラ５とが、１つのパッケージデバイスとして提供される場合もある。

例えば、本実施形態の抵抗変化型メモリ１は、ＭＲＡＭである。ＭＲＡＭにおいて、磁気抵抗効果素子が、メモリ素子としての可変抵抗素子１００に用いられる。
磁気抵抗効果素子１００を含むメモリセルＭＣは、以下のような構造を有する。

＜メモリセルの構造例＞
図２は、本実施形態のＭＲＡＭのメモリセルの構造例を示す断面図である。

図２に示されるように、メモリセルＭＣは、半導体基板２９０上に設けられている。尚、図２において、図示の簡略化のために、半導体基板２９０上の層間絶縁膜及び半導体基板２９０内の素子分離絶縁膜の図示は、省略される。

セルトランジスタ２００は、任意のタイプのトランジスタである。例えば、セルトランジスタ２００には、プレーナー構造の電界効果トランジスタ、ＦｉｎＦＥＴのような３次元構造の電界効果トランジスタ、或いは、埋め込みゲート構造を有する電界効果トランジスタである。以下において、プレーナー構造を有するセルトランジスタが、例示される。

セルトランジスタ２００は、半導体基板２９０上のアクティブ領域（半導体領域）ＡＡ内に設けられている。
セルトランジスタ２００において、ゲート電極２１０は、ゲート絶縁膜２２０を介してアクティブ領域ＡＡ上方に設けられている。セルトランジスタ２００のソース／ドレイン領域２３０Ａ，２３０Ｂは、アクティブ領域ＡＡ内に設けられている。

ゲート電極２１０は、図中の奥行き方向（又は手前方向）に延在する。ゲート電極２１０は、ワード線ＷＬとして機能する。

コンタクトプラグＰ１Ａが、ソース／ドレイン領域２３０Ａ上に設けられている。ビット線ＢＬとしての配線（メタル膜）９０Ａは、コンタクトプラグＰ１Ａ上に設けられている。
コンタクトプラグＰ１Ｂが、ソース／ドレイン領域２３０Ｂ上に設けられている。

磁気抵抗効果素子１００は、コンタクトプラグＰ１Ｂ上のメタル膜９０Ｂ上に、設けられている。磁気抵抗効果素子１００は、半導体基板２９０の上方における層間絶縁膜（図示せず）内に設けられている。

磁気抵抗効果素子１００は、２つの磁性層１１０，１２０、非磁性層１３０、上部電極１８０及び下部電極１９０を、少なくとも含む。

非磁性層１３０は、２つの磁性層１１０，１２０の間に設けられている。一方の磁性層１１０は、下部電極１９０と非磁性層１３０との間に設けられている。他方の磁性層１２０は、非磁性層１３０と上部電極１８０との間に設けられている。下部電極１９０は、メタル膜９０Ｂ上に設けられている。上部電極１８０の上方に、ビット線ｂＢＬとしての配線（メタル膜）９５が、設けられている。ビアプラグＰ２が、上部電極１８０と配線９５との間に設けられている。

本実施形態において、磁気抵抗効果素子１００は、磁気トンネル接合を有する。磁気トンネル接合は、２つの磁性層１１０，１２０と非磁性層１３０とから形成される。以下では、磁気トンネル接続を有する磁気抵抗効果素子１００は、ＭＴＪ素子とよばれる。

ＭＴＪ素子１００において、非磁性層１３０は、トンネルバリア層１３０とよばれる。トンネルバリア層１３０は、例えば、酸化マグネシウム（ＭｇＯ）を含む膜である。

２つの磁性層１１０，１２０は、ある方向を向く磁化を有する。一方の磁性層１１０は、磁化の向きが可変な磁性層である。他方の磁性層１２０は、磁化の向きが不変な磁性層である。以下において、磁化の向きが可変な磁性層１１０は、記憶層１１０とよばれ、磁化の向きが不変な磁性層１２０は、参照層１２０とよばれる。記憶層１１０は、自由層又は磁化自由層とよばれる場合もある。参照層１２０は、ピン層、ピンド層、磁化固定層、又は、磁化不変層とよばれる場合もある。

尚、参照層１２０の磁化の向きが「不変である」或いは「固定状態である」とは、記憶層１１０の磁化の向きを反転させるための電流又は電圧がＭＴＪ素子１００に供給された場合に、参照層１２０の磁化の方向が変化しないことを意味する。参照層１２０の磁化の向きが不変であるように、記憶層１１０の磁化反転しきい値及び参照層１２０の磁化反転しきい値が、それぞれ制御される。参照層１２０の磁化反転しきい値は、記憶層１１０の磁化反転しきい値より高い。

記憶層１１０は、垂直磁気異方性を有する磁性層である。
トンネルバリア層１３０と記憶層１１０との間の界面磁気異方性によって、垂直磁気異方性が記憶層１１０内に発現する。これによって、記憶層１１０は、トンネルバリア層１３０と記憶層１１０との界面に対してほぼ垂直な磁化を有する。記憶層１１０の磁化方向（磁化容易軸方向）は、２つの磁性層１１０，１２０の積層方向に対してほぼ平行な方向である。

記憶層１１０は、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）などのうち少なくとも２つを含む磁性層である。

参照層１２０は、界面磁気異方性による垂直磁気異方性を有する。参照層１２０の磁化方向は、２つの磁性層１１０，１２０の積層方向に対してほぼ平行な方向である。参照層１２０の磁化方向は、磁性層１２０の層面に対してほぼ垂直な方向である。

例えば、参照層１２０は、コバルト（Ｃｏ）と白金（Ｐｔ）とを少なくとも含む人工格子を含む。例えば、参照層１２０の膜厚は、記憶層１１０の膜厚より厚い。これによって、参照層１２０の磁化反転しきい値は、記憶層１１０の磁化反転しきい値より高くなる。

尚、参照層１２０の人工格子とトンネルバリア層１３０との間に、Ｃｏ、Ｆｅ及びＢなどのうち少なくとも２つを含む磁性層（以下では、界面層とよばれる）が設けられてもよい。

シフトキャンセル層１２５は、参照層１２０と上部電極１８０との間に設けられている。シフトキャンセル層１２５は、参照層１２０の漏れ磁場を低減するための磁性層である。シフトキャンセル層１２５の磁化の向きは、参照層１２０の磁化の向きと反対である。これによって、参照層１２０の漏れ磁場に起因する記憶層１１０の磁化への悪影響（例えば、磁界シフト）が、抑制される。

参照層１２０の磁化の向きとシフトキャンセル層１２５の磁化の向きは、ＳＡＦ（synthetic Antiferromagnetic）構造によって、互いに反対の向きに設定される。

ＳＡＦ構造において、中間層１２９が、参照層１２０及びシフトキャンセル層１２５と間に設けられている。中間層１２９によって、参照層１２０及びシフトキャンセル層１２５が、反強磁性的に結合する。

中間層１２９は、例えば、ルテニウム（Ｒｕ）のような非磁性金属膜である。
例えば、中間層１２９に、Ｒｕが用いられた場合、中間層１２９の膜厚を調節することによって、参照層１２０及びシフトキャンセル層１２５における反強磁性の結合力を、強くできる。これによって、参照層１２０及びシフトキャンセル層１２５の磁化方向は、自動的に反平行な状態で安定化する。

尚、参照層１２０及びシフトキャンセル層１２５の磁化方向は、互いに反平行であればよく、図２に示す方向に限られない。磁性層１２０，１２５及び中間層１２９を含む積層体（ＳＡＦ構造）が、参照層とよばれる場合もある。

ＭＴＪ素子１００の抵抗状態（抵抗値）は、記憶層１１０の磁化の向きと参照層１２０の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと同じである場合（ＭＴＪ素子１００の磁化配列が、平行配列状態である場合）、ＭＴＪ素子１００は、第１の抵抗値Ｒ１を有する。記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと異なる場合（ＭＴＪ素子１００の磁化配列が、反平行配列状態である場合）、ＭＴＪ素子１００は、第１の抵抗値Ｒ１より高い第２の抵抗値Ｒ２を有する。

本実施形態において、ＭＴＪ素子１００における平行配列状態は、Ｐ状態とも表記され、ＭＴＪ素子１００における反平行配列状態は、ＡＰ状態とも表記される。

例えば、メモリセルＭＣが、１ビットのデータ（“０”データ又は“１”データ）を記憶する場合、第１の抵抗値Ｒ１を有する状態（第１の抵抗状態）のＭＴＪ素子１００に対して、第１のデータ（例えば、“０”データ）が関連付けられる。第２の抵抗値Ｒ２を有する状態（第２の抵抗状態）を有するＭＴＪ素子１００に対して、第２のデータ（例えば、“１”データ）が関連付けられる。

このように、本実施形態において、垂直磁化膜を用いたＭＴＪ素子（垂直磁化型ＭＴＪ素子）１００が、メモリ素子に用いられる。
尚、ＭＴＪ素子１００は、記憶層及び参照層の磁化が磁性層の積層方向に対して垂直な方向を向くＭＴＪ素子（平行磁化型ＭＴＪ素子）でもよい。平行磁化型ＭＴＪ素子において、記憶層及び参照層の磁化容易軸方向は、磁性層の層面に対して平行な方向である。

ＭＴＪ素子１００の構造は、図２に示される例に限定されない。ＭＴＪ素子１００における磁性層１１０，１２０の積層順序は、メモリセルＭＣの回路構成及びＭＲＡＭの動作に応じて、適宜変更できる。例えば、ＭＴＪ素子１００において、参照層１２０が上部電極側に設けられ、記憶層１１０が下部電極側に設けられてもよい。

＜メモリセルの動作原理＞
図３及び図４を用いて、本実施形態のＭＲＡＭのメモリセルの動作原理について説明する。

図３は、本実施形態のＭＲＡＭにおけるメモリセルの動作原理を説明するための模式図である。

ＭＲＡＭにおける読み出し動作は、メモリセルＭＣに読み出し電流ＩＲを流すことによって、実行される。

ＭＲＡＭの読み出し動作において、電圧又は電流が、メモリセルＭＣに、供給される。これによって、読み出し電流ＩＲが、ＭＴＪ素子１００内に流れる。

読み出し電流ＩＲの流れる方向は、読み出し時にＭＴＪ素子１００の抵抗状態が誤って反転してしまうことを防ぐために、書き込み電流ＩＷの流れる方向と逆に設定されることが望ましい。

例えば、後述する電圧効果を用いた書き込み動作において、ＭＴＪ素子１００に対する書き込み電圧ＶＷが正の電圧値を有する電圧書き込み型ＭＲＡＭにおいて、書き込み動作時に、ビット線ＢＬに印加される電圧（電圧値）よりも高い書き込み電圧ＶＷがビット線ｂＢＬに印加される。この場合において、書き込み電圧ＶＷに起因する書き込み電流ＩＷの流れる方向は、参照層１２０から記憶層１１０へ向う方向であるため、読み出し電流ＩＲの流れる方向は、記憶層１１０から参照層１２０へ向う方向に設定されることが望ましい。

また、ＭＴＪ素子１００に対する書き込み電圧ＶＷが負の電圧値を有する電圧書き込み型ＭＲＡＭでは、書き込み動作時に、ビット線ＢＬに印加される電圧よりも低い書き込み電圧ＶＷがビット線ｂＢＬに印加される。この場合において、書き込み電圧ＶＷに起因する書き込み電流ＩＷの流れる方向は、記憶層１１０から参照層１２０へ向う方向であるため、読み出し電流ＩＲの流れる方向は、参照層１２０から記憶層１１０へ向う方向に設定されることが望ましい。

読み出し電流ＩＲが流れるＭＴＪ素子１００の抵抗状態に応じて、読み出し電流ＩＲの供給に起因したビット線の充電電位、電圧の印加に起因したメモリセルＭＣのあるノードの電位、又は、メモリセルＭＣから出力される読み出し電流ＩＲの大きさが、変動する。これらの電位（電圧値）又は電流値が、ある参照値と比較される。これによって、メモリセルＭＣ内に格納されたデータが、“０”データであるか“１”データであるか、判別される。

本実施形態において、メモリセルＭＣの書き込み動作は、ＭＴＪ素子の電圧効果を利用して実行される。

電圧効果を用いた書き込み動作において、ＭＴＪ素子１００に対する書き込み電圧ＶＷの印加によって、ＭＴＪ素子の磁化配列が、反平行配列状態又は平行配列状態に設定される。以下では、電圧効果を用いてＭＴＪ素子１００にデータを書き込む方式（書き込み動作）は、電圧書き込みとよばれる。本実施形態において、データの書き込みに電圧効果が利用されるＭＲＡＭは、電圧書き込み型ＭＲＡＭ（又は電圧トルク型ＭＲＡＭ）とよばれる。

電圧書き込み型ＭＲＡＭは、ユニポーラ動作でデータの書き込みを実行できる。
図３の例において、ある電圧値の書き込み電圧ＶＷが、ビット線ｂＢＬに印加される。ある電圧が、ビット線ＢＬに印加される。例えば、書き込み電圧ＶＷが正の電圧である電圧書き込み型ＭＲＡＭにおいて、ビット線ＢＬに印加される電圧の電圧値は、ビット線ｂＢＬに印加される電圧の電圧値より小さい。また、書き込み電圧ＶＷが負の電圧である電圧書き込み型ＭＲＡＭにおいて、ビット線ＢＬに印加される電圧の電圧値は、ビット線ｂＢＬに印加される電圧の電圧値より大きい。書き込み電圧ＶＷが、正の電圧であるか負の電圧であるかは、ＭＴＪ素子１００の構成によって異なる。

この時、２つのビット線ＢＬ，ｂＢＬの電位差によって、電流ＩＷが、ＭＴＪ素子１００内に流れる。例えば、電流ＩＷが流れる方向は、読み出し電流ＩＲが流れる方向と反対の方向に設定されている。図３の例では、電流ＩＷは、参照層１２０から記憶層１１０に向かって、流れる。

電圧書き込み型ＭＲＡＭにおいて、書き込まれるデータは、ＭＴＪ素子１００に印加される電圧の極性に依存しない。

電圧書き込み型ＭＲＡＭは、ビット線ｂＢＬに対する書き込み電圧ＶＷの供給によって、記憶層１１０の磁化の向きを参照層１２０の磁化の向きと同じにできる、又は、記憶層の磁化の向きを参照層１２０の磁化の向きと反対にできる。
このように、電圧書き込み型ＭＲＡＭは、１つの方向（バイアス方向）からの電圧の供給によって、ＭＴＪ素子の磁化配列を、変えることができる。

尚、電圧値に関する参照層１２０の反転しきい値が、電圧値に関する記憶層１１０の反転しきい値より高くなるように、磁性層１１０，１２０の磁気特性が設計される。そのため、書き込み電圧ＶＷがＭＴＪ素子１００に印加されたとしても、参照層１２０の磁化は、反転しない。

電圧書き込み型ＭＲＡＭは、書き込み動作時の消費電力の削減、読み出しディスターブの低減などを図ることができ、メモリの動作特性を向上できる。

尚、本実施形態において、メモリセルＭＣの書き込み動作は、おもにＭＴＪ素子の電圧効果を利用して実行される。但し、本実施形態のＭＲＡＭにおいて、スピン注入（ＳＴＴ：Spin Transfer Torque）による書き込み原理やスピン軌道相互作用（ＳＯＴ:Spin Orbit Torque）を用いた書き込み原理などが、書き込み動作に、補助的に利用されてもよい。例えば、スピン注入による書き込み原理が、本実施形態のＭＲＡＭに補助的に利用される場合、本実施形態のＭＲＡＭは、書き込み電圧ＶＷに起因する書き込み電流ＩＷの電流値がＳＴＴによる磁化反転しきい値よりも大きい電流を、ＭＴＪ素子内に流すことによって、ＳＴＴによる磁化反転を誘起させることができる。

図４及び図５は、電圧効果によるＭＴＪ素子の磁化反転を説明するための模式図である。
図４の（ａ）及び（ｂ）は、電圧効果を利用したＭＴＪ素子の磁化反転に用いられる電圧とＭＴＪ素子の磁気異方性エネルギーとの関係を示す図である。

図４の（ａ）において、グラフの横軸は、時間に対応し、グラフの縦軸は、ＭＴＪ素子に印加される電圧（電圧値）に対応している。図４の（ｂ）において、グラフの横軸は、時間に対応し、グラフの縦軸は、ＭＴＪ素子の磁気異方性エネルギーに対応している。

図４の（ａ）に示されるように、電圧効果によって、ＭＴＪ素子の記憶層の磁化が反転される場合、書き込み電圧ＶＷが、ＭＴＪ素子１００に印加される。

書き込み電圧ＶＷは、電圧値Ｖ１を有する。書き込み電圧ＶＷの電圧値は、第１の期間において、電圧値Ｖ１に設定されている。例えば、電圧値Ｖ１は、書き込み電圧ＶＷの上限値である。但し、ＭＴＪ素子に対する書き込み電圧の印加時において、書き込み電圧ＶＷの上端の一部分が、オーバーシュートし、電圧値Ｖ１より高くなる場合がある。この場合においても、第１の期間における書き込み電圧ＶＷの上端の大部分は、電圧値Ｖ１に設定される。

例えば、電圧値Ｖ１は、ＭＴＪ素子１００の参照層１２０側に印加される。グランド電圧（０Ｖ）が、ＭＴＪ素子１００の記憶層１１０側に印加される。これによって、書き込み電圧ＶＷの印加によるＭＴＪ素子１００の電位差が、電圧値Ｖ１に設定される。

図４の（ｂ）に示されるように、ＭＴＪ素子１００に電圧が印加されていない場合（ＭＴＪ素子に０Ｖの電圧が印加されている場合）、ＭＴＪ素子１００に、ある大きさ（強度）Ｈ１の磁気異方性エネルギーで、抵抗状態を保持している。

ＭＴＪ素子１００に電圧ＶＷが印加されることによって、ＭＴＪ素子１００における磁気異方性エネルギーは、電圧の大きさに応じて、低減される。例えば、磁気異方性エネルギーは、磁性層の層面（磁性層とトンネルバリア層との界面）に対して垂直方向に作用する。

ＭＴＪ素子１００に印加される電圧の大きさを、ある電圧値Ｖ１に設定することによって、ＭＴＪ素子１００の磁気異方性エネルギーの大きさを、実質的にゼロにできる。

このように、ＭＴＪ素子１００の磁気異方性エネルギーを小さくすることによって、ＭＴＪ素子１００の記憶層１１０の磁化の歳差運動を、励起できる。

図５の（ａ）は、電圧効果による磁性層の磁化の運動を模式的に示す図である。図４の（ａ）において、磁性層は、球体状にモデル化されている。
図５の（ａ）に示されるように、磁性層（記憶層）は、書き込み電圧ＶＷの印加前において、ある向きに設定された磁化（以下では、初期状態の磁化とよぶ）Ｚｉを有する。

ある電圧値Ｖ１の書き込み電圧ＶＷが、ＭＴＪ素子１００に印加された場合、磁気異方性エネルギーの低減によって、記憶層１１０の磁化の運動が励起される。初期状態の磁化Ｚｉは、歳差運動を開始する。

書き込み電圧ＶＷが印加されたＭＴＪ素子１００において、歳差運動状態の磁化Ｚｘは、磁界Ｈｅｘｔの方向を中心軸として、磁性層１１０内を回転する。
磁化Ｚｘの歳差運動によって、記憶層１１０の磁化の向きが、変わる。
電圧ＶＷの供給の停止によって、記憶層１１０の磁化Ｚｘの歳差運動は止まる。

電圧書き込みにおいて、記憶層１１０の磁化の向きが、初期状態の磁化Ｚｉの向きから反対の向きに変わったタイミング（磁化が１８０°回転したタイミング）で、書き込み電圧ＶＷの供給を停止する。
この結果として、記憶層１１０の磁化の向きは、反転する。

電圧書き込み型ＭＲＡＭにおいて、記憶層１１０の磁化の歳差運動が、記憶層１１０の磁化の向きが初期状態の向きから反対の向きに変わったタイミングで停止するように、書き込み電圧ＶＷのパルス幅が設定される。

図５の（ｂ）は、書き込み電圧のパルス幅とＭＴＪ素子のスイッチング確率との関係を示すグラフである。図４の（ｂ）において、グラフの横軸は、書き込み電圧のパルス幅（ある電圧値の印加時間）に対応し、グラフの縦軸は、ＭＴＪ素子のスイッチング確率に対応する。スイッチング確率は、０から１の範囲の値で示される。パルス幅の単位は、ナノ秒（ｎｓｅｃ）である。尚、スイッチング確率は、ある試行回数に対する記憶層の磁化反転の成否を示す確率である。スイッチング確率が１である場合に、記憶層の磁化反転の成功回数が最も高いことを示す。

図５の（ｂ）に示されるように、書き込み電圧ＶＷのパルス幅の増加に伴って、スイッチング確率は、周期的に増加及び減少する。図５の（ｂ）に示される傾向として、書き込み電圧ＶＷのパルス幅（印加時間）が増加するにしたがって、スイッチング確率は、低下する。

図５の（ｂ）に示される例において、書き込み電圧ＶＷのパルス幅が０．５ナノ秒から１．０ナノ秒程度の範囲に設定された場合において、最も高いスイッチング確率が、示されている。但し、スイッチング確率が最も高い書き込み電圧のパルス幅は、書き込み電圧ＶＷの大きさ及びＭＴＪ素子の特性などに応じて、変わる。そのため、スイッチング確率が最も高い書き込み電圧のパルス幅は、０．５ナノ秒から１．０ナノ秒に限定されない。

このように、電圧書き込み型ＭＲＡＭのデータの書き込みの信頼性は、書き込み電圧ＶＷのパルス幅の制御に依存する。
それゆえ、電圧書き込み型ＭＲＡＭは、書き込み電圧のパルス幅（ある電圧値の印加時間）がある範囲内に収まるように、書き込み電圧のパルス幅を精緻に制御することが、望ましい。書き込み回路１６が、書き込み電圧のパルス幅を、制御する。

以下において、本実施形態のＭＲＡＭにおける、書き込み電圧ＶＷの供給の制御が可能な書き込み回路の構成について、より具体的に説明する。

（ｂ） 回路構成
図６は、本実施形態のＭＲＡＭのメモリセルアレイ及び書き込み回路の構成例を示す等価回路図である。

図６に示されるように、複数（ｍ本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｍ−１＞）が、メモリセルアレイ１０内に、設けられている。複数（ｎ本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｎ−１＞）及び、複数（ｎ本）のビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｎ−１＞）が、メモリセルアレイ１０内に、設けられている。１本のビット線ＢＬと１本のビット線ｂＢＬとが、１組のビット線対を形成する。

複数のメモリセルＭＣは、メモリセルアレイ１０内に、マトリクス状に配置されている。

ｘ方向（ロウ方向）に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。ワード線ＷＬは、ロウ制御回路１３Ｂに接続されている。ロウ制御回路１３Ｂは、ロウアドレスのデコード結果に基づいて、ワード線ＷＬの電位を制御する。これによって、ロウアドレスに示されるワード線ＷＬ（ロウ）が、選択され、活性化される。

ｙ方向（カラム方向）に配列された複数のメモリセルＭＣは、１つのビット線対に属する２本のビット線ＢＬ，ｂＢＬに、共通に接続されている。

ＭＴＪ素子１００の一端は、ビット線ｂＢＬに接続されている。ＭＴＪ素子１００の他端は、セルトランジスタ２００の一端（ソース／ドレインの一方）に接続されている。セルトランジスタ２００の他端（ソース／ドレインの他方）は、ビット線ＢＬに接続されている。メモリセルＭＣは、ＭＴＪ素子１００の抵抗状態（抵抗値）とデータとの関連付けによって、１ビット以上のデータを記憶する。

図６において、例えば、メモリセルアレイ１０は、階層ビット線方式の構造を有する。この場合、グローバルビット線ＧＢＬ，ｂＧＢＬが、メモリセルアレイ１０内に設けられている。

グローバルビット線ＧＢＬは、スイッチ素子Ｍ１（Ｍ１＜０＞，Ｍ１＜１＞，・・・，Ｍ１＜ｍ−１＞）を介して、ビット線ＢＬに接続されている。グローバルビット線ｂＧＢＬは、スイッチ素子Ｍ２（Ｍ２＜０＞，Ｍ２＜１＞，・・・，Ｍ２＜ｍ−１＞）を介して、ビット線ｂＢＬに接続されている。以下では、説明の区別化のために、ビット線ＢＬ，ｂＢＬは、ローカルビット線ＢＬ，ｂＢＬとよばれる場合もある。

スイッチ素子Ｍ１，Ｍ２は、例えば、Ｎ型電界効果トランジスタである。スイッチ素子Ｍ１，Ｍ２は、カラム制御回路１４Ｂの構成素子として扱われてもよい。

各トランジスタＭ１のゲートに、対応する制御信号ＣＳＡ（ＣＳＡ＜０＞，ＣＳＡ＜１＞，・・・，ＣＳＡ＜ｎ−１＞）が、カラム選択信号として供給される。各トランジスタＭ２のゲートに、対応する制御信号ＣＳＢ（ＣＳＢ＜０＞，ＣＳＢ＜１＞，・・・，ＣＳＢ＜ｎ−１＞）が、カラム選択信号として供給される。例えば、カラム制御回路１４Ｂは、カラムアドレスのデコード結果に基づいて、制御信号ＣＳＡ，ＣＳＢの信号レベルを制御する。

ＭＲＡＭに要求された動作及びカラムアドレスに応じて、トランジスタＭ１，Ｍ２がオン状態に設定された場合に、ビット線ＢＬ，ｂＢＬが、グローバルビット線ＧＢＬ，ｂＧＢＬに電気的に接続されている。

以下において、外部からのアドレスに基づいて動作対象のメモリセルとして選択されたメモリセルは、選択セルとよばれる。

尚、図６において、１組のグローバルビット線ＧＢＬ，ｂＧＢＬが図示されているが、メモリセルアレイ１０の構成に応じて、複数の組のグローバルビット線ＧＢＬ，ｂＧＢＬが、メモリセルアレイ１０内に設けられてもよい。この場合において、各組のグローバルビット線ＧＢＬ，ｂＧＢＬが、１つの制御単位として用いられる。これによって、１組のグローバルビット線ＧＢＬ，ｂＧＢＬが単独で駆動されたり、又は、複数の組のグローバルビット線ＧＢＬ，ｂＧＢＬが並列で駆動されたりする。

例えば、グローバルビット線ＧＢＬに、読み出し回路１５の読み出しドライバ１５０が、接続されている。グローバルビット線ｂＧＢＬに、読み出し回路１５のセンスアンプ回路１５１が、接続されている。

読み出しドライバ１５０は、読み出し動作時において、データの読み出しのための電圧又は電流を、ビット線ＢＬ，ＧＢＬを介して、選択セルに供給する。

センスアンプ回路１５１は、選択セルからビット線ｂＢＬ，ｂＧＢＬに出力された電流又は電圧を、センスする。センスアンプ回路１５１は、センスされた電流／電圧の大きさを参照値と比較することによって、選択セル内のデータを判定する。センスアンプ回路１５１の判定結果が、選択セル内のデータとして、ＭＲＡＭの外部（例えば、メモリコントローラ）に送信される。

尚、読み出しドライバ１５０及びセンスアンプ回路１５１は、ローカルビット線ＢＬ，ｂＢＬに接続されてもよい。

読み出しドライバ１５０及びセンスアンプ回路１５１の動作（活性化）は、制御信号ＳＥ，ＲＥ及びそれらの反転信号などによって、それぞれ制御される。

本実施形態のＭＲＡＭにおいて、書き込み回路１６は、ローカルビット線ｂＢＬに接続されている。

書き込み回路１６は、書き込みドライバ１６０と、イコライザ回路（書き込み電圧制御回路）１６５とを、少なくとも含む。

書き込みドライバ１６０は、電圧線９００Ａ，９００Ｂ，９００Ｂからイコライザ回路１６５への電圧の供給を制御する。書き込みドライバ１６０の動作（活性化）は、制御信号ＷＥ及びその反転信号などによって、制御される。

書き込みドライバ１６０は、電圧線９００（９００Ａ，９００Ｂ，９００Ｃ）を駆動する。電圧生成回路１７によって生成された電圧が、電圧線９００Ａ，９００Ｂ，９００Ｃに、供給されている。例えば、電圧線９００Ａ，９００Ｃに、０Ｖの電圧（グランド電圧ＶＳＳ）が印加されている。電圧線９００Ｂに、電圧（電圧値）Ｖ１が印加されている。本例において、電圧Ｖ１は、書き込み電圧ＶＷの上限の設定電圧値に対応する。

例えば、電圧線９００Ａ，９００Ｂ，９００Ｃは、メモリセルアレイ１０に隣り合う領域（以下では、電圧線領域ともよばれる）９０内に設けられている。
電圧線９００Ａ，９００Ｂ，９００Ｂは、グローバル配線である。電圧線９００Ａ，９００Ｂ，９００Ｃは、データの書き込みのための配線として、用いられる。

各電圧線９００Ａ，９００Ｂ，９００Ｃの電位（電圧値）は、予め充電されていてもよい。この場合において、各電圧線９００Ａ，９００Ｂ，９００Ｃの電位は、書き込み動作の実行前に、書き込み電圧ＶＷを生成するための電位に設定される。

図６において、電圧線領域９０は、ビット線の延在方向の一端側に設けられた例が示されている。但し、電圧線領域９０は、メモリセルアレイ１０を挟むように、ビット線ＢＬ，ｂＢＬの延在方向の一端側及び他端側に設けられてもよい。電圧線領域９０は、メモリセルアレイ１０内に設けられてもよい。
尚、ビット線ＢＬに電圧を供給するための書き込み回路が、グローバルビット線ＧＢＬに、接続されてもよい。

イコライザ回路１６５は、例えば、ワード線ＷＬの延在方向に交差する方向（例えば、ビット線の延在方向）におけるメモリセルアレイ１０の一端側に設けられている。

イコライザ回路１６５は、ローカルビット線ｂＢＬに接続されている。
イコライザ回路１６５は、各ビット線ｂＢＬ及び各電圧線９００Ａ，９００Ｂ，９００Ｃに対応する複数の制御素子ＴＲＡ，ＴＲＢ，ＴＲＣを含む。制御素子ＴＲＡ，ＴＲＢ，ＴＲＣは、Ｎ型電界効果トランジスタである。トランジスタＴＲＡ，ＴＲＢ，ＴＲＣは、マトリクス状に配列されている。

イコライザ回路１６５は、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣの活性化／非活性化の順序を制御することによって、所定のパルス形状の書き込み電圧ＶＷを、電圧線９００からメモリセルＭＣに供給する。
トランジスタＴＲＡ，ＴＲＢ，ＴＲＣの動作順序に応じて、電圧線９００Ａ，９００Ｂ，９００Ｃとビット線ｂＢＬとの接続順序が、制御される。

イコライザ回路１６５は、容量結合によって、ビット線ｂＢＬｋと電圧線９００とを電気的に接続する。本実施形態において、イコライザ回路１６５は、容量結合回路ともよばれる。

トランジスタＴＲＡは、電圧線９００Ａとローカルビット線ｂＢＬとの間の接続を制御する。例えば、トランジスタＴＲＡの個数は、ローカルビット線ｂＢＬの個数と同じである。各トランジスタＴＲＡ（ＴＲＡ＜０＞，ＴＲＡ＜１＞，・・・，ＴＲＡ＜ｎ−２＞，ＴＲＡ＜ｎ−１＞）は、各ローカルビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｎ−２＞，ｂＢＬ＜ｎ−１＞）に１対１で対応する。

トランジスタＴＲＡの一端は、電圧線９００Ａに接続されている。トランジスタＴＲＡの他端は、対応するビット線ｂＢＬに接続されている。
各トランジスタＴＲＡのゲートに、制御信号ＷＤＡ（ＷＤＡ＜０＞，ＷＤＡ＜１＞，・・・，ＷＤＡ＜ｎ−２＞，ＷＤＡ＜ｎ−１＞）が、供給される。制御信号ＷＤＡに基づいて、各トランジスタＴＲＡのオン／オフが、互いに独立に制御される。制御信号ＷＤＡによって、複数のトランジスタＴＲＡのうち選択アドレスＡＤＲに対応する１つのトランジスタＴＲＡが選択される。例えば、制御信号ＷＤＡは、アドレスＡＤＲに基づいて、カラムデコーダ１４Ａ又はカラム制御回路１４Ｂから供給される。

トランジスタＴＲＢは、電圧線９００Ｂとローカルビット線ｂＢＬとの間の接続を制御する。例えば、トランジスタＴＲＢの個数は、ローカルビット線ｂＢＬの個数と同じである。各トランジスタＴＲＢ（ＴＲＢ＜０＞，ＴＲＢ＜１＞，・・・，ＴＲＢ＜ｎ−２＞，ＴＲＢ＜ｎ−１＞）は、各ローカルビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｎ−２＞，ｂＢＬ＜ｎ−１＞）に１対１で対応する。

トランジスタＴＲＢの一端は、電圧線９００Ｂに接続されている。トランジスタＴＲＢの他端は、対応するビット線ｂＢＬに接続されている。
各トランジスタＴＲＢのゲートに、制御信号ＷＤＢ（ＷＤＢ＜０＞，ＷＤＢ＜１＞，・・・，ＷＤＢ＜ｎ−２＞，ＷＤＢ＜ｎ−１＞）が、供給される。制御信号ＷＤＢに基づいて、各トランジスタＴＲＢのオン／オフが、互いに独立に制御される。制御信号ＷＤＢによって、複数のトランジスタＴＲＢのうち選択アドレスＡＤＲに対応する１つのトランジスタＴＲＢが選択される。例えば、制御信号ＷＤＢは、アドレスＡＤＲに基づいて、カラムデコーダ１４Ａ又はカラム制御回路１４Ｂから供給される。

トランジスタＴＲＣは、電圧線９００Ｃとローカルビット線ｂＢＬとの間の接続を制御する。例えば、トランジスタＴＲＣの個数は、ローカルビット線ｂＢＬの個数と同じである。各トランジスタＴＲＣ（ＴＲＣ＜０＞，ＴＲＣ＜１＞，・・・，ＴＲＣ＜ｎ−２＞，ＴＲＣ＜ｎ−１＞）は、各ローカルビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｎ−２＞，ｂＢＬ＜ｎ−１＞）に１対１で対応する。

トランジスタＴＲＣの一端は、電圧線９００Ｃに接続されている。トランジスタＴＲＣの他端は、対応するビット線ｂＢＬに接続されている。

例えば、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣは、ワード線ＷＬの延在方向と平行な方向に延在する配線を介して、電圧線９００Ａ，９００Ｂ，９００Ｃにそれぞれ接続されている。例えば、電圧線９００は、ビット線ＢＬ，ｂＢＬの延在方向と平行な方向に延在する。

各トランジスタＴＲＣのゲートに、制御信号ＷＤＣ（ＷＤＣ＜０＞，ＷＤＣ＜１＞，・・・，ＷＤＣ＜ｎ−２＞，ＷＤＣ＜ｎ−１＞）が、供給される。制御信号ＷＤＣに基づいて、各トランジスタＴＲＢのオン／オフが、互いに独立に制御される。制御信号ＷＤＣによって、複数のトランジスタＴＲＣのうち選択アドレスＡＤＲに対応する１つのトランジスタＴＲＣが選択される。例えば、制御信号ＷＤＣは、アドレスＡＤＲに基づいて、カラムデコーダ１４Ａ又はカラム制御回路１４Ｂから供給される。

尚、制御信号ＷＤＡ，ＷＤＢ，ＷＤＣは、アドレスＡＤＲに基づいて、制御回路１８から供給されてもよい。

ローカルビット線ｂＢＬと電圧線９００Ａ，９００Ｂ，９００Ｃとは、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣによって、容量結合される。本実施形態において、ローカルビット線ｂＢＬと電圧線９００Ａ，９００Ｂ，９００Ｃとの間の容量結合による接続は、トランジスタの活性化／非活性化の制御によって、順次切り替わる。

本実施形態のＭＲＡＭ１は、ローカルビット線ｂＢＬと電圧線９００Ａ，９００Ｂ，９００Ｃとの間に容量の差が、発生するため、ローカルビット線ｂＢＬと電圧線９００Ａ，９００Ｂ，９００Ｃとの容量結合時の電圧降下を、低減できる。

これに伴って、本実施形態のＭＲＡＭ１は、ドライバ回路１６０のサイジングを、緩和できる。

本実施形態のＭＲＡＭ１の書き込み回路１６において、１つのビット線ｂＢＬに対して、３つのトランジスタＴＲＡ，ＴＲＢ，ＴＲＣが、接続されている。トランジスタＴＲＡ，ＴＲＢ，ＴＲＣのオン／オフのタイミングが制御されることによって、所定のパルス形状の書き込み電圧ＶＷが、ビット線ｂＢＬに、供給される。

例えば、本実施形態のＭＲＡＭの書き込み回路１６は、選択ビット線ｂＢＬに接続されたトランジスタＴＲＡ，ＴＲＢ，ＴＲＣのオン及びオフが、書き込み電圧のパルス形状に対応したタイミングで制御されることによって、所望のパルス幅を有する書き込み電圧ＶＷを、メモリセルＭＣに供給できる。

（ｂ） 動作例
図７を参照して、本実施形態のＭＲＡＭの動作例について説明する。
ここでは、図１乃至図６も、適宜参照して、本実施形態のＭＲＡＭの動作が、説明される。

図７は、本実施形態のＭＲＡＭの書き込み動作を説明するためのタイミングチャートである。図７において、“ＷＬｋ”は、複数のワード線ＷＬのうち選択ワード線を示し、“ＢＬｋ”及び“ｂＢＬｋ”は、複数のビット線ＢＬ，ｂＢＬのうち選択ビット線を示している。“ＷＤＡｋ”、“ＷＤＢｋ”及び“ＷＤＣｋ”は、複数の制御信号ＷＤＡ，ＷＤＢ，ＷＤＣのうち選択アドレスに対応した制御信号を示している。

尚、以下の説明において、“Ｈ(High)”レベルは、Ｎ型トランジスタのオン電圧に対応し、“Ｌ(low)”レベルは、Ｎ型トランジスタのオフ電圧に対応する。

本実施形態において、ＭＲＡＭ１は、例えば、メモリコントローラ（又はホストデバイス）５からのコマンドＣＭＤ及びアドレスＡＤＲの受信によって、書き込み動作を開始する。
図７に示されるように、コマンドＣＭＤ及びアドレスＡＤＲの受信の後、時刻ｔ０において、アドレスＡＤＲがコマンド・アドレスラッチ回路１１内にラッチされ、アドレスＡＤＲは有効になる。

時刻ｔ１において、制御回路１８は、ライトイネーブル信号ＷＥを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＷＥによって、書き込み回路１６が活性化される。

書き込みドライバ１６０は、各電圧線９００Ａ，９００Ｂ，９００Ｂを駆動する。これによって、書き込み回路１６は、各電圧線９００からビット線ｂＢＬｋへの電圧の転送が可能な状態に設定される。各電圧線９００Ａ，９００Ｂ，９００Ｃの電位（電圧値）は、書き込み電圧ＶＷを生成するための電位に、予め設定されている。
例えば、書き込みドライバ１６０は、ビット線ＢＬｋに、０Ｖの電圧を印加する。グローバルビット線ＧＢＬに接続されたドライバ回路が、制御信号ＣＳＡによってオン状態に設定されたトランジスタＭ１を介して、０Ｖの電圧を、ビット線ＢＬｋに印加してもよい。後述のように、ビット線ＢＬｋに、０Ｖより高い電圧が印加されてもよい。

時刻ｔ２において、ロウ制御回路１３Ｂは、ロウデコーダ１３ＡによるアドレスＡＤＲのデコード結果に基づいて、選択ワード線ＷＬｋに、“Ｈ”レベルの信号を供給する。これによって、選択ワード線ＷＬｋに接続されたセルトランジスタ２００が、オンする。

この後、アドレスＡＤＲに基づいて、制御信号ＷＤＡｋ，ＷＤＢｋ，ＷＤＣｋの信号レベルが制御され、イコライザ回路１６５内の複数のトランジスタＴＲＡ，ＴＲＢ，ＴＲＣの中から、選択ビット線ｂＢＬｋに対応するトランジスタＴＲＡ，ＴＲＢ，ＴＲＣが選択される。イコライザ回路１６５のトランジスタＴＲＡ，ＴＲＢ，ＴＲＣを経由して、書き込み電圧ＶＷが、選択セルＭＣに供給される。

尚、選択アドレスに対応する信号ＷＤＡｋ，ＷＤＢｋ，ＷＤＣｋ以外の信号ＷＤＡ，ＷＤＢ，ＷＤＣは、書き込み動作中、“Ｌ”レベルに設定されている。それゆえ、非選択のビット線ｂＢＬｋは、電圧線９００から電気的に分離されている。
また、制御信号ＣＳＢは、“Ｌ”レベルに設定されている。それゆえ、センスアンプ回路１５１は、オフ状態のトランジスタＭ２によって、ビット線ｂＢＬｋから電気的に分離されている。

時刻ｔ３において、イコライザ回路１６５は、アドレスＡＤＲに対応する制御信号ＷＤＡｋ，ＷＤＢｋ，ＷＤＣｋのうち、信号ＷＤＡｋの信号レベルを“Ｈ”レベルに設定し、他の信号ＷＤＢｋ，ＷＤＣｋの信号レベルを、“Ｌ”レベルに設定する。

“Ｈ”レベルの信号ＷＤＡによって、選択ビット線ｂＢＬｋに接続されたトランジスタＴＲＡ，ＴＲＢ，ＴＲＣのうち、トランジスタＴＲＡが、オン状態に設定される。これによって、容量結合によって、電圧線９００Ａとビット線ｂＢＬｋとが電気的に接続されている。０Ｖの電圧が、オン状態のトランジスタＴＲＡを介して、電圧線９００Ａからビット線ｂＢＬｋに供給される。
トランジスタＴＲＡがオンされている期間において、トランジスタＴＲＢ，ＴＲＣはオフ状態に設定されている。それゆえ、電圧線９００Ｂ，９００Ｃは、ビット線ｂＢＬｋから電気的に分離される。

時刻ｔ４において、イコライザ回路１６５は、信号ＷＤＡｋの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。イコライザ回路１６５は、信号ＷＤＡｋの信号レベルを“Ｌ”レベルに設定するとともに、アドレスＡＤＲに対応する制御信号ＷＤＡｋ，ＷＤＢｋ，ＷＤＣｋのうち、信号ＷＤＢｋの信号レベルを“Ｈ”レベルに設定する。信号ＷＤＣｋの信号レベルは、“Ｌ”レベルに維持される。

トランジスタＴＲＡがオフされるタイミングに連続して、トランジスタＴＲＢがオン状態に設定される。これによって、電圧線９００Ｂとビット線ｂＢＬｋとが、容量結合によって、電気的に接続される。電圧Ｖ１が、オン状態のトランジスタＴＲＢを介して、電圧線９００Ｂからビット線ｂＢＬに供給される。トランジスタＴＲＢがオンされている期間において、トランジスタＴＲＡ，ＴＲＣはオフ状態に設定されている。電圧線９００Ａ，９００Ｂは、ビット線ｂＢＬｋから電気的に分離される。

ビット線ＢＬｋの電位は０Ｖに設定されているため、ビット線ＢＬｋ，ｂＢＬｋ間の電位差は、電圧値Ｖ１となる。例えば、電圧値Ｖ１は、１．０Ｖから１．５Ｖの範囲内の値である。

本実施形態のＭＲＡＭにおいて、書き込み電圧ＶＷのパルス幅の情報は、例えば、設定情報として、制御回路１８内に保持されている。イコライザ回路１６５は、制御回路１８からの制御信号（情報）に基づいて、書き込み電圧ＶＷのパルス幅に関する設定情報に対応した期間Ｔ１において、信号ＷＤＢｋの信号レベルを、“Ｈ”レベルに維持する。

信号ＷＤＢｋが期間Ｔ１において“Ｈ”レベルに設定されることによって、記憶層の磁化反転のために設定されたパルス幅Ｗ１を有する書き込み電圧ＶＷが、ビット線ｂＢＬｋを経由して、選択セルＭＣｋに供給される。書き込み電圧ＶＷは、所定の電圧値Ｖ１を有する。

書き込み電圧ＶＷの電圧値が、電圧値Ｖ１である期間において、ＭＴＪ素子１００に流れる電流は、比較的小さい。その結果として、選択セルを流れる電流に起因する書き込み電圧の電圧値の変動は、抑制される。

尚、本実施形態において、期間Ｔ１は、信号ＷＤＢｋの半値全幅に基づいて定義されてもよいし、信号ＷＤＢｋが、０Ｖより高いある一定の電圧値を有する期間に基づいて定義されてもよい。
また、本実施形態において、書き込み電圧ＶＷのパルス幅Ｗ１は、書き込み電圧ＶＷの半値全幅に基づいて定義されてもよいし、書き込み電圧ＶＷのパルス幅Ｗ１が、電圧値Ｖ１を有する期間に基づいて定義されてもよい。

期間Ｔ１の経過後の時刻ｔ５において、イコライザ回路１６５は、信号ＷＤＢｋの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。ビット線ｂＢＬｋに対する電圧Ｖ１の供給が停止される。
これと共に、イコライザ回路１６５は、信号ＷＤＣｋの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。これによって、電圧線９００Ｃとビット線ｂＢＬｋとが、容量結合によって、電気的に接続されている。０Ｖの電圧が、オン状態のトランジスタＴＲＣを介して、電圧線９００Ｃからビット線ｂＢＬに供給される。

トランジスタＴＲＣがオンされている期間において、トランジスタＴＲＡ，ＴＲＢはオフ状態に設定されている。それゆえ、電圧線９００Ａ，９００Ｂは、ビット線ｂＢＬｋから電気的に分離される。

時刻ｔ６において、イコライザ回路１６５は、信号ＷＤＣｋの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。“Ｌ”レベルの信号ＷＤＣｋによって、トランジスタＴＲＣは、オフする。

これによって、選択ビット線ｂＢＬｋに接続されたトランジスタＴＲＡ，ＴＲＢ，ＴＲＣは、電圧線９００を、選択ビット線ｂＢＬｋから電気的に分離する。この後、ビット線ＢＬｋ，ｂＢＬｋは非活性化される。

時刻ｔ７において、ロウ制御回路１３Ｂは、選択ワード線ＷＬｋの電位を、“Ｌ”レベルに設定する。これによって、セルトランジスタ２００は、オフする。

時刻ｔ８において、制御回路１８は、ライトイネーブル信号ＷＥの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、書き込みドライバ１６０及びイコライザ回路１６５などを含む書き込み回路１６が、非活性化される。

時刻ｔ９において、コマンド・アドレスラッチ回路１１内のアドレスが無効化される。

以上によって、本実施形態のＭＲＡＭの書き込み動作が、完了する。例えば、ＭＲＡＭ１は、書き込み動作の完了を、メモリコントローラ５へ通知する。

以上の動作によって、本実施形態のＭＲＡＭは、書き込み動作を終了する。

本実施形態のＭＲＡＭの読み出し動作は、周知の動作によって、実行される。それゆえ、本実施形態のＭＲＡＭの読み出す動作についての説明は、省略する。

（ｃ） 変形例
図８を用いて、本実施形態のＭＲＡＭの変形例を説明する。

図８は、本実施形態のＭＲＡＭにおける書き込み回路の変形例を説明するための等価回路図である。

図８において、電圧線領域９０内に設けられる電圧線の本数が、図５の例と異なる。

図８に示されるように、２本の電圧線９００Ａ，９００Ｂが、書き込み電圧ＶＷの生成用に、電圧線領域９０内に設けられている。

０Ｖに設定された電圧線９００Ａに、トランジスタＴＲＡ，ＴＲＣが接続されている。

電圧値Ｖ１の供給の前及び後にトランジスタＴＲＡ，ＴＲＣを介してビット線ｂＢＬｋに供給される電圧は、同じ電圧（例えば、０Ｖ）である。
それゆえ、トランジスタＴＲＡ，ＴＲＣに接続されている電圧線は、共通化できる。

したがって、本変形例のＭＲＡＭは、電圧線領域内の電圧線の本数を削減できる。

この結果として、本変形例のＭＲＡＭは、メモリの記憶密度の向上、又は、製造コストの低減を、図ることができる。

（ｄ） まとめ
本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭのような磁気メモリ）において、選択セルに対する書き込み電圧の供給は、ローカルビット線に接続されたイコライザ回路を含む書き込み回路によって、実行される。

イコライザ回路内の複数のトランジスタが、書き込み電圧を形成するための電圧値に設定された複数の電圧線を、配線間の容量結合によってビット線に接続する。

本実施形態の抵抗変化型メモリは、予め充電された電圧線から書き込み電圧を生成するための電圧を、ビット線と電圧線との容量結合によってビット線に供給できる。
それゆえ、本実施形態の抵抗変化型メモリは、書き込み動作を高速化できる。

本実施形態の磁気メモリは、トランジスタの活性化／非活性化の順序が制御されることによって、所望のパルス形状を有する書き込み電圧を、選択セルに供給する。
これによって、本実施形態の抵抗変化型メモリは、比較的簡素な構成及び電源網の構成で、書き込み電圧のパルス形状を、精緻に制御できる。

この結果として、本実施形態の抵抗変化型メモリは、電圧効果を利用したデータの書き込みを、高い信頼性で実行できる。

また、本実施形態の抵抗変化型メモリにおいて、オン状態のトランジスタを介して容量結合によって、ローカルビット線と電圧線とが電気的に接続されている。この際、ローカルビット線と電圧線との間に容量の差が発生する。

そのため、本実施形態の抵抗変化型メモリは、ローカルビット線と電圧線との容量結合時の電圧降下を、低減できる。これに伴って、本実施形態の磁気メモリは、書き込み回路の構成（例えば、回路規模）に関する制約を、緩和できる。

また、本実施形態の抵抗変化型メモリが、電圧書き込み型ＭＲＡＭである場合、本実施形態のメモリは、上述の効果を得られることによって、比較的簡便な構成及び低コストで、電圧書き込み型ＭＲＡＭを、実現できる。

以上のように、本実施形態の抵抗変化型メモリは、メモリの動作特性を改善できる。

（２） 第２の実施形態
図９乃至図１１を参照して、第２の実施形態の抵抗変化型メモリについて、説明する。

図９は、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の回路構成を模式的に説明するための模式図である。

図９に示されるように、本実施形態のＭＲＡＭにおいて、書き込み回路１６は、イコライザ回路１６５内のトランジスタＴＲＡ，ＴＲＢ，ＴＲＣの動作タイミングを制御する回路１６９を含む。以下では、イコライザ回路１６５内のトランジスタの動作タイミングを制御する回路１６９は、タイミング制御回路１６９とよばれる。

タイミング制御回路１６９は、選択ビット線ｂＢＬｋに接続されたトランジスタＴＲＡ，ＴＲＢ，ＴＲＣが所望のタイミングでオン状態及びオフ状態に設定されるように、信号ＷＤＡ，ＷＤＢ，ＷＤＣの信号レベルを制御する。

タイミング制御回路１６９は、各ビット線ｂＢＬｋに対応するように、複数の制御ユニット６を含む。１つの制御ユニット６が、１つの信号ＤＳに基づいて、１つのビット線ｂＢＬｋに接続されたトランジスタＴＲＡ，ＴＲＢ，ＴＲＣのオン／オフを、制御する。信号ＤＳが、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣの駆動のトリガとなる。以下では、信号ＤＳは、トリガ信号ＤＳともよばれる。

例えば、トリガ信号ＤＳは、アドレスＡＤＲに基づいて、選択セルに対応する制御ユニット６０に供給される。

図１０は、本実施形態のＭＲＡＭにおける、タイミング制御回路１６９の構成例を説明するための等価回路図である。図１０において、図示の簡略化のために、タイミング制御回路１６９における１つのビット線ｂＢＬｋに対応した制御ユニット６０が、示されている。尚、タイミング制御回路１６９内の制御ユニット６０の数は、ビット線ｂＢＬｋの本数に対応する。

１つの制御ユニット６０は、１つのビット線ｂＢＬｋに接続された３つのトランジスタＴＲＡ，ＴＲＢ，ＴＲＣのオン及びオフを制御する。

制御ユニット６０は、複数のＡＮＤゲート６００Ａ，６００Ｂ，６００Ｃ、複数のＮＯＲゲート６０１Ａ，６０１Ｂ及びインバータ６０５を少なくとも含む。

ＡＮＤゲート６００Ａの第１の入力端子は、配線６０８に接続されている。配線６０８に、トリガ信号ＤＳが供給される。ＡＮＤゲート６００Ａの第２の入力端子は、ＮＯＲゲート６０１Ａの出力端子に接続されている。
ＡＮＤゲート６００Ａの出力端子は、配線６０９Ａに接続されている。ＡＮＤゲート６０Ａは、出力端子から制御信号ＷＤＡを出力する。配線６０９Ａに、トランジスタＴＲＡのゲートが、接続されている。

ＡＮＤゲート６００Ａの出力信号ＷＤＡは、信号ＤＳとＮＯＲゲート６０１Ａの出力信号との計算結果に基づいた信号レベルを有する。

ＡＮＤゲート６００Ｂの第１の入力端子は、配線６０９Ａに接続されている。ＡＮＤゲート６００Ｂの第２の入力端子は、ＮＯＲゲート６０１Ｂの出力端子に接続されている。
ＡＮＤゲート６００Ｂの出力端子は、配線６０９Ｂに接続されている。ＡＮＤゲート６０Ｂは、出力端子から制御信号ＷＤＢを出力する。配線６０９Ｂに、トランジスタＴＲＢのゲートが、接続されている。

ＡＮＤゲート６００Ａの出力信号ＷＤＢは、配線６０９Ａ上の信号レベル（配線６０９Ａの電位）とＮＯＲゲート６０１Ｂの出力信号との計算結果に基づいた信号レベルを有する。

ＡＮＤゲート６００Ｃの第１の入力端子は、配線６０９Ｂに接続されている。ＡＮＤゲート６００Ｃの第２の入力端子は、インバータ６０５の出力端子に接続されている。
ＡＮＤゲート６００Ｂの出力端子は、配線６０９Ｃに接続されている。ＡＮＤゲート６０Ａは、出力端子から制御信号ＷＤＣを出力する。配線６０９Ｃに、トランジスタＴＲＣのゲートが、接続されている。

ＡＮＤゲート６００Ｃの出力信号ＷＤＣは、配線６０９Ｂ上の信号レベル（配線６０９Ｂの電位）とインバータ６０５の出力信号との計算結果に基づいた信号レベルを有する。

ＮＯＲゲート６０１Ａは、３つの入力端子を有する。
ＮＯＲゲート６０１Ａの第１の入力端子に、信号ＷＤＡが供給される。ＮＯＲゲート６０１Ａの第１の入力端子は、配線６０９Ａに接続されている。ＮＯＲゲート６０１Ａの第２の入力端子に、信号ＷＤＢが入力される。ＮＯＲゲート６０１Ａの第３の入力端子に、信号ＷＤＣが供給される。例えば、ＮＯＲゲート６０１Ａの第２の入力端子は、配線６０９Ｂに接続され、ＮＯＲゲートの第３の入力端子は、配線６０９Ｃに接続されている。

ＮＯＲゲート６０１Ａの出力端子は、ＡＮＤゲート６００Ａの入力端子に接続されている。ＮＯＲゲート６０１Ａの計算結果が、ＡＮＤゲート６００Ａに供給される。

ＮＯＲゲート６０１Ｂは、２つの入力端子を有する。
ＮＯＲゲート６０１Ｂの第１の入力端子に、信号ＷＤＢが供給される。例えば、ＮＯＲゲート６０１Ｂの第１の入力端子は、配線６０９Ｂに接続されている。ＮＯＲゲート６０１Ｂの第２の入力端子に、信号ＷＤＣが入力される。例えば、ＮＯＲゲート６０１Ｂの第２の入力端子は、配線６０９Ｃに接続されている。

ＮＯＲゲート６０１Ｂの出力端子は、ＡＮＤゲート６００Ｂの入力端子に接続されている。ＮＯＲゲート６０１Ｂの計算結果が、ＡＮＤゲート６００Ｂに供給される。

インバータ６０５の入力端子は、配線６０９Ｃに接続されている。インバータ６０５の出力端子は、ＡＮＤゲート６００Ｃの第２の入力端子に接続されている。

配線６０９（６０９Ａ，６０９Ｂ，６０９Ｃ）は、例えば、スイッチ素子（図示せず）を介して、グランド線に接続されている。これによって、配線６０９，６０９Ｂ，６０９Ｃの状態は、“Ｌ”レベルに設定できる。

配線（信号線）６０９は、所望の配線長を有する。各配線６０９は、配線６０９の長さに起因した遅延量を含む。それゆえ、配線６０９に出力された信号は、ＡＮＤゲートの出力端子から他のＡＮＤゲートの入力端子へ、配線６０９上を遅延して伝搬する。

例えば、ＡＮＤゲート６００Ｂの入力端子に“Ｈ”レベルの信号ＷＤＡが供給されるタイミング（時刻）は、トランジスタＴＲＡのゲートに“Ｈ”レベルの信号ＷＤＡが供給されるタイミングと異なる。トランジスタＴＲＡのゲートに対する“Ｈ”レベルの信号ＷＤＡの供給（トランジスタＴＲＡがオンした時刻）から配線６０９Ａの遅延量に応じて遅れて、“Ｈ”レベルの信号ＷＤＡは、ＡＮＤゲート６００Ｂの入力端子に、供給される。

配線６０９Ａ，６０９Ｂ，６０９Ｃの配線長は、書き込み電圧ＶＷの所望のパルス幅Ｗ１が確保される遅延量を含むように、設計される。

例えば、ＡＮＤゲート６００Ａ，６００Ｂ，６００Ｃ及びＯＲゲート６０１Ａ，６０１Ｂ，６０１Ｃは、応答時間に応じた遅延量を含む。これらの素子の遅延量も、配線６０９の遅延量として考慮されることが、好ましい。尚、ＡＮＤゲート６００の駆動電圧（印加電圧）の大きさを制御することによって、ＡＮＤゲート６００の応答速度を変えて、信号に付加される遅延量を制御することもできる。

（ｂ）動作例
本実施形態のＭＲＡＭの動作例について、説明する。ここでは、図９及び１０を用いて、本実施形態のＭＲＡＭにおけるタイミング制御回路の動作について、説明する。

ライトイネーブル信号ＷＥが、“Ｈ”レベルに設定される。配線６０９Ａ，６０９Ｂ，６０９Ｃは放電され、“Ｌ”レベルに設定されている。

選択ワード線ＷＬｋの電位が“Ｈ”レベルに設定された後、“Ｈ”レベルのトリガ信号ＤＳが、タイミング制御回路１６９の複数の制御ユニット６０のうち、アドレスＡＤＲに対応した制御ユニット６０に供給される。

ＡＮＤゲート６００Ａの第１の入力端子に、“Ｈ”レベルの信号ＤＳが供給される。ＡＮＤゲート６００Ａの第２の入力端子に、ＮＯＲゲート６０１Ａの出力信号が供給される。

ここで、配線６０９Ａ，６０９Ｂ，６０９Ｃの電位が“Ｌ”レベルである時点において、ＮＯＲゲート６０１Ａに供給される３つの信号ＷＤＡ，ＷＤＢ，ＷＤＣの全てが、“Ｌ”レベルである。それゆえ、ＮＯＲゲート６０１Ａは、“Ｈ”レベルの信号を、ＡＮＤゲート６００Ａに出力する。

この結果として、ＡＮＤゲート６００Ａは、２つの“Ｈ”レベルの信号の入力によって、“Ｈ”レベルの信号ＷＤＡを、配線６０９Ａに出力する。

“Ｈ”レベルの信号ＷＤＡが、トランジスタＴＲＡのゲートに、供給される。これによって、電圧線９００Ａの電位（例えば、０Ｖ）が、オン状態のトランジスタＴＲＡを介した容量結合によって、ビット線ｂＢＬｋに供給される。

上述のように、配線６０９は、配線長に応じた遅延量を含む。それゆえ、ＡＮＤゲート６００Ｂの第１の入力端子の電位が“Ｈ”レベルに設定される時刻は、トランジスタＴＲＡのゲートの電位が“Ｈ”レベルに設定される時刻より遅い。
この結果として、トランジスタＴＲＡがオン状態に設定されたとしても、配線６０９Ａの遅延量に起因する遅延期間（ここでは、遅延期間ＴＸ１と表記する）が経過するまで、配線６０９ＡからＡＮＤゲート６００Ｂ及びＮＯＲゲート６０１Ａに供給される信号のレベルは、“Ｌ”レベルに維持されている。

遅延期間ＴＸ１が経過すると、“Ｈ”レベルの信号が、ＡＮＤゲート６００Ｂの第１の入力端子、及び、ＮＯＲゲート６０１Ａの第１の入力端子に供給される。

ＡＮＤゲート６００Ｂの第２の入力端子に、ＮＯＲゲート６０１Ｂの出力信号が供給されている。

ＮＯＲゲート６０１Ｂの第１の入力端子に、配線６０９Ｂの電位が供給されている。ＮＯＲゲート６０１Ｂの第２の入力端子に、信号ＷＤＣ（配線６０９Ｃの電位）が供給されている。ＮＯＲゲート６０１Ｂに対する２つの入力信号の両方が、“Ｌ”レベルである場合、ＮＯＲゲート６０１Ｂは、“Ｈ”レベルの信号を、ＡＮＤゲート６００Ｂに供給する。

ＡＮＤゲート６００Ｂは、２つの“Ｈ”レベルの信号の入力によって、“Ｈ”レベルの信号ＷＤＢを、配線６０９Ｂに出力する。

“Ｈ”レベルの信号ＷＤＢによって、トランジスタＴＲＢは、オンする。これによって、電圧値Ｖ１が、オン状態のトランジスタＴＲＢを経由して、電圧線９００Ｂからビット線ｂＢＬｋに供給される。

ここで、期間ＴＸ１の経過によって、ＮＯＲゲート６０１Ａに対して、“Ｈ”レベルの信号ＷＤＡが、配線６０９Ａを介して供給される。そのため、ＮＯＲゲート６０１Ａは、“Ｌ”レベルの信号を、ＡＮＤゲート６００Ａに出力する。
これによって、ＡＮＤゲート６００Ａは、“Ｌ”レベルの信号ＷＤＡを配線６０９Ａに出力する。“Ｌ”レベルの信号によって、トランジスタＴＲＡはオフされ、電圧線９００Ａは、ビット線ｂＢＬｋから電気的に分離される。電圧線９００Ａからビット線ｂＢＬｋへの電圧の供給は、遮断される。尚、上述のように、配線６０９Ａの遅延量によって、“Ｌ”レベルの信号は、期間ＴＸ１を経過してから、配線６０９Ａを経由してＡＮＤゲート６００Ｂに供給される。

トランジスタＷＤＢがオンした後、配線６０９Ｂの遅延量に応じた期間（ここでは、遅延期間ＴＸ２と表記する）が経過してから、“Ｈ”レベルの信号が、ＡＮＤゲート６００Ｃの第１の入力端子、及び、ＮＯＲゲート６０１Ｂの第１の入力端子に供給される。

ＮＯＲゲート６０１Ｂは、“Ｈ”レベルの信号ＷＤＢの入力によって、“Ｌ”レベルの信号を、ＡＮＤゲート６００Ｂに供給する。“Ｌ”レベルの信号によって、ＡＮＤゲート６００Ｂは、“Ｌ”レベルの信号ＷＤＢを出力する。

これによって、トランジスタＴＲＢはオフし、電圧線９００Ｂは、ビット線ｂＢＬｋから電気的に分離される。

このように、選択セルＭＣに対する電圧値Ｖ１の供給は、“Ｈ”レベルの信号ＷＤＢが、配線６０９内を伝搬して、ＡＮＤゲート６００Ｂの出力端子からＮＯＲゲート６０１Ｂの入力端子に到達するまでの期間ＴＸ２を経過した後に、停止される。

尚、配線６０９Ａ，６０９Ｂの遅延量に応じて、ＮＯＲゲート６０１Ｂが“Ｌ”レベルの信号を出力する前に、ＡＮＤゲート６００Ａ（配線６０９Ａ）からの“Ｌ”レベルの信号が、ＡＮＤゲート６００Ｂに供給される場合がある。この場合、ＡＮＤゲート６００Ａからの“Ｌ”レベルの信号ＷＤＡによって、ＡＮＤゲート６００Ｂが、“Ｌ”レベルの信号ＷＤＢを出力する。

それゆえ、書き込み電圧ＶＷの所望のパルス幅Ｗ１が確保されるように、配線６０９Ａの配線長及び配線６０９Ｂの配線長が適宜設定されることが好ましい。配線６０９Ｂが書き込み電圧ＶＷのパルス幅Ｗ１に対応した遅延量を含むように、配線６０９Ｂの配線長が設定された場合、配線６０９Ａの配線長は、配線６０９Ｂの配線長より長いことが好ましい。

“Ｈ”レベルの信号ＷＤＢがＡＮＤゲート６００Ｃ及びＮＯＲゲート６０１Ｂに供給される供給されている時、ＡＮＤゲート６００Ｃの第２の入力端子に、インバータ６０５の出力信号が供給されている。インバータ６０５は、配線６０９Ｃの電位の反対のレベルの信号ｂＷＤＣを、ＡＮＤゲート６００Ｃに供給する。配線６０９Ｃの初期状態の電位は、“Ｌ”レベルに設定されている。
そのため、インバータ６０５の入力端子に“Ｌ”レベルの信号が供給されている場合、インバータ６０５は、“Ｈ”レベルの信号ｂＷＤＣを、ＡＮＤゲート６００Ｃに供給する。

ＡＮＤゲート６００Ｃは、“Ｈ”レベルの信号ＷＤＢ及びインバータ６０５からの“Ｈ”レベルの信号ｂＷＤＣによって、“Ｈ”レベルの信号ＷＤＣを、配線６０９Ｃに出力する。

“Ｈ”レベルの信号ＷＤＣが、トランジスタＴＲＣのゲートに供給され、トランジスタＴＲＣはオンする。
これによって、電圧線９００Ｃが、オン状態のトランジスタＴＲＣを経由して、選択ビット線ｂＢＬｋに電気的に接続されている。電圧線９００Ｃの電圧（例えば、０Ｖ）が、選択ビット線ｂＢＬｋに供給される。

“Ｈ”レベルの信号ＷＤＣは、配線６０９Ｃの遅延量に応じた期間（ここでは、遅延期間ＴＸ３と表記する）が経過した後、インバータ６０５の入力端子に供給される。

“Ｈ”レベルの信号ＷＤＣの供給によって、インバータ６０５は、“Ｌ”レベルの信号ｂＷＤＣを、ＡＮＤゲート６００Ｃに出力する。

ＡＮＤゲート６００Ｃは、“Ｌ”レベルの信号ｂＷＤＣの供給によって、“Ｌ”レベルの信号ＷＤＣを配線６０９Ｃに出力する。

これによって、期間ＴＸ３の経過の後、トランジスタＴＲＣは、オフする。オフ状態のトランジスタＴＲＣによって、電圧線９００Ｃは、選択ビット線ｂＢＬｋから電気的に分離される。これによって、電圧線９００Ｃから選択ビット線ｂＢＬｋへの電圧の供給は、停止される。

尚、インバータ６０５が、“Ｌ”レベルの信号ｂＷＤＣをＡＮＤゲート６００Ｃに供給する前に、“Ｌ”レベルの信号ＷＤＢが、配線６０９ＢからＡＮＤゲート６０Ｃに供給される場合がある。この場合、“Ｌ”レベルの信号ＷＤＢによって、ＡＮＤゲート６０１Ｃが、“Ｌ”レベルの信号ＷＤＣを出力する可能性がある。

配線６０９Ｃの配線長を、配線６０９Ｂの配線長より短くすることによって、配線６０９Ｃからの信号が、配線６０９Ｂからの信号よりも早く、ＡＮＤゲート６００Ｃに供給される。これによって、配線６０９Ｃからの信号に基づいて、トランジスタＴＲＣがオフ状態に設定される。

尚、トリガ信号ＤＳが、“Ｌ”レベルである場合、各ＡＮＤゲート６００に、“Ｌ”レベルの信号が供給されるために、制御ユニット６０は、非活性化される。これによって、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣはオフ状態に設定され、メモリセルＭＣに対する書き込み電圧の供給は、遮断される。

以上のように、本実施形態のＭＲＡＭは、図９のタイミング制御回路１６９を用いて、配線６０９の遅延を利用した信号の転送によって、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣに対する制御信号ＷＤＡ，ＷＤＢ，ＷＤＣを１つずつ制御しなくとも、１つのトリガ信号ＤＳの供給によって、所望のパルス形状の書き込み電圧の供給を、自動的に実行できる。

（ｃ） 変形例
図１１を用いて、本実施形態のＭＲＡＭの変形例について、説明する。

図１１は、本実施形態のＭＲＡＭにおけるタイミング制御回路の変形例を示す等価回路図である。

図１１に示されるように、信号ＷＤＡ，ＷＤＢ，ＷＤＣが伝搬する配線６０９に、時間調整回路６２０（６２０Ａ，６２０Ｂ，６２０Ｃ）が接続されてもよい。

タイミング制御回路１６９において、時間調整回路６２０Ａ，６２０Ｂ，６２０Ｃは、配線６０９Ａ，６０９Ｂ，６０９Ｂ上に、それぞれ設けられている。時間調整回路６２０は、例えば、バッファ、インバータ、ＲＣ遅延回路、及び、時間−デジタル変換回路（ＴＤＣ回路）などのうち少なくとも１つが用いられる。

時間調整回路６２０に、駆動電圧ＶＤＬＹが供給される。時間調整回路６２０は、駆動電圧ＶＤＬＹの大きさに応じた応答速度で、信号の入出力を実行できる。
時間調整回路６２０内の素子（例えば、トランジスタ）は、駆動電圧ＶＤＬＹの大きさに応じて、素子／回路の応答速度を変えることができる。それゆえ、駆動電圧ＶＤＬＹの大きさを制御することによって、時間調整回路６２０は、信号に付加される遅延量を、制御できる。

このように、時間調整回路６２０は、ある素子からの信号に、ある大きさの遅延量を付加することができる。時間調整回路６２０は、遅延量が付加された信号を、出力信号として、他の素子に出力する。

例えば、時間調整回路６２０は、テスト回路１９によるＭＲＡＭのテスト工程などに基づいて、駆動電圧ＶＤＬＹの大きさを設定し、伝送される信号に付加される遅延量の大きさを制御できる。

したがって、本変形例のＭＲＡＭは、ＭＲＡＭのチップの製造後（チップの出荷時）であっても、書き込み電圧ＶＷのパルス幅Ｗ１を、より精密に制御できる。

（ｄ） まとめ
本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭのような磁気メモリ）は、書き込み回路１６内のタイミング制御回路１６９を用いて、配線６０９の遅延量を利用した信号の転送によって、１つのトリガ信号の供給のみで、メモリセルに書き込み電圧を供給するための複数のトランジスタを、所定の順序で自動的に活性化／非活性化できる。

また、本実施形態の抵抗変化型メモリは、配線の遅延量を制御することによって、電圧線からビット線への電圧の供給期間を、書き込み電圧の所定のパルス幅に対応するように、設定できる。

以上のように、第２の実施形態の抵抗変化型メモリは、メモリの動作特性を改善できる。

（３） 第３の実施形態
図１２乃至図１７を参照して、第３の実施形態の抵抗変化型メモリについて、説明する。
ここでは、実施形態の抵抗変化型メモリとしてのＭＲＡＭのより具体的な例について説明する。

（ａ） 動作原理
図１２を用いて、本実施形態のＭＲＡＭの書き込み動作の原理について、説明する。

図１２は、本実施形態のＭＲＡＭの書き込み動作の原理を説明するための模式図である。

図１２の（ａ）は、本実施形態のＭＲＡＭの書き込み動作に用いられる書き込み電圧を説明するための図である。図１２の（ａ）において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
図１２の（ｂ）は、本実施形態のＭＲＡＭの書き込み動作における、書き込み電圧の印加時における磁気抵抗効果素子内の磁気異方性エネルギーの状態を説明するための図である。図１２の（ｂ）において、グラフの横軸は時間に対応し、グラフの縦軸は磁気異方性エネルギーの大きさに対応する。

図１２の（ａ）に示されるように、本実施形態において、記憶層の磁化の反転のための電圧値Ｖ１がＭＴＪ素子１００に印加される前及び後に、電圧値Ｖ１の極性に対して反対の極性の電圧値Ｖ９が、ＭＴＪ素子１００に印加される。ここでは、電圧値Ｖ１は、正の値を有し、電圧値Ｖ９は負の値を有する。

本実施形態において、ＭＴＪ素子１００に正の電圧値Ｖ１が印加されている状態は、参照層１２０側の電位が、記憶層１１０側の電位より高い状態である。ＭＴＪ素子１００に負の電圧値Ｖ９が印加されている状態は、参照層１２０側の電位が、記憶層１１０側の電位より低い状態である。

以下では、ＭＴＪ素子に対する電圧値（正の電圧値）Ｖ１の印加状態が正バイアス状態とよばれ、ＭＴＪ素子に対する電圧値（負の電圧値）Ｖ９の印加状態が負バイアス状態とよばれる。尚、以下において、書き込み電圧ＶＷは、ＭＴＪ素子を正バイアス状態に設定することが可能な電圧値を有する電圧であると定義する。

図１２の（ｂ）に示されるように、ＭＴＪ素子が負バイアス状態である場合、ＭＴＪ素子の磁気異方性エネルギーは、エネルギー強度Ｈ１からエネルギー強度Ｈ９へ増加する。磁気異方性エネルギーは、磁性層の層面（磁性層とトンネルバリア層との界面）に対して垂直方向に作用する。

それゆえ、垂直磁化型のＭＴＪ素子の負バイアス状態において、ＭＴＪ素子の記憶層１１０の磁化の歳差運動は、抑制される。このようなＭＴＪ素子の負バイアス状態による磁性層の磁化の歳差運動の抑制は、負バイアス効果とよばれる。

書き込み動作において、ＭＴＪ素子が正バイアス状態に設定される前に負バイアス状態に設定されることによって、記憶層の磁化の初期角のばらつきを軽減でき、磁化反転前における記憶層の磁化の初期状態を安定化できる。
これによって、本実施形態のＭＲＡＭは、電圧値Ｖ１の印加前における記憶層１１０の磁化の向き（初期角）が記憶層の層面に対してほぼ垂直な状態から、電圧値Ｖ１の印加による記憶層の磁化反転を開始できる。

書き込み動作において、ＭＴＪ素子が正バイアス状態に設定された後に負バイアス状態に設定されることによって、磁化反転後における記憶層１１０の磁化の歳差運動が、停止される。
これによって、本実施形態のＭＲＡＭは、電圧値Ｖ１の印加後における記憶層１１０の磁化の向き（角度）が揺らぐのを抑制できる。

これらの結果として、本実施形態のＭＲＡＭは、メモリセルに対するデータの書き込みの信頼性を向上できる。

尚、ＭＴＪ素子の負バイアス効果を得るための記憶層側の電位及び参照層側の電位の関係は、ＭＴＪ素子の種類及び材料などに応じて、変わる場合がある。

（ｂ） 回路例
図１３を用いて、本実施形態のＭＲＡＭの回路構成について、説明する。

図１３において、上述の実施形態で説明された構成要素の主要部が、抽出及び簡略化されて、図示されている。

図１３に示されるように、本実施形態のＭＲＡＭは、判定回路１７０を含む。判定回路１７０は、センスアンプ回路１５１と書き込み回路１６とに、接続されている。

本実施形態のＭＲＡＭは、判定回路１７０を用いて、選択セルＭＣｋに対するデータの書き込み（プログラム）前及び後に、選択セルＭＣｋ内のデータが、書き込むべきデータと一致しているか否か判定する。判定回路１７０は、この判定結果を、書き込み回路１６にフィードバックする。

書き込み動作時において、センスアンプ回路１５１は、データのプログラム前及び後に、選択セルＭＣｋ内のデータを読み出す。

判定回路１７０は、選択セルＭＣｋから読み出されたデータと、選択セルＭＣｋに書き込まれるべきデータとが、一致しているか否か判定する。
判定回路１７０は、複数のＮＡＮＤゲート７００Ａ，７００Ｂ，７０１Ａ，７０１Ｂ、ＮＯＲゲート７０２、及びＡＮＤゲート７０４を含む。

複数のＮＡＮＤゲート７００Ａ，７００Ｂ，７０１Ａ，７０１Ｂは、フリップフロップＦＦ内の素子である。複数のＮＡＮＤゲート７００Ａ，７００Ｂ，７０１Ａ，７０１Ｂによって、センスアンプ回路１５１からデータが、一時的に保持される。

ＮＡＮＤゲート７００Ａの第１の入力端子は、センスアンプ回路１５１の第１の出力端子に接続されている。ＮＡＮＤゲート７００Ｂの第１の入力端子は、センスアンプ回路１５１の第２の出力端子に接続されている。ＮＡＮＤゲート７００Ａの第２の入力端子は、ＮＡＤＮゲート７００Ｂの第２の入力端子に接続されている。

ＮＡＮＤゲート７００Ａの第１の入力端子に、センスアンプ回路１５１からの出力信号ＸＤが供給される。ＮＡＮＤゲート７００Ｂの第１の入力端子に、センスアンプ回路１５１からの出力信号ｂＸＤが供給される。ＮＡＮＤゲート７００Ａ，７００Ｂの第２の入力端子に、信号ＳＥが供給される。信号ＸＤ，ｂＸＤは、選択セルＭＣｋからのデータの読み出し結果を示す信号である。信号ＸＤ，ｂＸＤは、互いに相補の関係を有する。信号ＳＥは、センスイネーブル信号である。センスイネーブル信号ＳＥによって、フリップフロップＦＦの活性化及び非活性化が、制御される。

ＮＡＮＤゲート７００Ａの出力端子は、ＮＡＮＤゲート７０１Ａの第１の入力端子に接続されている。
ＮＡＮＤゲート７００Ｂの出力端子は、ＮＡＮＤゲート７０１Ｂの第１の入力端子に接続されている。

ＮＡＮＤゲート７０１Ａの第２の入力端子は、ＮＡＮＤゲート７０１Ｂの出力端子に接続されている。ＮＡＮＤゲート７０１Ｂの第２の入力端子は、ＮＡＮＤゲート７０１Ａの出力端子に接続されている。

ＮＡＮＤゲート７０１Ａの出力端子は、ＸＯＲゲート７０２の第１の入力端子に接続されている。ＮＡＮＤゲート７０１Ａの出力端子は、選択セルからのデータの出力端子として用いられることができる。これによって、フリップフロップＦＦは、選択セルから読み出されたデータＤＯＵＴを、出力できる。

ＸＯＲゲート７０２の第２の入力端子に、選択セルＭＣｋに書き込まれるべきデータＤＩＮが供給される。尚、判定処理時において、ＸＯＲゲート７０２に供給されるデータＤＩＮは、１ビットの信号である。
ＸＯＲゲート７０２の出力端子は、ＡＮＤゲート７０４の第１の入力端子に接続されている。

ＡＮＤゲート７０４の第１の入力端子に、ＸＯＲゲート７０２の計算結果が、供給される。

ＡＮＤゲート７０４の第２の入力端子に、ライトイネーブル信号ＷＥが、供給される。
ＡＮＤゲート７０４の出力端子は、タイミング制御回路１６９の制御ユニット６０に接続されている。ＡＮＤゲート７０４の出力信号ＤＤは、制御ユニット６０の複数のＡＮＤゲート６００の制御端子に、供給される。

ＸＯＲゲート７０２は、２つの入力信号が異なる場合に、“Ｈ（１）”を出力し、２つの入力信号が同じである場合に、“Ｌ（０）”を出力する。選択セル内に保持されているデータが、外部からの書き込みデータと一致している場合において、ＸＯＲゲート７０２は、“Ｌ”レベルの信号を出力する。
それゆえ、書き込み動作時において、ＡＮＤゲート７０４によって、ＸＯＲゲート７０２からの“Ｌ”レベルの信号（ＸＯＲ演算の結果）と“Ｈ”レベルのライトイネーブル信号ＷＥとのＡＮＤ演算によって、“Ｈ”レベルのライトイネーブル信号ＷＥに対して、選択セルに対するデータのプログラムをマスクすることができる。

判定回路１７０は、センスアンプ回路１５１からの信号ＸＤ，ｂＸＤとデータＤＩＮからのデータが一致しているか否か、判定する。判定回路１７０は、判定結果を示す信号ＤＤを、タイミング制御回路１６９に供給する。

判定結果（ＡＮＤ演算の結果）に基づいて、タイミング制御回路１６９の制御ユニット６０の動作（活性化及び非活性化）が決定される。

選択セルＭＣｋから読み出されたデータが、書き込むべきデータと一致する場合、選択セルＭＣｋに対するデータのプログラムは実行されなくともよい。この場合において、制御ユニット６０は、判定回路１７０からの信号ＤＤに基づいて、非活性化される。
これによって、選択セルＭＣｋに対する書き込み電圧ＶＷの供給は、停止される。

選択セルＭＣｋから読み出されたデータが、書き込むべきデータと一致しない場合、選択セルに対するデータのプログラムが、実行される。この場合において、制御ユニット６０は、判定回路１７０からの信号ＤＤに基づいて、活性化される。
これによって、制御ユニット６０は、選択セルＭＣｋに対して、所定のパルス形状の書き込み電圧ＶＷを、供給する。

例えば、ドライバ回路１５９は、読み出し動作時におけるビット線ＢＬｋの電位の制御に加えて、書き込み動作時におけるビット線ＢＬｋの電位を制御する。但し、書き込み動作のためのビット線ＢＬｋの電位を制御するドライバ回路が、グローバルビット線ＧＢＬ（又は、ビット線ＢＬｋ）に接続されてもよい。

（ｃ） 動作例
図１４及び図１５を用いて、本実施形態のＭＲＡＭの動作例について、説明する。尚、ここでは、図１乃至図１５も適宜参照して、本実施形態のＭＲＡＭの動作について、説明する。

図１４は、本実施形態のＭＲＡＭの動作例を説明するためのフローチャートである。
図１５は、本実施形態のＭＲＡＭの動作例を説明するための電圧波形図である。図１５において、波形図の横軸は時間に対応し、波形図の縦軸はビット線の電圧値に対応する。図１５において、実線は、ビット線ｂＢＬｋに印加されている電圧（電圧値）を示し、破線は、ビット線ＢＬｋに印加されている電圧（電圧値）を示している。

図１４に示されるように、メモリコントローラ（又はホストデバイス）５は、外部からの要求に応じて、本実施形態のＭＲＡＭ１に、書き込みコマンドＣＭＤ、アドレスＡＤＲ及び書き込みデータＤＴを送信する。

本実施形態のＭＲＡＭ１は、書き込みコマンドＣＭＤ、アドレスＡＤＲ及び書き込みデータＤＴを受信する（ステップＳＴ０）。これによって、本実施形態のＭＲＡＭ１は、時刻ｔ０において、書き込み動作を開始する。例えば、制御回路１８は、書き込み動作の開始時に、ライトイネーブル信号ＷＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。

本実施形態のＭＲＡＭ１は、データのプログラムを実行する前に、アドレスＡＤＲに示される選択セルＭＣｋに対して、初期読み出し（又は、事前読み出しともよばれる）を実行する（ステップＳＴ１）。

例えば、図１５に示されるように、初期読み出し時において、選択アドレスＡＤＲに対応する制御信号ＣＳＢが、“Ｈ”レベルに設定される。これによって、センスアンプ回路１５１が、オン状態のトランジスタＭ２を介して、選択ビット線ｂＢＬｋに接続される。

ドライバ回路１５９は、時刻ｔ１１において、選択ビット線ＢＬｋに、電圧値ＶＡを、オン状態のトランジスタＭ１を介して印加する。センスアンプ回路１５１に接続された選択ビット線ｂＢＬｋの電位は、０Ｖに設定される。ビット線ＢＬｋとビット線ｂＢＬｋとの間の電位差は、電圧値ＶＡ程度になる。尚、ビット線ＢＬｋの電位は、初期読み出しの前において、プリチャージされてもよい。例えば、ＭＲＡＭ１の動作の高速化のために、ビット線ＢＬｋ（及びグローバルビット線ＧＢＬ）に、電圧値ＶＡが、常時印加されていてもよい。例えば、電圧値ＶＡは、０．８Ｖから１．２Ｖ程度の範囲に設定されている。

これによって、読み出し電流ＩＲが、ビット線ＢＬｋからビット線ｂＢＬｋへ向かって、選択セルＭＣｋ内を流れる。
選択セルＭＣｋ内のＭＴＪ素子１００の抵抗状態に応じて、選択セルＭＣｋから出力される読み出し電流ＩＲの大きさ（又は、選択セルＭＣｋに接続されたあるノードの電位）が、変動する。

初期読み出し動作時において、センスアンプ回路１５１及び判定回路１７０は、制御回路１８からのセンスイネーブル信号ＳＥに基づいて、活性化されている。

センスアンプ回路１５１は、読み出し電流ＩＲ（又は、ノードの電位）を、センスする。センスアンプ回路１５１は、センスされた値と参照値とを比較する。

センスアンプ回路１５１は、参照値に対するセンスされた値の大小関係に基づいて、信号ＸＤ，ｂＸＤの信号レベルを、決定する。信号ｂＸＤは、信号ＸＤの信号レベルの反対の信号レベルを有する。信号ＸＤが、選択セルＭＣ内のデータに対応する。

本実施形態において、書き込み動作の初期読み出し時において、ＭＴＪ素子１００は、負バイアス状態に設定される。

初期読み出し時においてＭＴＪ素子１００が負バイアス状態に設定されることによって、ＭＴＪ素子１００の磁気異方性エネルギーが増大し、記憶層１００の磁化の歳差運動は、抑制される。それゆえ、磁化の歳差運動に起因するＭＴＪ素子１００の抵抗値の揺らぎは、抑制される。これによって、読み出し電流ＩＲの電流値の揺らぎが、抑制される。

また、ＭＴＪ素子１００が負バイアス状態に設定されることによる磁気異方性エネルギーの増強によって、より大きな電圧がＭＴＪ素子に供給されたとしても、ＭＴＪ素子１００の磁化反転は、生じにくくなる。それゆえ、本実施形態において、より高い電圧値を有する読み出し電圧を、負バイアス状態のＭＴＪ素子１００に、印加できる。
この結果として、ＭＴＪ素子１００の読み出しマージンを大きくできる。

このように、ＭＴＪ素子１００が負バイアス状態に設定された状態で、初期読み出しが実行されることによって、より高い精度で、読み出し電流の電流値（又は、ノードの電位）をセンスできる。

したがって、書き込み動作における初期読み出しを、高い信頼性で実行できる。

尚、書き込み動作時における初期読み出しと同様に、本実施形態のＭＲＡＭの読み出し動作において、ＭＴＪ素子１００が負バイアス状態に設定され、選択セルのデータの読み出しが、実行されてもよい。これによって、本実施形態のＭＲＡＭの読み出し動作において、本実施形態のＭＲＡＭは、負バイアス状態のＭＴＪ素子に対する初期読み出しと同様の効果を得ることができる。

センスアンプ回路１５１は、信号ＸＤ，ｂＸＤを、判定回路１７０に供給する。
センスアンプ回路１６１からの信号ＸＤ，ｂＸＤは、フリップフロップＦＦによって、一時的に保持される。

判定回路１７０の計算処理の結果に基づいて、書き込みデータＤＩＮと選択セルから読み出されたデータＸＤとが一致しているか否か、判定される（ステップＳＴ２）。

判定回路１７０内において、信号ＸＤは、ＮＡＮＤゲート７００Ａの第１の入力端子に供給され、信号ｂＸＤは、ＮＡＮＤゲート７００Ｂの第１の入力端子に供給される。

“Ｈ”レベルのセンスイネーブル信号ＳＥが、ＮＡＮＤゲート７００Ａ，７００Ｂに供給されている。それゆえ、ＮＡＮＤゲート７００Ａ，７００Ｂのそれぞれは、入力された信号ＸＤ，ｂＸＤの反転信号を、ＮＡＮＤゲート７０１Ａ，７００１Ｂに出力する。ＮＡＮＤゲート７０１Ａは、信号ＸＤの反転信号を、ＮＡＮＤゲート７０１Ａに出力し、ＮＡＮＤゲート７０１Ｂは、信号ｂＸＤの反転信号を、ＮＡＮＤゲート７０１Ｂに出力する。

ＮＡＮＤゲート７０１Ａは、ＮＡＮＤゲート７００Ａの出力信号の反転信号を、出力する。ＮＡＮＤゲート７０１Ａは、信号ＸＤと同じ信号レベルの信号を、出力する。
ＮＡＮＤゲート７０１Ａの出力信号は、選択セルＭＣｋからの読み出されたデータとして、ＸＯＲゲート７０２に供給される。

ＸＯＲゲート７０２は、ＮＡＮＤゲート７０１Ａからの信号とデータＤＩＮとを用いて、ＸＯＲ演算を実行する。ＸＯＲゲート７０２に供給されるデータＤＩＮは、選択セルＭＣｋに書き込まれるべき１ビットの信号である。

ＮＡＮＤゲート７０１Ａからの信号（選択セル内のデータ）の信号レベルと書き込みデータＤＩＮの信号レベルとが同じである場合、ＸＯＲゲート７０２は、“Ｌ”レベルの信号を出力する。
ＮＡＮＤゲート７０１Ａからの信号の信号レベルと書き込みデータＤＩＮの信号レベルとが異なる場合、ＸＯＲゲート７０２は、“Ｈ”レベルの信号を出力する。

ＸＯＲゲート７０２は、ＸＯＲ演算の結果に基づく信号を、ＡＮＤゲート７０４に供給する。
ＡＮＤゲート７０４は、ライトイネーブル信号ＷＥとＸＯＲゲート７０２からの信号（ＮＯＲ演算の結果）とを用いたＡＮＤ演算を行う。書き込み動作時において、ライトイネーブル信号ＷＥは、“Ｈ”レベルに設定されている。それゆえ、ＸＯＲゲート７０２からの出力信号によって、ＡＮＤゲート７０４の出力信号ＤＤの信号レベルが、決まる。

このように、判定回路１７０によって、書き込みデータＤＩＮと選択セルＭＣｋから読み出されたデータＸＤとが、比較される。比較結果が、“Ｈ”レベル又は“Ｌ”レベルの信号として、判定回路１７０から書き込み回路１６へ出力される。

尚、ライトイネーブル信号ＷＥの信号レベルが“Ｌ”レベルに設定されている場合（実行すべき動作が、書き込み動作ではない場合）、ＡＮＤゲート７０４は、“Ｌ”レベルの信号を出力する。ＡＮＤゲート７０４の“Ｌ”レベルの信号によって、タイミング制御回路１６９は、非活性化される。

判定回路１７０の計算処理が完了した後、センスイネーブル信号ＳＥは、“Ｌ”レベルに設定される。これによって、センスアンプ回路１５１は、非活性化される。制御信号ＣＳＢの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。これによって、センスアンプ回路１５１は、オフ状態のトランジスタＭ２によって、選択ビット線ｂＢＬｋから電気的に分離される。
これによって、時刻ｔ１２において、初期読み出しが終了する。

ＡＮＤゲート７０４の出力信号ＤＤが、判定回路１７０によるデータのプログラムの有無の判定結果を示す。

選択セルＭＣｋ内のデータＸＤと書き込みデータＤＩＮとが一致する場合（ステップＳＴ２のＹｅｓの場合）において、“Ｌ”レベルの信号が、ＸＯＲゲート７０２からＡＮＤゲート７０４に出力される。書き込み動作時におけるＡＮＤゲート７０４からの出力信号において、“Ｌ”レベルの信号が、選択セルＭＣｋに対するデータのプログラムを実行しないことを示す。

選択セルＭＣｋ内のデータＸＤと書き込みデータＤＩＮとが一致しない場合（ステップＳＴ２のＮｏの場合）において、“Ｈ”レベルの信号が、ＸＯＲゲート７０２からＡＮＤゲート７０４に出力される。書き込み動作時におけるＡＮＤゲート７０４からの出力信号において、“Ｈ”レベルの信号が、選択セルＭＣｋに対するデータのプログラムを実行することを示す。

書き込みデータと選択セルＭＣｋから読み出されたデータとが一致している場合（ＡＮＤゲート７０４の出力信号が“Ｌ”レベルである場合）、選択セルＭＣｋに対して、データのプログラムは、実行されない（ステップＳＴ３Ｚ）。

この場合において、ＡＮＤゲート７０４からの“Ｌ”レベルの信号ＤＤは、制御ユニット６０のＡＮＤゲート６００の制御端子に、供給される。“Ｌ”レベルの信号ＤＤによって、ＡＮＤゲート６００は、非活性化される。

この結果として、書き込み回路１６において、イコライザ回路１６５は、非活性化される。例えば、トリガ信号ＤＳが、イコライザ回路１６５に供給されていたとしても、ＡＮＧゲート６００は非活性化状態なので、イコライザ回路１６５は、動作しない。

このように、書き込みデータと選択セルから読み出されたデータとが一致している場合、イコライザ回路１６５による書き込み電圧ＶＷの形成無しに、書き込み動作が、終了する。

書き込みデータと選択セルＭＣｋから読み出されたデータとが一致していない場合（ＡＮＤゲート７０４の出力信号が“Ｈ”レベルである場合）、選択セルＭＣｋに対して、データのプログラムが、実行される（ステップＳＴ３Ａ）。

この場合において、ＡＮＤゲート７０４からの“Ｈ”レベルの信号ＤＤは、制御ユニット６０のＡＮＤゲート６００の制御端子に、供給される。“Ｈ”レベルの信号ＤＤによって、ＡＮＤゲート６００は、活性化される。

イコライザ回路１６５内において、アドレスＡＤＲに対応する制御ユニット６０に、トリガ信号ＤＳが、供給される。

これによって、制御ユニット６０は、動作を開始する。制御ユニット６０は、ビット線ｂＢＬｋと各電圧線９００と間の接続を、図６を用いて説明した例と実質的に同様に、制御する。

制御ユニット６０の動作と並行して、ドライバ回路１５９は、ビット線ＢＬｋに、所望の電圧を印加する。

ドライバ回路１５９は、初期読み出しのための期間（以下では、初期読み出し期間よぶ）からプログラムのための期間（以下では、プログラム期間とよぶ）にわたって、選択ビット線ＢＬｋの電位を、電圧値ＶＡに維持する。プログラム期間において、選択ビット線ＢＬｋの電位は、電圧値ＶＡに設定される。

図１５に示されるように、選択セルＭＣｋに対するデータのプログラムは、例えば、時刻ｔ１３において、開始される。

イコライザ回路１６５は、制御ユニット６０による制御によって、トランジスタＴＲＡをオン状態に設定する。これによって、オン状態のトランジスタＴＲＡを介して、０Ｖの電圧が、ビット線ｂＢＬｋに、印加される。

この場合において、ドライバ回路１５９側のビット線ＢＬｋの電位が、イコライザ回路１６５側のビット線ｂＢＬｋの電位より高いため、ＭＴＪ素子１００は、負バイアス状態に設定される。
ＭＴＪ素子１００が負バイアス状態であることによって、記憶層１１０の磁化の歳差運動が抑制され、記憶層１１０の磁化の初期角が、固定される。これによって、本実施形態のＭＲＡＭは、記憶層１１０の磁化の初期角の揺らぎが抑制された状態から、記憶層１１０の磁化反転を引き起こすことができる。

制御ユニット６０の配線の配線長に応じた期間が経過した後、時刻ｔ１４において、イコライザ回路１６５は、制御ユニット６０による制御によって、トランジスタＴＲＡをオフ状態に設定し、トランジスタＴＲＢをオン状態に設定する。これによって、オン状態のトランジスタＴＲＢを介して、電圧線９００Ｂの電圧（電圧値ＶＢ）が、ビット線ＢＬｋに供給される。

イコライザ回路１６５によるビット線ｂＢＬｋへの電圧の転送によって、ビット線ｂＢＬｋの電位が、増加する。ビット線ｂＢＬｋの電位が、電圧値ＶＡ以上になると、ＭＴＪ素子１００の負バイアス状態は、解消される。

時刻ｔ１５において、ビット線ｂＢＬｋの電位は、電圧値ＶＢに達する。時刻ｔ１５から時刻ｔ１６までの期間Ｔ１ｚにおいて、ビット線ｂＢＬｋの電位は、電圧値ＶＢに維持される。

ビット線ｂＢＬｋの電位が電圧値ＶＢに設定されている期間Ｔ１ｚにおいて、ドライバ回路１５９側のビット線ＢＬｋの電位が、イコライザ回路１６５側のビット線ｂＢＬｋの電位より低い。そのため、ＭＴＪ素子１００は、正バイアス状態に設定される。
ＭＴＪ素子１００における磁気異方性エネルギーの大きさが実質的にゼロになるように、ビット線ＢＬｋ、ｂＢＬｋの電圧値ＶＢ，ＶＡが、それぞれ設定されている。

それゆえ、ビット線ｂＢＬｋとビット線ＢＬｋとの間の電位差に応じた電圧値Ｖ１（＝ＶＢ−ＶＡ）が、ＭＴＪ素子１００に印加されることによって、記憶層１１０の歳差運動が、励起される。例えば、電圧値ＶＢは、電圧値ＶＡの値に応じて、１．８Ｖから２．７Ｖ程度の範囲内の値に設定されている。

制御ユニット６０の配線６０９Ｂの配線長に応じた遅延期間が経過した後、時刻ｔ１６において、制御ユニット６０の制御によって、トランジスタＴＲＢはオフする。これによって、ビット線ｂＢＬｋは、オフ状態のトランジスタＴＲＢによって、電圧線９００Ｂから電気的に分離される。

記憶層１１０の磁化の向きが、初期状態から反対の向きに反転するまでの期間に対応するように、書き込み電圧ＶＷの印加時における時刻ｔ１５から時刻ｔ１６までの期間Ｔ１ｚ（又は電圧値ＶＡ以上の電圧パルスにおける半値全幅）が設定されている。この期間Ｔ１ｚが確保されるように、信号ＷＤＢが伝搬する配線６０９Ｂの遅延量が、配線６０９Ｂの配線長（及び時間調整回路６２０）の制御によって、設定される。

このように、イコライザ回路１６５から選択セルＭＣｋ内のＭＴＪ素子１００に対して、電圧値Ｖ１（＝ＶＢ−ＶＡ）が期間Ｔ１ｚ内において印加されることによって、記憶層１１０の磁化の向きは、反転する。

トランジスタＴＲＢのオフに連動して、トランジスタＴＲＣは、オン状態に設定される。オン状態のトランジスタＴＲＣを介して、電圧線９００Ｃが、ビット線ｂＢＬｋに電気的に接続されている。これによって、０Ｖの電圧が、電圧線９００Ｃからビット線ｂＢＬｋに供給され、ビット線ｂＢＬｋの電位は、低下する。

ビット線ｂＢＬｋの電位が、ビット線ＢＬｋの電位（電圧値ＶＡ）より低くなると、ＭＴＪ素子に対する電圧の印加状態は、負バイアス状態になる。

ＭＴＪ素子１００が負バイアス状態になることによって、記憶層１１０の磁化の歳差運動が抑制される。これによって、本実施形態において、ＭＴＪ素子１００において、記憶層１１０内の反転した磁化の角度がシフトするのを、抑制できる。

時刻ｔ１７において、ビット線ｂＢＬｋの電位は、０Ｖに設定される。
時刻ｔ１８において、選択セルＭＣｋに対するデータのプログラムが、完了する。

以上のように、本実施形態のＭＲＡＭにおいて、イコライザ回路１６５による電圧線９００とビット線ｂＢＬｋとの接続が制御されることによって、所定のパルス形状（例えば、パルス幅）を有する書き込み電圧ＶＷが、選択セルＭＣｋに印加される。

本実施形態のＭＲＡＭ１は、データのプログラムの後、選択セルに対してベリファイ（プログラムベリファイ）を実行する（ステップＳＴ４）。

プログラムベリファイによって、選択セルＭＣｋに対するデータのプログラムの成否が、判定される（ステップＳＴ５）。例えば、プログラムベリファイにおいて、初期読み出しと類似する動作によって、書き込むべきデータＤＩＮとプログラム後における選択セルＭＣｋ内のデータとが、一致しているか否か判定される。

例えば、時刻ｔ１９において、プログラムベリファイが開始される。ビット線ｂＢＬｋに０Ｖの電圧が印加され、ビット線ＢＬｋに電圧値ＶＡが印加される。これによって、選択セルＭＣｋからの読み出し電流ＩＲ（または、選択セルのあるノードの電位）がセンスされる。プログラム後の選択セルＭＣｋのデータが、読み出される。

判定回路１７０は、書き込むべきデータＤＩＮとプログラム後における選択セルＭＣｋ内のデータとが一致するか否か判定する。

時刻ｔ２０において、判定回路１７０における判定処理が完了し、プログラムベリファイが、終了する。

書き込むべきデータＤＩＮとプログラム後における選択セルＭＣｋ内のデータとが一致していない場合、プログラムはフェイルであると判定される。

プログラムがフェイルである場合、上述のステップＳＴ３Ａにおける、イコライザ回路１６５による書き込み電圧ＶＷの印加が、再度実行される。
例えば、プログラムベリファイの結果がパスと判定されるまで、プログラム（ステップＳＴ３Ａ）及びベリファイ（ステップＳＴ４）が、繰り返し実行される。但し、プログラムの回数がある設定値に達しても、ベリファイの結果がパスと判定されない場合、プログラムエラーの判定がなされてもよい。この場合、今回の書き込みコマンドに基づいた書き込動作がエラーであることが、ＭＲＡＭ１からメモリコントローラ（又はホストデバイス）５に通知されてもよいし、書き込むべきデータが、外部からのアドレスに基づいてＭＲＡＭ内で生成された他のアドレスのメモリセルに書き込まれてもよい。また、この場合において、プログラムエラーの判定やメモリコントローラ５への通知なしに、書き込み動作が終了されてもよい。

書き込むべきデータＤＩＮとプログラム後における選択セルＭＣｋ内のデータとが一致している場合、プログラムはパスであると判定される。

この場合、本実施形態のＭＲＡＭ１は、書き込み動作を完了する。例えば、本実施形態のＭＲＡＭ１は、書き込み動作の完了を、メモリコントローラ５へ通知する。

以上のように、本実施形態のＭＲＡＭの書き込み動作は、終了する。

（ｃ）変形例
図１６及び図１７を用いて、本実施形態のＭＲＡＭの変形例について、説明する。

図１６及び図１７は、本実施形態のＭＲＡＭの変形例における、書き込み電圧のパルス波形を示す図である。図１６及び図１７において、グラフの横軸は、時間に対応し、グラフの縦軸は、ＭＴＪ素子に印加される電圧の電圧値に対応する。

図１５に示される例において、ＭＴＪ素子が正バイアス状態に設定される前及び後に、ＭＴＪ素子が負バイアス状態に設定されるように、ＭＴＪ素子に、書き込み電圧ＶＷが印加されている。
但し、ＭＴＪ素子が正バイアス状態に設定される前及び後のうちいずれか一方でのみ、ＭＴＪ素子が負バイアス状態に設定されてもよい。

図１６に示される例の書き込み電圧ＶＷｙにおいて、時刻ｔａにおいて、ＭＴＪ素子１００に対する正の電圧値Ｖ１の印加が、開始される。時刻ｔａ’において、書き込み電圧ＶＷｙは、電圧値Ｖ１に達する。

電圧値Ｖ１の印加によってＭＴＪ素子１００が正バイアス状態に設定される前に、負の電圧値が、ＭＴＪ素子１００に印加される。
これによって、図１６の例において、ＭＴＪ素子１００は、電圧値Ｖ１の印加前に、記憶層の磁化の初期角の揺らぎを抑制するために、負バイアス状態に設定される。

時刻ｔｂにおいて電圧値Ｖ１の供給の停止が開始され、時刻ｔｂ’において、電圧値の供給の停止が終了する。時刻ｔｂ’においてＭＴＪ素子１００に対して０Ｖの電圧が印加される。それゆえ、時刻ｔｂ’以降において、ＭＴＪ素子１００は、負バイアス状態に設定されない。

図１７に示される例の書き込み電圧ＶＷｚにおいて、電圧値Ｖ１の供給が開始される時刻ｔａ以前において、０Ｖの電圧が、ＭＴＪ素子１００に印加される。それゆえ、電圧Ｖ１の供給以前の期間において、ＭＴＪ素子１００は、負バイアス状態に設定されない。

時刻ｔｂにおいて、電圧値Ｖ１の供給の停止が、開始される。時刻ｔｂ’において、ＭＴＪ素子に対する印加電圧が０Ｖ以下になると、ＭＴＪ素子１００は、負バイアス状態に設定される。

これによって、図１７の例において、記憶層の磁化反転後における磁化の歳差運動は、抑制される。

図１６及び図１７のような書き込み電圧ＶＷｙ，ＶＷｘによって、書き込み動作が実行された場合であっても、本実施形態のＭＲＡＭは、上述の効果を得ることができる。

このような、ＭＴＪ素子１００におけるバイアス状態の制御は、電圧線９００に印加される電圧を変えることによって、実行できる。

例えば、図１６に示される書き込み電圧ＶＷｙが、ＭＴＪ素子１００に印加される場合、電圧線９００Ｃに印加される電圧値が、ビット線ＢＬｋに印加される電圧と同じ電圧値ＶＡに設定されていればよい。

例えば、図１７に示される書き込み電圧ＶＷｚが、ＭＴＪ素子１００に印加される場合、電圧線９００Ａに印加される電圧値が、ビット線ＢＬｋに印加される電圧と同じ電圧値ＶＡに設定されていればよい。

このように、本実施形態のＭＲＡＭ１は、電圧線９００に印加される電圧の大きさを制御することによって、書き込み電圧のパルス形状を変形できる。

本実施形態のＭＲＡＭ１は、回路構成の大きな変更なしに、書き込み電圧のパルス形状を制御できる。

（ｄ）まとめ
以上のように、本実施形態の抵抗変化型メモリとしての磁気メモリは、外部からの書き込みコマンドに基づいた動作シーケンスにおいて、イコライザ回路によって所定のパルス形状の書き込み電圧を、選択セルに供給できる。

本実施形態の磁気メモリは、電圧線に印加される電圧を制御することによって、記憶層の磁化反転のための期間の前後において、ＭＴＪ素子を負バイアス状態に設定できる。

この結果として、本実施形態の磁気メモリは、選択セルに対するデータのプログラムの信頼性を向上できる。

また、本実施形態の磁気メモリは、データのプログラム前の初期読み出し及びデータのプログラム後のベリファイによって、動作の効率化及びメモリ内のデータの信頼性の向上を図ることができる。

したがって、本実施形態の抵抗変化型メモリとしての磁気メモリは、動作特性を向上できる。

（４） 第４の実施形態
図１８を用いて、第４の実施形態の抵抗変化型メモリについて説明する。

図１８は、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）における書き込み回路の内部構成の一例を示す等価回路図である。

図１８に示されるように、本実施形態のＭＲＡＭのイコライザ回路１６５において、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣに、バックバイアスが印加されている。

トランジスタＴＲＡにおいて、バックゲート（トランジスタが設けられた半導体基板内のウェル）は、電圧線９００Ａに接続されている。
トランジスタＴＲＢにおいて、バックゲートは、ビット線ｂＢＬに接続されている。
トランジスタＴＲＣにおいて、バックゲートは、電圧線９００Ｃに接続されている。

電圧線９００Ａ，９００Ｃに、０Ｖの電圧が印加されている。それゆえ、トランジスタＴＲＡ，ＴＲＣのバックゲートに、０Ｖの電圧が印加される。

上述のように、トランジスタＴＲＡ，ＴＲＢ，ＴＲＣは、Ｎ型電界効果トランジスタである。

Ｎ型トランジスタにおいて、正の電圧を転送するための能力は、０Ｖの電圧（又は負の電圧）を転送するための能力より低い。

それゆえ、トランジスタＴＲＢのように、正の電圧値Ｖ１（又は正の電圧値ＶＢ）を、ビット線ｂＢＬに転送するためのトランジスタにおいて、バックゲートは、正の電圧値が印加された電圧線９００Ｂではなく、ビット線ｂＢＬに接続されていることが好ましい。この場合、トランジスタＴＲＢにおいて、バックゲートの電位は、ビット線ｂＢＬの電位と同じに設定される。

それゆえ、本実施形態のように、正の電圧値Ｖ１をビット線ｂＢＬに転送するＮ型トランジスタＴＲＢのバックゲートが、トランジスタＴＲＢのビット線ｂＢＬに接続される端子に接続されることによって、トランジスタＴＲＢは、電流が流れやすくなる。

これによって、本実施形態のＭＲＡＭは、Ｎ型トランジスタが正の電圧の転送に用いられてとしても、電圧線からビット線に供給される電圧の劣化を抑制できる。

したがって、本実施形態の抵抗変化型メモリは、動作特性を改善できる。

（５） 第５の実施形態
図１９図２０を参照して、第５の実施形態の抵抗変化型メモリについて説明する。

図１９及び図２０は、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）におけるイコライザ回路のレイアウトを説明するための模式図である。

図１９に示されるように、メモリセルアレイ１０の両端に、イコライザ回路１６５Ａ，１６５Ｂが設けられてもよい。メモリセルアレイ１０は、２つのイコライザ回路１６５Ａ，１６５Ｂ間に設けられている。

書き込み動作時において、メモリセルアレイ１０内の選択セルＭＣｋの座標（例えば、ロウアドレス）に基づいて、２つのイコライザ回路１６５Ａ，１６５Ｂのいずれか一方が、選択される。イコライザ回路１６５Ａ，１６５Ｂのうち選択された一方が、選択セルＭＣｋに、書き込み電圧ＶＷを供給する。

図２０に示されるように、メモリセルアレイ１０は、２つの領域ＭＸ１，ＭＸ２を含む。領域（以下では、サブアレイともよぶ）ＭＸ１，ＭＸ２内のそれぞれに、複数のメモリセルＭＣがアレイ状に配列されている。領域ＭＸは、ワード線の延在方向（例えば、ビット線の延在方向）に交差する方向においてメモリセルアレイ１０が分割された領域である。

２つのサブアレイＭＸ１，ＭＸ２間に、イコライザ回路１６５が、設けられている。例えば、イコライザ回路１６５は、２つのサブアレイＭＸ１，ＭＸ２に共通化されている。

尚、図１９の例のように、各サブアレイＭＸ１，ＭＸ２が２つのイコライザ回路に挟まれるように、サブアレイＭＸ１，ＭＸ２の両端に、イコライザ回路が、設けられてもよい。

イコライザ回路が、メモリセルアレイの一端側にのみ設けられている場合、メモリセルアレイ内の複数のメモリセルにおいて、メモリセルアレイの他端側のメモリセルとイコライザ回路との間の距離は、メモリセルアレイの一端側のメモリセルとイコライザ回路との間の距離よりも大きくなる。

このようなメモリセルとイコライザ回路との間の距離の違いによって、メモリセルアレイ内のメモリセルの座標に応じて、配線抵抗及び配線容量による書き込み電圧の減衰（パルス形状の歪み）に起因した動作不良（例えば、プログラムエラー）が、発生する可能性がある。

尚、ビット線ＢＬに対して、イコライザ回路１６５が設けられてもよい。

本実施形態において、イコライザ回路１６５Ａ，１６５Ｂ，１６５Ｃは、メモリセルアレイの両端に配置されたり、メモリセルアレイ１０内に設定された２つの領域ＭＸ１，ＭＸ２間に配置されたりする。

これによって、本実施形態のＭＲＡＭは、メモリセルアレイに対するイコライザ回路のレイアウトをメモリセルとイコライザ回路との間の距離の違いは、縮小される。

この結果として、本実施形態のＭＲＡＭは、書き込み動作時において、メモリセルとイコライザ回路との間の距離に起因したメモリセルの動作不良を、低減できる。

以上のように、本実施形態の抵抗変化型メモリは、メモリの動作特性を改善できる。

（６） 第６の実施形態
図２１乃至図２３を参照して、第６の実施形態の抵抗変化型メモリについて説明する。

（ａ） 基本例
図２１を用いて、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の基本例について、説明する。

図２１は、本実施形態のＭＲＡＭの書き込み動作時に、ＭＴＪ素子に印加される電圧の電圧波形図を示している。

図２１に示されるように、書き込み電圧ＶＷが、ＭＴＪ素子１００に印加された後、ＭＴＪ素子１００は、負バイアス状態に設定される。

本実施形態において、データがプログラムされたＭＴＪ素子１００は、負バイアス状態の後に、０Ｖが印加状態に設定される。以下では、ＭＴＪ素子に０Ｖが印加された状態は、ゼロバイアス状態とよばれる。

例えば、ＭＴＪ素子が負バイアス状態からゼロバイアス状態へ変化するまでの期間ＴＣは、負バイアス状態から正バイアス状態に変化するまでの期間ＴＡ（又は、正バイアス状態から負バイアス状態に変化するまでの期間ＴＢ）に比較して長い。

時刻ｔｃにおける電圧の立ち上りの開始から時刻ｔｃ’における電圧の立ち上りの終了までの期間ＴＣは、時刻ｔａにおける電圧の立ち上りの開始から時刻ｔａ’における立ち上りの終了までの期間ＴＡより長い。

書き込み電圧ＶＷの立ち上り（又は立ち下り）の期間（速度）と同じ期間で、ＭＴＪ素子が負バイアス状態からゼロバイアス状態へ遷移する場合、記憶層の磁化において、余計な歳差運動が発生する。これによって、ＭＴＪ素子の抵抗値が変動し、メモリセル内のデータに、エラーが発生する可能性がある。

この場合、メモリセルアレイ内におけるデータのエラー発生率が上昇し、データの信頼性が低下する可能性がある。

本実施形態のように、書き込み電圧ＶＷの立ち上りの期間より長い期間で、ＭＴＪ素子が負バイアス状態からゼロバイアス状態へ遷移されることによって、記憶層の磁化の余計な歳差運動を抑制できる。

この結果として、本実施形態のＭＲＡＭは、データのエラー発生率の上昇を抑制でき、データの信頼性を維持できる。

（ｂ） 具体例
図２２及び図２３を用いて、本実施形態のＭＲＡＭの具体例について説明する。

図２２は、本実施形態のＭＲＡＭの回路構成を示す等価回路図である。
図２２に示されるように、本実施形態のＭＲＡＭは、第２のイコライザ回路１６３を含む。

イコライザ回路１６３は、複数のトランジスタＴＲＸ（ＴＲＸ＜０＞，ＴＲＸ＜１＞，・・・，ＴＲＸ＜ｎ−２＞，ＴＲＸ＜ｎ−１＞）を含む。各トランジスタＴＲＸは、ビット線ＢＬ，ｂＢＬ間に接続されている。１つのトランジスタＴＲＸが、１つのビット線対（ＢＬ，ｂＢＬ）に対応する。

トランジスタＴＲＸは、メモリセルＭＣと並列にビット線ＢＬ，ｂＢＬ間に接続されている。
トランジスタＴＲＸの電流経路の一端は、ビット線ＢＬに接続され、トランジスタＴＲＸの電流経路の他端は、ビット線ｂＢＬに接続されている。

複数のトランジスタＴＲＸのゲートは、共通の配線（信号線）８９９に接続されている。配線８９９に、“Ｈ”レベル又は“Ｌ”レベルの信号ＥＱが供給される。
複数のトランジスタＴＲＸのオン／オフは、信号ＥＱの信号レベルによって、制御される。
信号ＥＱの信号レベルは、制御回路１８によって、制御される。但し、信号ＥＱの信号レベルは、カラム制御回路１４Ｂ又は制御ユニット６０によって、制御されてもよい。

トランジスタＴＲＸがオフ状態である場合、２つのビット線ＢＬ，ｂＢＬは、トランジスタＴＲＸを介さずに、メモリセルＭＣの選択／非選択状態に応じて、接続される又は分離される。
トランジスタＴＲＸがオン状態である場合、２つのビット線ＢＬ，ｂＢＬは、オン状態のトランジスタＴＲＸを介して、電気的に接続される。オン状態のトランジスタＴＲＸによって、ビット線ＢＬ，ｂＢＬは短絡され、ビット線ＢＬ，ｂＢＬ間に電流が流れる。この電流の流れによって、ビット線ＢＬ，ｂＢＬは、ゆっくりした速度で充電され、実質的に同じ電位に設定される。この結果として、オン状態のトランジスタＴＲＸによって、ビット線ＢＬ，ｂＢＬ間の電位差は、実質的にゼロに設定される。

図２３は、本実施形態のＭＲＡＭの動作例を示すタイミングチャートである。
図２３に示されるように、第１のイコライザ回路１６５を介して、書き込み電圧ＶＷが、選択セルＭＣｋに供給されている期間において、信号ＥＱは、“Ｌ”レベルに設定されている。

上述のように、信号ＷＤＡｋ，ＷＤＢｋ，ＷＤＣｋの信号レベルが、“Ｈ”レベルから“Ｌ”レベルへ順次遷移される。信号ＷＤＣｋの信号レベルが、“Ｈ”レベルに設定されている期間において、選択セルＭＣｋ内のＭＴＪ素子１００は、負バイアス状態に設定されている。

信号ＷＤＣｋが“Ｌ”レベルが設定された後、ある時刻（例えば、時刻ｔ６）において、制御回路１８は、信号ＥＱの信号レベルを“Ｌ”レベルから“Ｈ”レベルへ変える。トランジスタＴＲＡ，ＴＲＢ，ＴＲＣがオフ状態に設定された後において、“Ｈ”レベルの信号ＥＱによって、トランジスタＴＲＸは、オンする。

これによって、オン状態のトランジスタＴＲＸを経由して、ビット線ＢＬとビット線ｂＢＬとの間に、電流が流れる。この電流の流れによって、ビット線ＢＬ，ｂＢＬは、比較的ゆっくりと充電され、実質的に同じ電位Ｖｆになる。尚、電位（電圧値）Ｖｆは、電圧値ＶＡより低い値であり、０Ｖである場合もある。
この結果として、ビット線ＢＬ，ｂＢＬの電位差は実質的にゼロになり、ＭＴＪ素子１００は、ゼロバイアス状態に設定される。

本実施形態において、信号ＷＤＣｋが“Ｌ”レベルに設定された後、選択ワード線ＷＬｋの電位が“Ｈ”レベルから“Ｌ”レベルに変わるまでの期間（時刻ｔ６から時刻ｔ７までの期間）において、トランジスタＴＲＸによるビット線ＢＬ，ｂＢＬ間の電気的な接続（導通状態）は、継続される。ビット線ＢＬ，ｂＢＬ間の電気的な接続が継続される期間が十分長い期間（例えば、数ナノ秒）に設定されることによって、ビット線ＢＬ，ｂＢＬは、比較的ゆっくりと充放電され、実質的に同じ電位になる。この結果として、本実施形態のＭＲＡＭは、より正確に、ビット線ＢＬ，ｂＢＬ間の電位差を収束できる。

時刻ｔ７において、制御回路１８は、信号ＥＱの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。これによって、トランジスタＴＲＸは、オフ状態に設定される。トランジスタＴＲＸによるビット線ＢＬ，ｂＢＬ間の電気的な接続（導通状態）は、解消される。

尚、図２３中の点線で示されるように、信号ＥＱは、選択ワード線ＷＬｋの電位が“Ｈ”レベルから“Ｌ”レベルに設定された後のタイミング（例えば、時刻ｔ８）において、“Ｌ”レベルに設定されてもよい。信号ＥＱは、選択ワード線ＷＬｋの電位が“Ｈ”レベルから“Ｌ”レベルに設定されたタイミング（例えば、時刻ｔ７）で、“Ｈ”レベルに設定されてもよい。

この後、ライトイネーブル信号ＷＥは、“Ｌ”レベルに設定され、アドレスＡＤＲが、無効化される。
尚、例えば、本実施形態のＭＲＡＭは、各素子Ｍ１，ＴＲＡ，ＴＲＢ，ＴＲＣをオフ状態に設定し、ドライバ１５９（１５０），１６０及びイコライザ回路１６５からビット線ＢＬｋ，ｂＢＬｋへの電圧の供給を停止することによって、ビット線ＢＬｋ，ｂＢＬｋの電位を、最終的に又は次の書き込み動作の開始前に、０Ｖに設定できる。

これによって、本実施形態のＭＲＡＭの書き込み動作が完了する。

以上のように、本実施形態のＭＲＡＭは、磁化反転されたＭＴＪ素子を負バイアス状態に設定した後、ＭＴＪ素子をゼロバイアス状態に設定する。本実施形態のＭＲＡＭは、書き込み電圧ＶＷの立ち上りの期間より長い期間で、ＭＴＪ素子が負バイアス状態からゼロバイアス状態へ遷移する。
これによって、本実施形態のＭＲＡＭは、記憶層の磁化の余計な歳差運動を抑制できる。
この結果として、本実施形態のＭＲＡＭは、データのエラー発生率の上昇を抑制でき、データの信頼性を向上できる。

以上のように、本実施形態の抵抗変化型メモリは、メモリの動作特性を改善できる。

（７） 第７の実施形態
図２４及び図２５を参照して、第７の実施形態の抵抗変化型メモリについて説明する。
図２４は、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の回路構成を示す等価回路図である。

電圧書き込み型ＭＲＡＭは、書き込み電圧ＶＷの印加によるユニポーラ動作によって、ＭＴＪ素子の磁化反転を引き起こすため、書き込むべきデータに応じたデータの書き分けを実行できない可能性がある。

そのため、上述のように、データの書き込み（プログラム）前に、初期読み出しにより、選択セル内のデータを読み出し、選択セル内のデータと書き込むべきデータとが一致しているか否かが、判定される。この判定結果に基づいて、選択セル内のＭＴＪ素子に対するデータのプログラムの要否が、決定される。

図２４に示されるように、本実施形態のＭＲＡＭにおいて、初期読み出しの結果に基づいたデータのプログラムの要否を示す信号ＷＺが、書き込み回路１６の制御信号として、設けられる。

信号ＷＺは、イコライザ回路１６５内のトランジスタＴＲＺのゲートに供給される。
トランジスタＴＲＺの電流経路の一端は、電圧線９００Ｂに接続されている。トランジスタＴＲＺの電流経路の他端は、配線を介して、トランジスタＴＲＢの電流経路の一端に接続されている。

信号ＷＺの信号レベルに応じたトランジスタＴＲＺのオン／オフの制御によって、電圧線９００ＢとトランジスタＴＲＢとの電気的な接続及び電圧の供給が、制御される。

書き込むべきデータと読み出されたデータとが一致しない場合、信号ＷＺの信吾レベルは、“Ｈ”レベルに設定される。トランジスタＴＲＺが、“Ｈ”レベルの信号ＷＺによってオン状態に設定された場合、オン状態のトランジスタＴＲＺによって、電圧線９００Ｂは、トランジスタＴＲＢに電気的に接続される。これによって、書き込み電圧ＶＷが、選択セルＭＣｋに供給される。

書き込むべきデータと読み出されたデータとが一致した場合、信号ＷＺの信吾レベルは、“Ｌ”レベルに設定される。トランジスタＴＲＺが、“Ｌ”レベルの信号ＷＺによってオフ状態に設定された場合、オフ状態のトランジスタＴＲＺによって、電圧線９００Ｂは、トランジスタＴＲＢから電気的に分離される。これによって、書き込み電圧ＶＷは、選択セルＭＣｋに供給されない。

このように、本実施形態のＭＲＡＭにおいて、信号ＷＺの信号レベルに応じて、電圧線９００Ｂとビット線ｂＢＬとの間において、電圧値Ｖ１（又は電圧値ＶＡ）を有する電圧の転送が、制御される。

図２５は、本実施形態のＭＲＡＭの適用例を示している。

図２５に示されるように、メモリセルアレイ１０において、複数の制御単位ＭＺ（ＭＺＡ，ＭＺＢ，ＭＺＺ）が設けられている。この場合、制御単位ＭＺ毎に、データのプログラムの要否が、判定される。例えば、図２４の構成が、１つの制御単位ＭＺに対応する。

本実施形態のＭＲＡＭは、複数の信号ＷＺを生成するための回路（以下では、信号生成回路とよばれる）８００（８００Ａ，８００Ｂ，８００Ｚ）を含む。
信号生成回路８００は、制御単位ＭＺと１対１で対応する。

信号生成回路８００は、ＸＯＲゲート８０１（８０１Ａ，８０１Ｂ，８０１Ｚ）とＡＮＤゲート８０２（８０２Ａ，８０２Ｂ，８０２Ｚ）とを含む。

ＸＯＲゲート８０１の第１の入力端子は、対応するセンスアンプ回路１５１（１５１，１５１Ｂ，１５１Ｚ）の出力端子に接続されている。ＸＯＲゲート８０１の第２の入力端子は、対応するデータ入力端子に接続される。

これによって、書き込み動作時において、ＸＯＲゲート８０１に、選択セルＭＣｋから読み出されたデータＤＯＵＴ（ＤＯＵＴａ，ＤＯＵＴｂ，ＤＯＵＴｚ）と、外部からの書き込むべきデータＤＩＮ（ＤＩＮａ，ＤＩＮｂ，ＤＩＮｚ）とが、供給される。尚、各ＸＯＲゲート８０１に供給されるデータＤＩＮａ，ＤＩＮｂ，ＤＩＮｚは、あるデータサイズの書き込むべきデータのうち制御単位ＭＺに対応する１ビットのデータである。また、各データＤＯＵＴａ，ＤＯＵＴｂ，ＤＯＵＴｚは、１ビットのデータである。

ＸＯＲゲート８０１は、データＤＯＵＴとデータＤＩＮとの演算結果を、ＡＮＤゲート８０２の第１の入力端子に、供給する。

ＡＮＤゲート８０２の第１の入力端子は、ＸＯＲゲート８０１の出力端子に接続されている。ＡＮＤゲート８０２の第２の入力端子は、ライトイネーブル信号ＷＥが供給される配線（信号線）に接続されている。
ＡＮＤゲート８０２の出力端子は、トランジスタＴＲＺのゲートに接続されている。ＡＮＤゲート８０２は、ＸＯＲゲート８０１からの信号とライトイネーブル信号ＷＥとの演算結果を、信号ＷＺとして出力する。

上述のように、選択セル内に保持されているデータ（センスアンプ回路１５１からのデータ）が、外部からの書き込みデータＤＩＮと一致している場合において、ＸＯＲゲート８０１は、“Ｌ”レベルの信号を出力する。
それゆえ、書き込み動作時において、ＡＮＤゲート８０２によって、ＸＯＲゲート８０１からの“Ｌ”レベルの信号（ＸＯＲ演算の結果）と“Ｈ”レベルのライトイネーブル信号ＷＥとのＡＮＤ演算によって、選択セルに対するデータのプログラム又はデータのマスク（非プログラム）が、制御可能である。

尚、図２５に示されるように、メモリセルアレイ１０内に、ワード線ＷＬの延在方向に分割された複数の制御単位ＭＺが設けられている場合、隣り合う制御単位ＭＺ間に、電圧線領域９０が設けられてもよい。１つの電圧線領域９０が、２つの制御単位ＭＺに対して共通化されてもよい。

本実施形態において、ＭＲＡＭの書き込み動作時に、イコライザ回路１６５及び信号生成回路８００は、以下のように、動作する。

書き込み動作時において、ライトイネーブル信号ＷＥは、“Ｈ”レベルに設定されている。
ＸＯＲゲート８０１は、データＤＩＮと初期読み出しのデータＤＯＵＴとが一致する場合に、“Ｌ”レベルの信号を出力する。

ＡＮＤゲート８０２に、ＸＯＲゲート８０１からの“Ｌ”レベルの信号と“Ｈ”レベルの信号ＷＥとが、供給される。
これによって、ＡＮＤゲート８０２は、“Ｌ”レベルの信号ＷＺを、トランジスタＴＲＺに供給する。

それゆえ、データＤＩＮとデータＤＯＵＴとが一致する場合において、“Ｌ”レベルの信号ＷＺによって、トランジスタＴＲＺは、オフ状態に設定される。オフ状態のトランジスタＴＲＺによって、電圧線９００Ｂは、トランジスタＴＲＢから電気的に分離される。

この結果として、本実施形態のＭＲＡＭにおいて、書き込み電圧ＶＷの供給が遮断され、データのプログラムは、実行されない。

この一方で、ＸＯＲゲート８０１は、データＤＩＮとデータＤＯＵＴとが一致しない場合に、“Ｈ”レベルの信号を出力する。

ＡＮＤゲート８０２に、ＸＯＲゲート８０１からの“Ｈ”レベルの信号と“Ｈ”レベルの信号ＷＥとが、供給される。
これによって、ＡＮＤゲート８０２は、“Ｈ”レベルの信号ＷＺを、トランジスタＴＲＺに供給する。

それゆえ、データＤＩＮとデータＤＯＵＴとが一致しない場合において、“Ｈ”レベルの信号ＷＺによって、トランジスタＴＲＺは、オン状態に設定される。オン状態のトランジスタＴＲＺによって、電圧線９００Ｂは、トランジスタＴＲＢに電気的に接続される。

これによって、本実施形態のＭＲＡＭにおいて、所定の電圧値の電圧が、書き込み電圧ＶＷとして、オン状態のトランジスタＴＲＢ，ＴＲＺを介して、電圧線９００Ｂからビット線ｂＢＬｋに転送される。この結果として、本実施形態のＭＲＡＭにおいて、データのプログラムが、実行される。

このような動作が、書き込み動作時に、制御単位ＭＺ毎に並列に実行され、各制御単位ＭＺにおいて、データのプログラム又はデータのマスク処理（非プログラム）が、それぞれ実行される。

本実施形態のように、電圧線９００とイコライザ回路１６５との間に、プログラムの要否に応じてオン状態又はオフ状態に設定される回路（トランジスタ）が、設けられることによって、電圧線９００の充放電の頻度を低減できる。
以上のように、本実施形態の抵抗変化型メモリは、メモリの動作特性を改善できる。

（８） その他
尚、上述の各実施形態において、ＭＲＡＭを例に用いて、メモリセルにデータを書き込むための書き込み回路、及び、メモリセルにデータを書き込むための書き込み電圧の生成方法が、説明された。
上述の各実施形態は、ＭＴＪ素子を用いた磁気メモリであれば、ＭＲＡＭ以外の磁気メモリに適用されてもよい。

メモリ素子としての可変抵抗素子の抵抗状態の変化が、書き込み電圧のパルス形状に依存する抵抗変化型メモリであれば、本実施形態で説明された書き込み回路及び書き込み電圧の生成方法は、磁気メモリ以外の抵抗変化型メモリに適用できる。例えば、上述の実施形態は、ＲｅＲＡＭ、ＰＣＲＡＭ、及び、イオンメモリなどの中から選択される少なくとも１つの抵抗変化型メモリに適用されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００：磁気抵抗効果素子、１６：書き込み制御回路、１６０：書き込みドライバ、１６５：イコライザ回路、ＭＣ：メモリセル。

Claims (14)

1. 第１のビット線と第２のビット線との間に接続される可変抵抗素子と、
   前記第１のビット線に接続される端子を有する第１のトランジスタと、前記第１のビット線に接続される端子を有する第２のトランジスタと、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する第１の出力端子を含む第１の素子と、前記第１の出力端子に接続される第１の配線と、前記第１の配線に接続される第１の入力端子と前記第１の配線からの前記第１の信号に基づいて前記第２のトランジスタのオン及びオフを制御する第２の信号を出力する第２の出力端子とを含む第２の素子と、を含み、前記可変抵抗素子に対する書き込みを制御する書き込み制御回路と、
   第１の電圧が供給され、前記第１のトランジスタを介して前記第１のビット線に接続される第２の配線と、
   前記第１の電圧より高い第２の電圧が供給され、前記第２のトランジスタを介して前記第１のビット線に接続される第３の配線と、
   を具備し、
   前記書き込み制御回路は、
   前記第１の電圧をオン状態の前記第１のトランジスタを介して前記第１のビット線に供給した後、前記第２のトランジスタをオン状態に設定し、
   前記第２の電圧を、オン状態の前記第２のトランジスタを介して、第１のパルス幅で前記第１のビット線に供給する、
   抵抗変化型メモリ。
2. 前記第２のビット線に、前記第１の電圧より高く、前記第２の電圧より低い第３の電圧を印加するドライバ回路を、
   さらに具備する請求項１に記載の抵抗変化型メモリ。
3. 前記可変抵抗素子は、磁気抵抗効果素子である、
   請求項１又は２に記載の抵抗変化型メモリ。
4. 前記第１のビット線は、前記磁気抵抗効果素子の参照層に電気的に接続され、
   前記第２のビット線は、前記磁気抵抗効果素子の記憶層に電気的に接続されている、
   請求項３に記載の抵抗変化型メモリ。
5. 前記第１の配線に接続された時間調整回路を、
   さらに具備する請求項１乃至４のうちいずれか１項に記載の抵抗変化型メモリ。
6. 前記可変抵抗素子に対する書き込み電圧の供給前及び供給後の少なくとも一方において、前記可変抵抗素子からデータを読み出し、前記読み出されたデータが、前記可変抵抗素子に書き込むべきデータと同じであるか否かを判定する判定回路を、さらに具備し、
   前記判定回路は、
   前記読み出されたデータと前記書き込むべきデータとが一致する場合、前記書き込み制御回路が前記可変抵抗素子に前記書き込み電圧を供給しないように、前記書き込み制御回路を制御し、
   前記読み出されたデータと前記書き込むべきデータとが一致しない場合、前記書き込み制御回路が前記可変抵抗素子に前記書き込み電圧を供給するように、前記書き込み制御回路を制御する、
   請求項１乃至５のうちいずれか１項に記載の抵抗変化型メモリ。
7. 前記書き込み制御回路内に含まれ、前記第１のビット線に接続される第３のトランジスタと、
   前記第１の電圧が供給され、前記第３のトランジスタを介して前記第１のビット線に接続される第４の配線と、
   をさらに具備し、
   前記書き込み制御回路は、
   前記第２の電圧をオン状態の前記第２のトランジスタを介して前記第１のビット線に供給した後、前記第３のトランジスタを、オン状態に設定し、
   前記第１の電圧を、オン状態の前記第３のトランジスタを介して前記第１のビット線に供給する、
   請求項１乃至６のうちいずれか１項に記載の抵抗変化型メモリ。
8. 前記書き込み制御回路内に含まれ、前記第１のビット線と前記第２の配線との間に接続される第３のトランジスタ、
   をさらに具備し、
   前記書き込み制御回路は、
   前記第２の電圧をオン状態の前記第２のトランジスタを介して前記第１のビット線に供給した後、前記第３のトランジスタを、オン状態に設定し、
   前記第１の電圧を、オン状態の前記第３のトランジスタを介して前記第１のビット線に供給する、
   請求項１乃至６のうちいずれか１項に記載の抵抗変化型メモリ。
9. 前記書き込み制御回路は、
   前記第１のビット線と前記第２のビット線との間に接続される第４のトランジスタを、
   さらに含み、
   前記第２の電圧の供給の後、前記第４のトランジスタは、前記第１のビット線と前記第２のビット線とを電気的に接続する、
   請求項１乃至８のうちいずれか１項に記載の抵抗変化型メモリ。
10. 第１のビット線と第２のビット線との間に接続される可変抵抗素子と、
    前記第１のビット線に接続される端子を有する第１のトランジスタと、前記第１のビット線に接続される端子を有する第２のトランジスタと、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する第１の出力端子を含む第１の素子と、前記第１の出力端子に接続される第１の配線と、前記第１の配線に接続される第１の入力端子と前記第１の配線からの前記第１の信号に基づいて前記第２のトランジスタのオン及びオフを制御する第２の信号を出力する第２の出力端子とを含む第２の素子と、を含み、前記可変抵抗素子に対する書き込みを制御する書き込み制御回路と、
    前記第１のトランジスタを介して前記第１のビット線に接続される第２の配線と、
    前記第２のトランジスタを介して前記第１のビット線に接続される第３の配線と、
    を具備する抵抗変化型メモリ。
11. 前記書き込み制御回路内に含まれ、前記第１のビット線に接続される端子を有する第３のトランジスタと、
    前記第３のトランジスタを介して前記第１のビット線に接続される第４の配線と、
    をさらに具備する請求項１０に記載の抵抗変化型メモリ。
12. 前記書き込み制御回路内に含まれ、前記第１のビット線と前記第２の配線との間に接続される第３のトランジスタ、
    をさらに具備する請求項１０に記載の抵抗変化型メモリ。
13. 前記書き込み制御回路内に含まれ、前記第１のビット線と前記第２のビット線との間に接続される第４のトランジスタを、
    さらに具備する請求項１０乃至１２のうちいずれか１項に記載の抵抗変化型メモリ。
14. 第１のビット線と第２のビット線との間に接続される可変抵抗素子と、
    前記第１のビット線に接続される端子を有する第１のトランジスタと、前記第１のビット線に接続される端子を有する第２のトランジスタと、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する第１の出力端子を含む第１の素子と、前記第１の出力端子に接続される第１の配線と、前記第１の配線に接続される第１の入力端子と前記第１の配線からの前記第１の信号に基づいて前記第２のトランジスタのオン及びオフを制御する第２の信号を出力する第２の出力端子とを含む第２の素子と、を含み、前記可変抵抗素子に対する書き込みを制御する書き込み制御回路と、
    第１の電圧が供給され、前記第１のトランジスタを介して前記第１のビット線に接続される第２の配線と、
    前記第１の電圧より高い第２の電圧が供給され、前記第２のトランジスタを介して前記第１のビット線に接続される第３の配線と、
    を具備し、
    前記書き込み制御回路は、
    前記第２の電圧を、オン状態の前記第２のトランジスタを介して、第１のパルス幅で前記第１のビット線に供給した後、前記第１のトランジスタをオン状態に設定し、
    前記第１の電圧を、オン状態の前記第１のトランジスタを介して前記第１のビット線に供給する、
    抵抗変化型メモリ。