JP2021039815A - 半導体記憶装置 - Google Patents

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弘亘 古橋
剛士 杉本
Takeshi Sugimoto
剛士 杉本
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政則 小村
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Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数の第１配線と、複数の第１配線と交差する複数の第２配線と、複数の第１配線及び複数の第２配線の間に設けられ、抵抗変化層と、カルコゲンを含む非線形素子層と、を備える複数のメモリセルと、を備える。セット動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間にセットパルスが供給される。リセット動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間にリセットパルスが供給される。第１動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間に第１パルスが供給される。第１パルスは、セットパルスの振幅及びリセットパルスの振幅のうちの大きい方の振幅よりも大きい振幅を備え、又は、大きい方の振幅と同じ振幅及びセットパルスのパルス幅よりも大きいパルス幅を備える。
【選択図】図１７

Description

本実施形態は、半導体記憶装置に関する。
複数の第１配線と、複数の第１配線と交差する複数の第２配線と、複数の第１配線及び複数の第２配線の間に設けられ、抵抗変化層と、カルコゲンを含む非線形素子層と、を備える複数のメモリセルと、を備える半導体記憶装置が知られている。
特開２０１１−１８８３８号公報
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、複数の第１配線と、複数の第１配線と交差する複数の第２配線と、複数の第１配線及び複数の第２配線の間に設けられ、抵抗変化層と、カルコゲンを含む非線形素子層と、を備える複数のメモリセルと、を備える。セット動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間にセットパルスが供給される。リセット動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間にリセットパルスが供給される。第１動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間に第１パルスが供給される。第１パルスは、セットパルスの振幅及びリセットパルスの振幅のうちの大きい方の振幅よりも大きい振幅を備え、又は、大きい方の振幅と同じ振幅及びセットパルスのパルス幅よりも大きいパルス幅を備える。
一の実施形態に係る半導体記憶装置は、複数の第１配線と、複数の第１配線と交差する複数の第２配線と、複数の第１配線及び複数の第２配線の間に設けられ、抵抗変化層と、カルコゲンを含む非線形素子層と、を備える複数のメモリセルと、を含むメモリチップを備える。アドレスデータを含む第１コマンドセットの入力に応じて、第１動作及び第２動作を含む第１シーケンスが実行される。第１動作において、メモリチップの温度が上昇し、第２動作において、複数の第１配線のうちの一つ、及び、複数の第２配線のうちの一つの間に第１パルスが供給される。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な機能ブロック図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の構成を示す模式的な斜視図である。 同半導体記憶装置の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図５のＡで示した部分の模式的な拡大図である。 図６に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図７に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図７及び図８の一部に対応する模式的な断面図である。 同半導体記憶装置のメモリセルＭＣの電流−電圧特性を示す模式的なグラフである。 読出動作、書込動作等における選択ビット線ＢＬ及び選択ワード線ＷＬの電圧を示す模式的なグラフである。 読出動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。 セット動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。 リセット動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。 メモリチップ３２の動作電流を示す模式的な波形図である。 第１実施形態に係る半導体記憶装置のメモリセルＭＣの電流−電圧特性を示す模式的なグラフである。 第１実施形態に係るリフレッシュシーケンスについて説明するためのフローチャートである。 メモリチップ３２の動作電流を示す模式的な波形図である。 リフレッシュパルス供給動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。 第２実施形態に係るリフレッシュシーケンスについて説明するためのフローチャートである。 第３実施形態に係るリフレッシュシーケンスについて説明するためのフローチャートである。 変形例に係る電圧印加方法を示す模式的なグラフである。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応しても良いし、対応しなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において「半導体記憶装置」と言った場合には、例えば、メモリチップ又はメモリダイを意味しても良いし、メモリチップ又はメモリダイに加えてコントローラチップ又はコントローラダイを含む構成を意味しても良いし、これらの構成が搭載された装置等を意味しても良い。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［第１実施形態］
［回路構成］
まず、図１〜図３を参照して、第１実施形態に係る半導体記憶装置の回路構成について説明する。図１は、同半導体記憶装置の一部の構成を示す模式的なブロック図である。図２は、同半導体装置の一部の構成を示す模式的な回路図である。図３は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、図１に示す通り、複数のメモリセルアレイＭＣＡと、これら複数のメモリセルアレイＭＣＡを制御する周辺回路ＰＣと、周辺回路ＰＣを介してメモリセルアレイＭＣＡを制御するコントローラ２０と、を備える。
メモリセルアレイＭＣＡは、例えば、図３に示す通り、Ｚ方向に並ぶ複数のメモリマットＭＭを備える。メモリマットＭＭは、Ｘ方向に並びＹ方向に延伸する複数のビット線ＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、ビット線ＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣと、を備える。図３に示す例において、Ｚ方向に並ぶ２つのメモリマットＭＭは、ワード線ＷＬを共有する。
図２の例において、メモリセルＭＣの陰極ＥＣはビット線ＢＬに接続され、メモリセルＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＭＣは、抵抗変化素子ＶＲ及び非線形素子ＮＯを備える。
周辺回路ＰＣは、例えば図１に示す様に、複数のメモリセルアレイＭＣＡに対応して設けられた複数の行デコーダ１２（電圧転送回路）及び複数の列デコーダ１３（電圧転送回路）を備える。また、周辺回路ＰＣは、行デコーダ１２及び列デコーダ１３に行アドレス及び列アドレスを供給する上位ブロックデコーダ１４と、ビット線ＢＬ及びワード線ＷＬに供給される電圧を出力する電源回路（電圧出力回路）１５と、列デコーダ１３に接続されたカラム制御回路１６と、カラム制御回路１６に接続された入出力制御回路１７と、上位ブロックデコーダ１４、電源回路１５、カラム制御回路１６及び入出力制御回路１７を制御する制御回路１８と、を備える。
行デコーダ１２は、例えば、複数のワード線ＷＬ及び複数の電圧供給線Ｖｐ，ＶＵＸの間に接続された複数の転送トランジスタを備える。行デコーダ１２は、供給された行アドレスに対応する選択ワード線ＷＬを電圧供給線Ｖｐと導通させ、その他の非選択ワード線ＷＬを電圧供給線ＶＵＸと導通させる。
列デコーダ１３は、例えば、複数のビット線ＢＬ及び複数の電圧供給線Ｖｎ，ＶＵＢの間に接続された複数の転送トランジスタを備える。列デコーダ１３は、供給された列アドレスに対応する選択ビット線ＢＬを配線ＬＤＱと導通させ、その他の非選択ビット線ＢＬを電圧供給線ＶＵＢと導通させる。
電源回路１５は、例えば、レギュレータ等の降圧回路を複数の電圧供給線Ｖｐ，ＶＵＸ，Ｖｎ，ＶＵＢに対応して複数備える。電源回路１５は、制御回路１８からの制御信号に従って適宜電源電圧を降圧し、これら複数の電圧供給線Ｖｐ，ＶＵＸ，Ｖｎ，ＶＵＢの電圧を調整する。
カラム制御回路１６は、例えば、配線ＬＤＱに接続されたセンスアンプ回路及び電圧転送回路と、データバッファ回路と、を備える。センスアンプ回路は、制御回路１８からの制御信号に従って配線ＬＤＱの電圧又は電流と所定のしきい値との大小関係を検知し、“０”又は“１”のデータとしてデータバッファ回路に出力する。電圧転送回路は、制御回路１８からの制御信号に従い、データバッファ回路内の“０”のビットに対応する配線ＬＤＱを電圧供給線Ｖｎと導通させ、“１”のビットに対応する配線ＬＤＱを電圧供給線ＶＵＢと導通させる。尚、“０”のビットと“１”のビットとの関係は、逆であっても良い。
入出力制御回路１７は、カラム制御回路１６内のデータバッファ回路から受信したデータを、コントローラ２０に出力する。また、入出力制御回路１７は、コントローラ２０から受信したデータを、カラム制御回路１６内のデータバッファ回路に出力する。
コントローラ２０は、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
［構成例］
次に、図４〜図９を参照して、本実施形態に係る半導体記憶装置の構成例について、より具体的に説明する。
図４は、本実施形態に係るメモリシステムの構成例を示す模式的な平面図である。本実施形態に係るメモリシステムは、実装基板３１と、実装基板３１に搭載された複数のメモリチップ３２と、実装基板３１に搭載されたコントローラチップ３３と、を備える。複数のメモリチップ３２は、それぞれ、図１等を参照して説明した複数のメモリセルアレイＭＣＡ及び周辺回路ＰＣを含む。複数のメモリチップ３２は、それぞれ、実装基板３１上に設けられたプリント配線等を介してコントローラチップ３３に接続される。コントローラチップ３３は、図１を参照して説明したコントローラ２０に対応する。コントローラチップ３３は、実装基板３１上に設けられたプリント配線、及び、実装基板３１端部に設けられた端子３４等を介してホストコンピュータ等に接続される。
図５は、メモリチップ３２の構成例を示す模式的な平面図である。メモリチップ３２は、基板１００を備える。基板１００には、メモリ領域ＭＡ及び周辺領域ＰＡが設けられる。メモリ領域ＭＡには、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のメモリセルアレイＭＣＡが設けられる。周辺領域ＰＡには、周辺回路ＰＣの一部が設けられる。尚、本実施形態に係るメモリチップ３２の周辺領域ＰＡには、温度センサＴＳが設けられる。
図６は、図５のＡで示した部分の模式的な拡大図である。図７は、図６に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図８は、図６に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図９は、図７及び図８の一部に対応する模式的な断面図である。
図７に示す通り、本実施形態に係る半導体記憶装置は、配線層２００と、配線層２００上に設けられたメモリ層３００と、メモリ層３００上に設けられたメモリ層４００と、を備える。
配線層２００は、コンタクト配線２０１（図７）と、コンタクト配線２０１の間に設けられた絶縁層２０２（図７）と、を備える。
コンタクト配線２０１は、Ｚ方向に延伸し、ビット線ＢＬに接続されたコンタクトとして機能する。コンタクト配線２０１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
絶縁層２０２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
メモリ層３００は、例えば図９に示す様に、導電層３０１と、バリア導電層３０２と、電極層３０３と、カルコゲン層３０４と、電極層３０５と、バリア導電層３０６と、カルコゲン層３０７と、バリア導電層３０８と、電極層３０９と、バリア導電層３１０と、導電層３１１と、を含む。
導電層３０１は、絶縁層２０２の上面に設けられる。導電層３０１は、Ｙ方向に延伸し、ビット線ＢＬの一部として機能する。導電層３０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層３０２は、導電層３０１の上面に設けられる。バリア導電層３０２は、Ｙ方向に延伸し、ビット線ＢＬの一部として機能する。バリア導電層３０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０３は、バリア導電層３０２の上面に設けられる。電極層３０３は、メモリセルＭＣの陰極ＥＣとして機能する。電極層３０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層３０４は、電極層３０３の上面に設けられる。カルコゲン層３０４は、非線形素子ＮＯとして機能する。例えば、カルコゲン層３０４に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層３０４は高抵抗状態である。カルコゲン層３０４に印加される電圧が所定のしきい値に達すると、カルコゲン層３０４は低抵抗状態となり、カルコゲン層３０４に流れる電流は複数桁増大する。カルコゲン層３０４に印加される電圧が一定の時間所定の電圧を下回ると、カルコゲン層３０４は再度高抵抗状態となる。
カルコゲン層３０４は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０４は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層３０４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
電極層３０５は、カルコゲン層３０４の上面に設けられる。電極層３０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層３０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層３０６は、電極層３０５の上面に設けられる。バリア導電層３０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層３０７は、バリア導電層３０６の上面に設けられる。カルコゲン層３０７は、抵抗変化素子ＶＲとして機能する。カルコゲン層３０７は、例えば、結晶領域及び相変化領域を備える。相変化領域は、結晶領域よりも陰極側に設けられる。相変化領域は、溶融温度以上の加熱と急速な冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、相変化領域は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態（セット状態：低抵抗状態）となる。
カルコゲン層３０７は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０７は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層３０７は、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層３０７は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。
バリア導電層３０８は、カルコゲン層３０７の上面に設けられる。バリア導電層３０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０９は、バリア導電層３０８の上面に設けられる。電極層３０９は、メモリセルＭＣの陽極ＥＡとして機能する。電極層３０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層３１０は、電極層３０９の上面に設けられる。バリア導電層３１０は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層３１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層３１１は、バリア導電層３１０の上面に設けられる。導電層３１１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層３１１は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図７に示す様に、メモリ層３００中の構成のＸ方向の側面には、バリア絶縁層３２１と、これらの構成の間に設けられた絶縁層３２２と、が設けられる。バリア絶縁層３２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図８に示す様に、メモリ層３００中の構成のＹ方向の側面には、バリア絶縁層３２４と、これらの構成の間に設けられた絶縁層３２５と、が設けられる。バリア絶縁層３２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
メモリ層４００は、例えば図９に示す様に、導電層４０１と、バリア導電層４０２と、電極層４０３と、カルコゲン層４０４と、電極層４０５と、バリア導電層４０６と、カルコゲン層４０７と、バリア導電層４０８と、電極層４０９と、バリア導電層４１０と、導電層４１１と、を含む。
導電層４０１は、導電層３１１の上面に設けられる。導電層４０１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層４０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層４０２は、導電層４０１の上面に設けられる。バリア導電層４０２は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層４０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０３は、バリア導電層４０２の上面に設けられる。電極層４０３は、メモリセルＭＣの陽極ＥＡとして機能する。電極層４０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層４０４は、電極層４０３の上面に設けられる。カルコゲン層４０４は、カルコゲン層３０４と同様に、非線形素子ＮＯとして機能する。カルコゲン層４０４は、例えば、カルコゲン層３０４と同様の材料を含む。
電極層４０５は、カルコゲン層４０４の上面に設けられる。電極層４０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層４０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層４０６は、電極層４０５の上面に設けられる。バリア導電層４０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層４０７は、バリア導電層４０６の上面に設けられる。カルコゲン層４０７は、カルコゲン層３０７と同様に、抵抗変化素子ＶＲとして機能する。カルコゲン層４０７は、例えば、カルコゲン層３０７と同様の材料を含む。
バリア導電層４０８は、カルコゲン層４０７の上面に設けられる。バリア導電層４０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０９は、バリア導電層４０８の上面に設けられる。電極層４０９は、メモリセルＭＣの陰極ＥＣとして機能する。電極層４０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層４１０は、電極層４０９の上面に設けられる。バリア導電層４１０は、Ｙ方向に延伸し、ビット線ＢＬの一部として機能する。バリア導電層４１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層４１１は、バリア導電層４１０の上面に設けられる。導電層４１１は、Ｙ方向に延伸し、ビット線ＢＬの一部として機能する。導電層４１１は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図８に示す様に、メモリ層４００中の構成のＹ方向の側面には、バリア絶縁層４２１と、これらの構成の間に設けられた絶縁層４２２と、が設けられる。バリア絶縁層４２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４２２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図７に示す様に、メモリ層４００中の構成のＸ方向の側面には、バリア絶縁層４２４と、これらの構成の間に設けられた絶縁層４２５と、が設けられる。バリア絶縁層４２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４２５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
図１０は、本実施形態に係るメモリセルＭＣの電流−電圧特性を示す模式的なグラフである。横軸は、メモリセルＭＣの陰極ＥＣを基準とした陽極ＥＡの電圧であるセル電圧Ｖｃｅｌｌを示している。縦軸は、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌを対数軸で示している。
セル電流Ｉｃｅｌｌが所定の電流値Ｉ１よりも小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電流Ｉｃｅｌｌが電流値Ｉ１に達した時点で、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ１に達する。また、高抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ２に達する。電圧Ｖ２は、電圧Ｖ１よりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ１より大きく電流値Ｉ２より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に減少する。この範囲において、高抵抗状態のメモリセルのセル電圧Ｖｃｅｌｌは、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌよりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ２より大きく電流値Ｉ３より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。この範囲では、セル電流Ｉｃｅｌｌの増大に応じて高抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌが急激に減少して、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌと同程度となる。
セル電流Ｉｃｅｌｌが電流値Ｉ３より大きい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。
この状態から、セル電流Ｉｃｅｌｌを電流値Ｉ１よりも小さい大きさまで急速に減少させた場合、カルコゲン層３０７，４０７は高抵抗状態となる。また、セル電流Ｉｃｅｌｌを一定以上の時間電流値Ｉ２と電流値Ｉ３との間の電流に維持してからセル電流Ｉｃｅｌｌを電流値Ｉ１よりも小さい大きさまで減少させた場合、カルコゲン層３０７，４０７は低抵抗状態となる。
［動作］
次に、図１１〜図１４を参照して、本実施形態に係る半導体記憶装置の読出動作及び書込動作について説明する。尚、書込動作としては、セット動作及びリセット動作について説明する。
図１１は、読出動作、書込動作等における選択ビット線ＢＬ及び選択ワード線ＷＬの電圧を示す模式的なグラフである。縦軸は選択ビット線ＢＬ及び選択ワード線ＷＬの電圧を示しており、横軸は時間を示している。
［読出動作］
図１２は、読出動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。尚、図１２等には、Ｘ方向に並ぶ複数のビット線ＢＬとして、ビット線ＢＬ１〜ＢＬ５を例示している。また、Ｙ方向に並ぶ複数のワード線ＷＬとして、ワード線ＷＬ１〜ＷＬ５を例示している。また、ビット線ＢＬ１〜ＢＬ５及びワード線ＷＬ１〜ＷＬ５に接続された複数のメモリセルＭＣとして、メモリセルＭＣ１１〜ＭＣ５５を例示している。以下の説明においては、メモリセルＭＣ３３が選択メモリセルＭＣである場合について例示する。
読出動作に際しては、例えば、基板１００上に設けられた複数のメモリマットＭＭからＸ方向に並ぶ複数のメモリマットＭＭを選択し（図５参照）、これら複数のメモリマットＭＭにおいて、下記の動作を実行する。即ち、選択ビット線ＢＬ３に電圧−Ｖｒｅａｄ／２を転送する。例えば、選択ビット線ＢＬ３を電圧供給線Ｖｎと導通させ、電圧供給線Ｖｎの電圧を電圧−Ｖｒｅａｄ／２に設定する。また、非選択ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に電圧０Ｖを転送する。例えば、非選択ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５を電圧供給線ＶＵＢと導通させ、電圧供給線ＶＵＢの電圧を電圧０Ｖに設定する。また、選択ワード線ＷＬ３に電圧Ｖｒｅａｄ／２を転送する。例えば、選択ワード線ＷＬ３を電圧供給線Ｖｐと導通させ、電圧供給線Ｖｐの電圧を電圧Ｖｒｅａｄ／２に設定する。また、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に電圧０Ｖを転送する。例えば、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５を電圧供給線ＶＵＸと導通させ、電圧供給線ＶＵＸの電圧を電圧０Ｖに設定する。
図１１に示す様に、選択メモリセルＭＣには、振幅Ｖｒｅａｄ、パルス幅ｔｒｅａｄの読出パルスが供給される。選択メモリセルＭＣ３３がセット状態（低抵抗状態：結晶状態）である場合には選択メモリセルＭＣ３３に電流が流れる。一方、選択メモリセルＭＣ３３がリセット状態（高抵抗状態：アモルファス状態）である場合には選択メモリセルＭＣ３３には電流がほぼ流れない。
また、読出動作に際しては、例えば、選択された複数のメモリマットＭＭから１ビットずつデータを読み出す。即ち、カラム制御回路１６中のセンスアンプ回路によって選択ビット線ＢＬ３の電圧又は電流と所定のしきい値との大小関係を検知して、“０”又は“１”のデータとしてデータバッファ回路に出力する。また、データバッファ回路中のデータを、入出力制御回路１７を介してコントローラ２０に出力する。コントローラ２０は、受信したデータに対して誤り検出／訂正等を行い、ホストコンピュータ等に出力する。
尚、読出動作に際しては、選択ビット線ＢＬ３又は選択ワード線ＷＬ３に接続された非選択メモリセルＭＣ１３，ＭＣ２３，ＭＣ４３，ＭＣ５３，ＭＣ３１，ＭＣ３２，ＭＣ３４，ＭＣ３５（以下、「半選択メモリセル」等と呼ぶ。）に、電圧Ｖｒｅａｄ／２が供給される。しかしながら、電圧Ｖｒｅａｄ／２は図１０の電圧Ｖ１よりも小さく設定されるため、これらの半選択メモリセルＭＣ１３，ＭＣ２３，ＭＣ４３，ＭＣ５３，ＭＣ３１，ＭＣ３２，ＭＣ３４，ＭＣ３５には電流がほぼ流れない。
［セット動作］
図１３は、セット動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。
セット動作に際しては、例えば、基板１００上に設けられた複数のメモリマットＭＭからＸ方向に並ぶ複数のメモリマットＭＭを選択し（図５参照）、これら複数のメモリマットＭＭにおいて、下記の動作を実行する。即ち、データバッファ回路中の“０”のビット（又は“１”のビット）に対応する選択ビット線ＢＬ３に電圧−Ｖｓｅｔ／２を転送し、それ以外の選択ビット線ＢＬ３に電圧０Ｖを転送する。また、非選択ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に電圧０Ｖを転送する。また、選択ワード線ＷＬに電圧Ｖｓｅｔ／２を転送する。また、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に電圧０Ｖを転送する。
図１１に示す様に、選択メモリセルＭＣには、振幅Ｖｓｅｔ、パルス幅ｔｓｅｔのセットパルス（書込パルス）が供給される。振幅Ｖｓｅｔは振幅Ｖｒｅａｄより大きい。また、パルス幅ｔｓｅｔはパルス幅ｔｒｅａｄより大きい。これにより、メモリセルＭＣに電流が流れ、ジュール熱が発生し、カルコゲン層３０７又はカルコゲン層４０７が加熱される。従って、選択メモリセルＭＣ３３がリセット状態であった場合、選択メモリセルＭＣ３３中のカルコゲン層３０７又はカルコゲン層４０７に含まれるアモルファス部分が結晶化して、選択メモリセルＭＣ３３がセット状態となる。
尚、セット動作に際しては、半選択メモリセルＭＣ１３，ＭＣ２３，ＭＣ４３，ＭＣ５３，ＭＣ３１，ＭＣ３２，ＭＣ３４，ＭＣ３５に、電圧Ｖｓｅｔ／２が供給される。しかしながら、電圧Ｖｓｅｔ／２は図１０の電圧Ｖ１よりも小さく設定されるため、これら半選択メモリセルＭＣ１３，ＭＣ２３，ＭＣ４３，ＭＣ５３，ＭＣ３１，ＭＣ３２，ＭＣ３４，ＭＣ３５には電流がほぼ流れない。
［リセット動作］
図１４は、リセット動作に際してビット線ＢＬ及びワード線ＷＬに供給される電圧を示す模式的な図である。
リセット動作に際しては、例えば、基板１００上に設けられた複数のメモリマットＭＭからＸ方向に並ぶ複数のメモリマットＭＭを選択し（図５参照）、これら複数のメモリマットＭＭにおいて、下記の動作を実行する。即ち、データバッファ回路中の“０”のビット（又は“１”のビット）に対応する選択ビット線ＢＬ３に電圧−Ｖｒｅｓｅｔ／２を転送し、それ以外の選択ビット線ＢＬ３に電圧０Ｖを転送する。また、非選択ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に電圧０Ｖを転送する。また、選択ワード線ＷＬ３に電圧Ｖｒｅｓｅｔ／２を転送する。また、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に電圧０Ｖを転送する。
図１１に示す様に、選択メモリセルＭＣには、振幅Ｖｒｅｓｅｔ、パルス幅ｔｒｅｓｅｔのリセットパルス（書込パルス）が供給される。振幅Ｖｒｅｓｅｔは振幅Ｖｓｅｔより大きい。また、パルス幅ｔｒｅｓｅｔはパルス幅ｔｓｅｔより小さい。これにより、メモリセルＭＣに電流が流れ、ジュール熱が発生し、カルコゲン層３０７又はカルコゲン層４０７が溶融状態となる。従って、この状態で選択ビット線ＢＬ及び選択ワード線ＷＬの電圧を急激に下げることにより、ジュール熱の供給が止まってカルコゲン層３０７又はカルコゲン層４０７が急激に冷却され、カルコゲン層３０７又はカルコゲン層４０７の溶融部分がアモルファス状態で固相化して、選択メモリセルＭＣ３３がリセット状態となる。
尚、リセット動作に際しては、半選択メモリセルＭＣ１３，ＭＣ２３，ＭＣ４３，ＭＣ５３，ＭＣ３１，ＭＣ３２，ＭＣ３４，ＭＣ３５に、電圧Ｖｒｅｓｅｔ／２が供給される。しかしながら、電圧Ｖｒｅｓｅｔ／２は図１０の電圧Ｖ１よりも小さく設定されるため、これらの半選択メモリセルＭＣ１３，ＭＣ２３，ＭＣ４３，ＭＣ５３，ＭＣ３１，ＭＣ３２，ＭＣ３４，ＭＣ３５には電流がほぼ流れない。
［コントローラチップ３３のアクセス］
上記読出動作及び書込動作は、コントローラチップ３３（図４）からのアクセスに応じて、メモリチップ３２（図４）で実行される。ここで、上記読出動作及び書込動作を連続して実行すると、メモリチップ３２の温度が上昇し続けてしまう場合がある。そこで、本実施形態においては、所定時間の間メモリチップ３２を動作させたのち、所定時間の間メモリチップ３２にアクセスしない冷却時間を設けている。図１５は、この様なメモリチップ３２の動作の様子を示す模式的なグラフであり、横軸は時間を、縦軸はメモリチップ３２の電源電圧供給用のパッド電極に流れる電流（以下、「動作電流」等と呼ぶ。）を示している。図１５の例では、時間ｔａｃｃｅｓｓの間メモリチップ３２において読出動作、書込動作等を実行させたのち、冷却時間ｔｃｏｏｌの間はメモリチップ３２にアクセスしていない。尚、図１５は模式的な図であり、時間ｔａｃｃｅｓｓ及び冷却時間ｔｃｏｏｌの長さは適宜調整可能である。
［非線形素子ＮＯの特性の変化］
上述の通り、本実施形態に係る半導体記憶装置においては、非線形素子ＮＯとしてカルコゲン層３０４及び４０４を採用している。ここで、カルコゲン層３０４及び４０４は非線形素子ＮＯとして好適な特性を有するものの、高抵抗状態のままで所定以上の時間が経過してしまうと、徐々に高抵抗化してしまう場合がある。特に高抵抗状態のメモリセルＭＣにおいて高抵抗化が進行してしまった場合、例えば図１６に例示する様に、カルコゲン層３０４及び４０４を低抵抗状態とするための電圧Ｖ２がセット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔよりも大きい電圧Ｖ２´まで増大してしまう場合がある。また、場合によっては、電圧Ｖ２´がメモリチップ３２に供給される電源電圧よりも大きくなってしまう場合がある。この様なメモリセルＭＣは、セット状態とすることが困難になってしまう場合がある。
［リフレッシュシーケンス］
上述の様なカルコゲン層３０４又は４０４を含むメモリセルＭＣに対して電圧Ｖ２´近傍の電圧を長時間供給し続けると、カルコゲン層３０４又は４０４が再度低抵抗状態に遷移する場合がある。また、一度低抵抗状態に遷移したカルコゲン層３０４又は４０４の電圧Ｖ２´は、再度電圧Ｖ２程度まで低下する場合がある。
また、上述のカルコゲン層３０７及び４０７の抵抗値は、温度の上昇に伴って減少する。従って、メモリチップ３２の温度を一時的に上昇させることにより、メモリセルＭＣ全体の抵抗値を減少させて、上述の様なメモリセルＭＣに電流が流れやすい状態とすることが可能である。
そこで、本実施形態においては、上述の様なカルコゲン層３０４又は４０４を含むメモリセルＭＣを検知し、特性の変化が検知されたメモリセルＭＣを含むメモリチップ３２の温度を上昇させ、このカルコゲン層３０４又は４０４を含むメモリセルＭＣに所定の電圧を供給する。以下、この様な動作を、「リフレッシュシーケンス」と呼ぶ。
次に、図１７を参照して、本実施形態に係る半導体記憶装置のリフレッシュシーケンスについてより詳しく説明する。図１７は、本実施形態に係るリフレッシュシーケンスについて説明するためのフローチャートである。
上述の通り、コントローラチップ３３は、複数のメモリチップ３２に接続されている（図４）。コントローラチップ３３は、読出動作、書込動作等を行っていないメモリチップ３２（以下、「アイドル状態」のメモリチップ３２等と呼ぶ。）にアクセスして、リフレッシュシーケンスを実行する。
ステップＳ１０１では、コントローラチップ３３内のＲＯＭ等に記憶されている不良ビットのアドレスデータを読み出し、この不良ビットのアドレスデータ及びリフレッシュシーケンスを実行する旨のコマンドデータを１つのコマンドセットとして、メモリチップ３２に入力する。尚、不良ビットは、書込動作に際してベリファイ動作を実行し、これによって取得しても良いし、その他の方法によって取得しても良い。
ステップＳ１０２では、例えば図１８に示す通り、複数の選択メモリセルＭＣに対応するメモリチップ３２へのアクセス頻度を増大させて、このメモリチップ３２の温度を上昇させる。図１８における時間ｔａｃｃｅｓｓは図１５における時間ｔａｃｃｅｓｓと同程度である。一方、図１８における冷却時間ｔｃｏｏｌ´は、図１５における冷却時間ｔｃｏｏｌよりも短い。即ち、リフレッシュシーケンス中においては、通常の読出動作又は書込動作等を実行する場合と比較して、メモリチップ３２へのアクセスがより頻繁に行われる。これにより、メモリチップ３２の温度が上昇する。尚、冷却時間ｔｃｏｏｌ´は、例えば、メモリチップ３２上に設けられた温度センサＴＳの出力信号に応じて調整しても良い。また、ステップＳ１０２においては、通常のメモリセルＭＣでなく、ダミーセルへのアクセスを行っても良い。ダミーセルは、例えば、メモリセルアレイＭＣＡの端部、周辺領域ＰＡ等に設けられる構造であり、メモリセルＭＣと同様の積層構造を備える。ただし、ダミーセルはデータの記憶には用いられない。
尚、ステップＳ１０２の処理は、メモリチップ３２の温度を上昇させるための処理であり、具体的な方法は適宜調整可能である。例えば、図１８の例では、図１５の例よりも短い冷却時間ｔｃｏｏｌ´を採用することによってメモリチップ３２の温度を上昇させている。しかしながら、例えば、上記冷却時間を省略してしまうことも可能である。この様に、ジュール熱によってメモリチップ３２の温度を上昇させる場合、少なくとも、単位時間当たりにメモリチップ３２に流れる電流量、又は、一定の期間内にメモリチップ３２に流れる電流の平均値を増大させればよい。
また、ステップＳ１０２の処理は、コントローラチップ３３によるメモリチップ３２へのアクセス頻度を増大させるのではなく、メモリチップ３２の内部で自動的に実行しても良い。
ステップＳ１０３では、複数の選択メモリセルＭＣに対して、リフレッシュパルス供給動作を実行する。
リフレッシュパルス供給動作に際しては、例えば、基板１００上に設けられた複数のメモリマットＭＭから、複数の選択メモリセルＭＣに対応する複数のメモリマットＭＭを選択し（図５参照）、これら複数のメモリマットＭＭにおいて、下記の動作を実行する。即ち、例えば図１９に示す通り、データバッファ回路中の“０”のビット（又は“１”のビット）に対応する選択ビット線ＢＬに電圧−Ｖｒｅｆｒｅｓｈ／２を転送し、それ以外の選択ビット線ＢＬに電圧０Ｖを転送する。また、非選択ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に電圧０Ｖを転送する。また、選択ワード線ＷＬ３に電圧Ｖｒｅｆｒｅｓｈ／２を転送する。また、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に電圧０Ｖを転送する。
図１１に示す様に、選択メモリセルＭＣには、振幅Ｖｒｅｆｒｅｓｈ、パルス幅ｔｒｅｆｒｅｓｈのリフレッシュパルスが供給される。
リフレッシュパルスの振幅Ｖｒｅｆｒｅｓｈは適宜調整可能である。例えば、リフレッシュパルス供給動作では、リフレッシュパルスの供給によってメモリセルＭＣに電流を流す。このためには、例えば、リフレッシュパルスの振幅Ｖｒｅｆｒｅｓｈを、セットパルスの振幅Ｖｓｅｔ及びリセットパルスの振幅Ｖｒｅｓｅｔのうちの大きい方の振幅より大きく設定することも可能である。また、リフレッシュパルスの振幅Ｖｒｅｆｒｅｓｈをセットパルスの振幅Ｖｓｅｔ及びリセットパルスの振幅Ｖｒｅｓｅｔのうちの大きい方の振幅と同程度に設定し、更に、リフレッシュパルスのパルス幅ｔｒｅｆｒｅｓｈをセットパルスのパルス幅ｔｒｅｓｅｔよりも大きく設定することも考えられる。尚、図示の例において、振幅Ｖｒｅｆｒｅｓｈは振幅Ｖｒｅｓｅｔと等しい。
また、リフレッシュパルスのパルス幅ｔｒｅｆｒｅｓｈは適宜調整可能である。例えば、リフレッシュパルス供給動作では、図１６を参照して説明した様に電流が流れづらくなってしまったメモリセルＭＣに電圧を印加し続けて、電流が流れ出すのを待つ。このためには、例えば、リフレッシュパルスのパルス幅ｔｒｅｆｒｅｓｈをセットパルスのパルス幅ｔｓｅｔより大きくすることが考えられる。ただし、リフレッシュパルスの振幅Ｖｒｅｆｒｅｓｈが十分大きい場合には、カルコゲン層３０４又は４０４の温度が十分高くなるため、リフレッシュパルスのパルス幅ｔｒｅｆｒｅｓｈがセットパルスのパルス幅ｔｓｅｔより短くても、カルコゲン層３０４又は４０４中のイオンが十分に拡散すると考えられる。尚、図示の例において、リフレッシュパルスのパルス幅ｔｒｅｆｒｅｓｈはセットパルスのパルス幅ｔｓｅｔより大きい。
ステップＳ１０４では、複数の選択メモリセルＭＣに対して読出動作を実行し、これら複数の選択メモリセルＭＣがセット状態となったか否かを判定する。制御回路１８は、例えば、１つでもリセット状態の選択メモリセルＭＣが検出された場合には選択メモリセルＭＣがセット状態にならなかったものとして判定しても良い。また、制御回路１８は、例えば、リセット状態の選択メモリセルＭＣが所定数以上である場合に、選択メモリセルＭＣがセット状態にならなかったものとして判定しても良い。セット状態になったと判定した場合にはステップＳ１０５に進む。セット状態にならなかったと判定した場合にはステップＳ１０３に進む。
ステップＳ１０５では、リフレッシュシーケンスを終了するか否かを判定する。この判定は種々の条件に応じて実行可能である。例えば、全ての不良ビットに対応するメモリセルＭＣに対してリフレッシュシーケンスを実行した場合には、リフレッシュシーケンスを終了する。リフレッシュシーケンスを終了しない場合にはステップＳ１０１に進む。
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図２０は、第２実施形態に係るリフレッシュシーケンスについて説明するためのフローチャートである。
本実施形態に係るリフレッシュシーケンスは、基本的には第１実施形態に係るリフレッシュシーケンスと同様に行われる。しかしながら、本実施形態に係るリフレッシュシーケンスにおいては、ステップＳ１０１とステップＳ１０２との間において、選択メモリセルＭＣ３３（図１９）と隣接する非選択メモリセルＭＣ２３，ＭＣ４３，ＭＣ３２，ＭＣ３４（以下、「隣接メモリセル」等と呼ぶ。）に対して読出動作が実行される（ステップＳ２０１）。ここで読み出されたデータは、例えば、他のメモリマットＭＭ等に一時的に保存される。また、本実施形態に係るリフレッシュシーケンスにおいては、ステップＳ１０４とステップＳ１０５との間において、隣接メモリセルＭＣ２３，ＭＣ４３，ＭＣ３２，ＭＣ３４に対して書込動作が実行される。書き込まれるデータは、ステップＳ２０１においてこれら隣接メモリセルＭＣから読み出されたデータである。
ここで、リフレッシュシーケンスにおいては、選択メモリセルＭＣ３３において生じる熱の影響等により、隣接メモリセルＭＣ２３，ＭＣ４３，ＭＣ３２，ＭＣ３４のデータが変化してしまう可能性がある。本実施形態によれば、この様な隣接メモリセルＭＣへの影響を防止することが可能である。
尚、本実施形態においては、４つの隣接メモリセルＭＣ２３，ＭＣ４３，ＭＣ３２，ＭＣ３４全てに対して読出動作及び書込動作を実行しても良いし、４つの隣接メモリセルＭＣ２３，ＭＣ４３，ＭＣ３２，ＭＣ３４のいずれか１つ、２つ又は３つに対して読出動作及び書込動作を実行しても良い
［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図２１は、第３実施形態に係るリフレッシュシーケンスについて説明するためのフローチャートである。
図１７及び図１８を参照して説明した通り、第１実施形態に係るリフレッシュシーケンスにおいては、ステップＳ１０２において複数の選択メモリセルＭＣに対応するメモリチップ３２へのアクセス頻度を増大させ、これによってメモリチップ３２の温度を上昇させていた。しかしながら、メモリチップ３２の温度を上昇させる方法は、適宜変更可能である。例えば第３実施形態においては、図２１に示す通り、ステップＳ３０１において、メモリチップ３２の冷却風速を低減させる。例えば、図４に例示した様なメモリシステムを冷却する冷却ファンの回転速度を低減させ、又は、冷却ファンを停止させる。この様な方法によっても、メモリチップ３２の温度を上昇させることが可能である。
尚、第３実施形態においても、第２実施形態のステップＳ２０１，Ｓ２０２に対応する処理を実行しても良い。
［その他の実施形態］
以上、第１〜第３の実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成等は適宜変更可能である。
例えば、第１の実施形態においては、図１２〜図１４及び図１９を参照して説明した通り、読出動作、書込動作及びリフレッシュパルス供給動作において、選択ワード線ＷＬに対応する電圧供給線Ｖｐに正極性の電圧が供給され、選択ビット線ＢＬに対応する電圧供給線Ｖｎに負極性の電圧が供給され、非選択ワード線ＷＬに対応する電圧供給線ＶＵＸ及び非選択ビット線ＢＬに対応する電圧供給線ＶＵＢには０Ｖが供給されていた。
しかしながら、例えば図２２に示す通り、負極性の電圧を使用しない方法を採用することも可能である。この場合には、読出動作、書込動作及びリフレッシュパルス供給動作において、例えば図２２に示す通り、選択ワード線ＷＬに対応する電圧供給線Ｖｐに正極性の電圧を供給し、選択ビット線ＢＬに対応する電圧供給線Ｖｎに０Ｖを供給し、非選択ワード線ＷＬに対応する電圧供給線ＶＵＸ及び非選択ビット線ＢＬに対応する電圧供給線ＶＵＢに電圧供給線Ｖｐの電圧の半分程度の電圧を供給しても良い。
また、上述のリフレッシュシーケンスを実行する条件及びタイミング等も、適宜調整可能である。例えば、上述のリフレッシュシーケンスは、コントローラチップ３３（図４）等によって所定以上の誤りビット率が検出された際に実行しても良い。また、上述のリフレッシュシーケンスは、所定以上の時間の経過（例えば数日、数か月等）に応じて実行しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…基板、２００…配線層、２０１…コンタクト配線、２０２…絶縁層、３００，４００…メモリ層、３０１，４０１…導電層、３０２，４０２…バリア導電層、３０３，４０３…電極層、３０４，４０４…カルコゲン層、３０５，４０５…電極層、３０６，４０６…バリア導電層、３０７，４０７…カルコゲン層、３０８，４０８…バリア導電層、３０９，４０９…電極層、３１０，４１０…バリア導電層、３１１，４１１…導電層。

Claims (5)

  1. 複数の第１配線と、
    前記複数の第１配線と交差する複数の第２配線と、
    前記複数の第１配線及び前記複数の第２配線の間に設けられ、抵抗変化層と、カルコゲンを含む非線形素子層と、を備える複数のメモリセルと
    を備え、
    セット動作において、前記複数の第１配線のうちの一つ、及び、前記複数の第２配線のうちの一つの間にセットパルスが供給され、
    リセット動作において、前記複数の第１配線のうちの一つ、及び、前記複数の第２配線のうちの一つの間にリセットパルスが供給され、
    第１動作において、前記複数の第１配線のうちの一つ、及び、前記複数の第２配線のうちの一つの間に第１パルスが供給され、
    前記第１パルスは、
    前記セットパルスの振幅及び前記リセットパルスの振幅のうちの大きい方の振幅よりも大きい振幅を備え、又は、
    前記大きい方の振幅と同じ振幅及び前記セットパルスのパルス幅よりも大きいパルス幅を備える
    半導体記憶装置。
  2. 前記複数の第１配線と、前記複数の第２配線と、前記複数のメモリセルと、を備えるメモリチップを備え、
    前記セット動作が開始されるタイミングにおいて前記メモリチップは第１の温度を有し、
    前記第１動作が開始されるタイミングにおいて前記メモリチップは第２の温度を有し、
    前記第２の温度は前記第１の温度よりも大きい
    請求項１記載の半導体記憶装置。
  3. 前記複数の第１配線と、前記複数の第２配線と、前記複数のメモリセルと、を備えるメモリチップを備え、
    前記セット動作が開始されるより前の第１のタイミングから前記セット動作が開始される第２のタイミングにかけて、前記メモリチップに流れる電流の平均値を第１の電流とし、
    前記第１動作が開始されるより前の第３のタイミングから前記第１動作が開始される第４のタイミングにかけて、前記メモリチップに流れる電流の平均値を第２の電流とし、
    前記第１のタイミングから前記第２のタイミングまでの時間が、前記第３のタイミングから前記第４のタイミングまでの時間と同じとすると、
    前記第２の電流は、前記第１の電流よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 複数の第１配線と、
    前記複数の第１配線と交差する複数の第２配線と、
    前記複数の第１配線及び前記複数の第２配線の間に設けられ、抵抗変化層と、カルコゲンを含む非線形素子層と、を備える複数のメモリセルと
    を含むメモリチップを備え、
    アドレスデータを含む第１コマンドセットの入力に応じて、第１動作及び第２動作を含む第１シーケンスが実行され、
    前記第１動作において、前記メモリチップの温度が上昇し、
    前記第２動作において、前記複数の第１配線のうちの一つ、及び、前記複数の第２配線のうちの一つの間に第１パルスが供給される
    半導体記憶装置。
  5. 前記第１シーケンスにおいて、
    前記第２動作が実行される前に、ｎ（ｎは１以上４以下の自然数）回の読出動作が実行され、
    前記第２動作が実行された後に、ｎ（ｎは１以上４以下の自然数）回の書込動作が実行される
    請求項４記載の半導体記憶装置。

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