KR101411499B1 - 가변 저항 메모리 장치 및 그것의 관리 방법 - Google Patents

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Abstract

본 발명에 따른 가변 저항 메모리 장치의 관리 방법은, 선택된 메모리 영역에 기입될 쓰기 데이터를 입력받는 단계; 및 상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 영역에 선택적으로 쓰는 단계를 포함하되, 상기 선택된 메모리 영역에 대한 읽기 횟수가 기준 횟수에 도달되었으면, 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 영역에 기입한다.
상술한 관리 방법에 따르면, 상 변화 메모리 장치와 같은 가변 저항 메모리 장치에서 반복적으로 읽고 쓰는 동작에 따른 메모리 셀의 내구성 약화와 데이터 보유(Data retention) 문제를 해결할 수 있다.

Description

가변 저항 메모리 장치 및 그것의 관리 방법{VARIABLE RESISTANCE MEMORY DEVICE AND MANAGEMENT METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 가변 저항 변화 메모리 장치 및 그것의 관리 방법에 관한 것이다.
랜덤 액세스(Random access)가 가능하고 고집적 및 대용량을 실현할 수 있는 반도체 메모리 장치의 수요는 날로 증가하고 있다. 그러한 반도체 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 그 외에 디램(DRAM)의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치들이 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 불휘발성 메모리 장치이며, 그 제조 과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
상 변화 메모리 셀은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적 인 상태들(Structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)인 칼코겐 물질(Chalcogenide material) (이하, "GST 물질"이라 칭함)로 만들어진 메모리 장치들이 알려져 있다. GST 물질은 비교적 높은 저항율(Resistivity)을 나타내는 비결정 상태(Amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(Crystalline state) 사이에서 프로그램된다. 즉, 상 변화 메모리 셀은 GST 물질을 가열함으로써 프로그램된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 프로그램된 값들 '1' 및 '0'을 나타내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다.
일반적인 상 변화 메모리 장치에 있어서, 메모리 셀은 저항 소자와 스위칭 소자로 구성된다. 도 1 및 도 2는 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 상 변화 메모리 장치의 메모리 셀(10)은 저항 소자인 가변 저항체(11)와 스위칭 소자인 액세스 트랜지스터(12)로 구성된다. 가변 저항체(11)는 비트 라인(BL)에 연결된다. 액세스 트랜지스터(12)는 가변 저항체(11)와 접지 사이에 연결된다. 액세스 트랜지스터(12)의 게이트에는 워드 라인(WL)이 연결되어 있다. 워드 라인(WL)에 소정의 전압이 인가되면, 액세스 트랜지스터(12)는 턴-온(Turn-on) 된다. 액세스 트랜지스터(12)가 턴-온(Turn-on) 되면, 가변 저항체(11)는 비트 라인(BL)을 통해 전류(Ic)를 공급받는다.
도 2는 또 다른 형태의 상 변화 메모리 장치의 메모리 셀(20)을 보여준다. 또 다른 형태의 메모리 셀(20)은 저항 소자인 가변 저항체(21)와 스위칭 소자인 다이오드(22)를 포함한다. 다이오드(22)는 워드 라인(WL) 전압에 따라 턴-온(Turn-on) 또는 턴-오프(Turn-off) 된다.
도 3은 상술한 상 변화 메모리 장치에 데이터를 저장하기 위한 쓰기 전류의 형태를 간략히 보여주는 파형도이다. 도 3을 참조하면, 상 변화 메모리 셀에 리셋 데이터(Reset Data)를 쓰기 위한 리셋 전류(I_RST)의 펄스(30)와 셋 데이터(Set Data)를 쓰기 위한 셋 전류(I_SET)의 펄스(40)가 도시되어 있다.
메모리 셀을 구성하는 GST 물질(또는, 상 변화 물질)의 상태(Phase)는 공급되는 전류 펄스의 크기(Amplitude), 폭(Duration), 하강 시간(Fall time) 등에 따라 바뀌게 된다. 셋(Set) 또는 리셋(Reset)에 대응하는 상 변화 물질의 상태(Phase)는 비정질 양(Amorphous volume)에 의해서 결정된다. 일반적으로 비정질 상태(Amorphous Phase)는 리셋 상태에, 결정 상태(Crystal Phase)는 셋 상태에 대응한다. 비정질 상태(Amorphous state)에서 결정 상태(Crystal state)로 진행될수록 비정질 양은 적어진다. GST 물질은 형성되는 비정질 양(Amorphous volume)에 따라 가변되는 저항(Resistance)을 갖는다. 즉, 서로 다른 전류 펄스에 따라 형성되는 GST 물질의 비정질 양에 따라서, 기입되는 데이터가 결정된다. 상술한 비정질 상태(Amorphous state)를 형성하기 위해서 리셋 전류(I_RST) 전류가 제공된다. 결정 상태(Crystal state)를 형성하기 위해서는 셋 전류(I_SET)가 제공된다. 일반적으로 리셋 전류(I_RST)의 레벨은 셋 전류(I_SET)의 레벨보다 높다. 그러나, 리셋 전류(I_RST)의 펄스 폭(ΔT1)은 셋 전류(I_SET)의 펄스 폭(ΔT2)보다 상대적으로 좁다. 이러한 상 변화를 위해 반복적으로 제공되는 쓰기 전류에 의해서 GST 물질의 물성은 시간의 경과에 따라 변화된다.
상 변화 메모리 장치의 실용화를 위해서 제기되는 대표적으로 이슈들 중 하나가 내구성(Endurance) 문제이다. 메모리 디바이스가 갖추어야 할 기본적인 특성 가운데 하나가 데이터를 반복적으로 기록해도 정상적인 읽기 및 쓰기 기능이 유지되는 내구성(Endurance)이다. 특히, 상 변화 메모리 장치에 있어서, 디램(DRAM)과 같이 랜덤 액세스 메모리, 반도체 디스크 장치(SSD), 모바일 기기의 저장 장치와 같은 다양한 용도를 지원하기 위해서는 충분한 쓰기 횟수가 지원되어야 한다. 그러나, 충분한 쓰기 횟수를 지원하기 위한 상 변화 물질의 물성 개선과 더불어, 관리 방법의 개선을 통해서 셀 단위의 쓰기 횟수를 줄이기 위한 기술이 절실히 필요한 실정이다. 또한, 이러한 쓰기 횟수의 감소로 말미암아 발생하는 문제를 보완하기 위한 기술들이 추가적으로 제공되어야 할 것이다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 상 변화 메모리 장치에서 쓰기 횟수를 줄이기 위한 기술을 제공하는 데 있다. 본 발명의 다른 목적은 상술한 쓰기 횟수의 감소에 따라 발생하는 문제들을 해결하기 위한 상 변화 메모리 장치의 관리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 관리 방법은, 선택된 메모리 영역에 기입될 쓰기 데이터를 입력받는 단계; 및 상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 영역에 선택적으로 쓰는 단계를 포함하되, 상기 선택된 메모리 영역에 대한 읽기 횟수가 기준 횟수에 도달되었으면, 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 영역에 기입한다.
상기 목적을 달성하기 위한 본 발명의 일 특징에 따른 가변 저항 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전류를 공급하는 기입 드라이버; 그리고 상기 선택된 메모리 셀에 기입하기 위한 쓰기 데이터와 상기 선택된 메모리 셀의 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 셀에 선택적으로 쓰도록 상기 기입 드라이버를 제어하는 제어부를 포함하되, 상기 제어부는 상기 선택된 메모리 셀에 대한 읽기 횟수가 기준 횟수에 도달하면 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 셀에 기입한다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따른 가변 저항 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전류를 공급하는 기입 드라이버; 그리고 상기 선택된 메모리 셀에 대한 읽기 횟수가 기준 횟수에 도달했는지에 따라 입력되는 쓰기 데이터를 제 1 쓰기 모드 및 제 2 쓰기 모드 중 어느 하나의 쓰기 모드로 상기 선택된 메모리 셀에 기입하도록 상기 기입 드라이버를 제어하는 제어부를 포함한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 가변 저항 메모리 장치; 및 상기 가변 저항 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 가변 저항 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이;
상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전류를 공급하는 기입 드라이버; 그리고 상기 선택된 메모리 셀에 기입하기 위한 쓰기 데이터와 상기 선택된 메모리 셀의 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 셀에 쓰도록 상기 기입 드라이버를 제어하는 제어부를 포함하되, 상기 제어부는 상기 선택된 메모리 셀에 대한 읽기 횟수가 기준 횟수에 도달하면 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 셀에 기입한다.
이상과 같은 본 발명에 따른 장치 및 방법에 따르면, 상 변화 메모리 장치의 쓰기 횟수를 줄이면서도, 그에 따라 파생되는 다양한 문제들을 해결할 수 있다. 따라서, 쓰기 횟수의 감소에 따라 상 변화 메모리 장치의 내구성을 제공할 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 상 변화 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내 용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 관리 방법에 따라 데이터의 쓰기와 읽기를 수행하는 상 변화 메모리 장치(100)를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 상 변화 메모리 장치(100)는 옵션 로직(190)에 의해서 프리-베리파이(Pre-Verify) 동작이 활성화 또는 비활성화된다. 프리-베리파이(Pre-Verify) 동작은 쓰기 동작 이전에 선택된 메모리 셀에 대한 쓰기 검증(Write verify)이 실시되는 동작을 의미한다. 프리-베리파이(Pre-Verify) 동작 또는, 검증 동작 이후에 쓰기 동작이 수행된다는 의미에서 포스트 베리파이 쓰기(Post verify write)라고도 하며, 이하에서는 프리-베리파이(Pre-verify) 동작이라 부르기로 한다.
프리-베리파이(Pre-Verify) 동작이 활성화되면, 선택된 메모리 셀에 저장되기 위해 입력되는 쓰기 데이터(DI)와 선택된 메모리 셀에 이미 저장된 데이터가 비교되어 실질적인 쓰기 동작의 실행 여부가 결정된다. 또한, 본 발명의 상 변화 메모리 장치(100)는 프리-베리파이 동작에 따라 지속적으로 쓰기 동작이 스킵되는 메모리 셀들에서 발생할 수 있는 문제를 해결하기 위한 기능을 구비한다. 반복적으로 읽기만 반복되는 메모리 셀들의 읽기 내구성(Read Endurance) 및 데이터 보유(Data retention) 문제를 해결하기 위한 동작도 동시에 활성화된다. 읽기 내구성(Read endurance)을 위해, 읽기 횟수를 카운트하고, 읽기 횟수가 특정 횟수에 도달하면, 제어 로직(170)은 프리-베리파이(Pre-verify) 없이 입력된 데이터를 선택된 메모리 셀들에 기입하게 될 것이다. 좀더 자세히 설명하면 다음과 같다.
셀 어레이(110)는 복수의 메모리 셀들이 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열될 것이다. 각 메모리 셀은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST 물질로 구성된 상 변화막을 포함하도록 구성될 것이다.
어드레스 디코더(120)는 외부에서 입력된 어드레스(Address)를 디코딩한다. 여기서, 어드레스(Address)는 행 어드레스(Row Address) 및 열 어드레스(Column Address)를 포함한다. 어드레스 디코더(120)는 행 어드레스(Row Address)에 의해 워드 라인(WL)을 선택하고, 열 어드레스(Column Address)에 의해 비트 라인(BL)을 선택한다. 이를 위해 어드레스 디코더(120)는 칼럼 디코더(130)에 칼럼 선택 신호(Yi)를 제공한다.
칼럼 디코더(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결되고, 데이터 라인(DL)을 통해 쓰기 드라이버 회로(140)에 연결된다. 칼럼 디코더(130)는 칼럼 선택 신호(Yi)에 응답하여 데이터 라인과 선택된 비트 라인을 전기적으로 연결한다.
기입 드라이버(140)는 쓰기 데이터를 선택된 메모리 셀에 기입하기 위한 쓰기 전류를 제공한다. 기입 드라이버(140)는 기입 펄스 발생기(180)로부터 제공되는 바이어스 신호(미도시됨)와 셋 펄스(P_SET), 리셋 펄스(P_RST)에 응답하여 쓰기 전류(I_SET 또는 I_RST)를 데이터 라인(DL)을 통해서 공급한다.
제 1 감지 증폭기(VSA, 150)는 제어 로직(170)에 의해서 제어되며, 기입 드라이버(140)를 통해서 쓰여진 데이터의 정상적인 기입 여부를 감지한다. 본 발명의 제 1 감지 증폭기(150)는 제어 로직(170)의 제어에 응답하여 선택된 메모리 셀의 데이터를 감지 증폭한다. 제 1 감지 증폭기(150)는 제어 로직(170)으로부터의 제어 신호들 (nPSA, PMUX)에 응답하여 선택된 메모리 셀의 비트 라인을 통해서 데이터를 감지하고 래치한다. 래치된 감지 데이터(Vfy_data)는 비교기(165)에 제공된다.
제 2 감지 증폭기(RSA, 155)는 일반적인 데이터의 읽기 동작시 칼럼 디코더(130)에 의해서 선택된 비트 라인을 통해서 메모리 셀에 기록된 데이터를 감지한다. 제 2 감지 증폭기(155)는 감지된 데이터를 데이터 입출력 버퍼(160)로 전달한다. 여기서, 제 1 감지 증폭기(VSA, 150)와 제 2 감지 증폭기(155)를 별도로 구분하여 도시하였으나, 하나의 감지 증폭기가 상술한 제 1 감지 증폭기(150)와 제 2 감지 증폭기(155)의 용도로 사용될 수 있다.
데이터 입출력 버퍼(160)는 외부로부터 제공되는 입력 데이터(DI)를 기입 드라이버(140) 및 비교기(165)에 제공한다. 또한, 데이터 입출력 버퍼(160)는 파워-온(Power-on)이나 상 변화 메모리 장치(100)의 초기화 동작시 셀 어레이(110)의 특정 영역에 저장된 카운트 초기화 데이터(Counter Initialixe Data)를 제어 로직(170)에 제공한다.
비교기(165)는 제 1 감지 증폭기(150)로부터 제공되는 감지된 검증 데이 터(Vfy_data)와 입출력 버퍼(160)로부터 제공되는 입력 데이터(DI)를 비교한다. 비교기(165)는 검증 데이터(Vfy_data)와 입력 데이터(DI)와의 비교 결과에 따라 쓰기 데이터의 정상적인 기입 여부를 의미하는 대한 패스/페일 신호(P/F)를 출력한다. 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일한 것으로 검출되면, 비교기(165)는 검증 패스(Verify Pass)를 출력하게 될 것이다. 반면, 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일하지 않을 경우에는, 비교기(165)는 검증 페일(Verify Fail)을 출력할 것이다.
제어 로직(170)은 프리-베리파이 인에이블 신호(PVfy_EN)의 활성화에 따라, 프리-베리파이 동작을 실행하거나 또는, 프리-베리파이 동작 없이 입력 데이터(DI)를 선택된 메모리 셀에 기입한다. 만일, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되면, 제어 로직(170)은 쓰기 동작시에 입력 데이터의 쓰기 동작 전에 선택된 메모리 셀에 대한 검증 동작을 실시한다. 프리-베리파이 동작은 입력되는 쓰기 데이터(DI)와 쓰기 데이터(DI)가 기입될 메모리 셀의 데이터의 일치 여부를 판단하는 동작이다. 만일, 쓰기 데이터(DI)와 선택된 메모리 셀의 데이터가 동일하면, 쓰기 데이터(DI)의 기입 동작은 스킵(Skip)된다. 반면에, 쓰기 데이터(DI)와 선택된 메모리 셀의 데이터가 동일하지 않으면, 쓰기 데이터(DI)를 선택된 메모리 셀에 쓰기 위한 기입 동작이 실시된다. 그러나, 프리-베리파이 인에이블 신호(PVfy_EN)가 비활성화되면, 제어 로직(170)은 프리-베리파이 동작 없이 쓰기 데이터(DI)를 선택된 메모리 셀에 기입한다.
프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되면, 제어 로직(170)은 쓰 기 전류의 제공없이 연속적으로 읽기 동작에 노출되는 메모리 셀들을 관리하기 위한 동작을 수행한다. 특히, 읽기 카운터(175)는 선택된 메모리 셀들의 읽기 횟수(RCNT)를 카운트한다. 읽기 카운터(175)는 명령어(CMD)와 어드레스(ADD)를 참조하여, 특정 메모리 셀이 쓰기 동작 없이 연속적으로 수행되는 읽기 횟수(RCNT)를 카운트한다. 또는, 읽기 카운터(175)는 명령어(CMD)와 어드레스(ADD)를 참조하여 특정 블록의 읽기 횟수(RCNT)를 카운트할 수 있다. 읽기 카운터(175)에 카운트되는 읽기 횟수(RCNT)가 정해진 특정 횟수에 도달하면, 제어 로직(170)은 프리-베리파이 동작 없이 무조건 입력 데이터를 선택된 메모리 셀에 기입하도록 기입 펄스 발생기(180)를 제어하게 될 것이다. 읽기 카운터(175)의 카운트되는 읽기 횟수(RCNT)는 특정 횟수에 도달한 이후에는 초기화될 것이다. 상 변화 메모리 장치(100)의 전원 차단의 경우에도 읽기 횟수(RCNT)의 연속성을 위해서, 읽기 횟수(RCNT)는 파워-오프(Power-off)시에 비휘발성 저장 영역인 셀 어레이(110) 또는 특정 영역에 저장될 수 있다. 저장된 읽기 횟수(RCNT)는 상 변화 메모리 장치(100)의 파워-온(Power-on) 동작이나 초기화 동작시에 다시 읽혀져, 읽기 카운터(175)에 카운터 초기화 데이터(Counter Initialize Data)로 제공된다. 따라서, 읽기 횟수(RCNT)는 상 변화 메모리 장치(100)의 전원 차단과 같은 상황에서도 연속성을 가질 수 있다.
기입 펄스 발생기(180)는 제어 로직(170)의 제어에 따라 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 생성하여 기입 드라이버(140)로 제공한다. 여기서, 비교기(165), 제어 로직(170) 및 기입 펄스 발생기(180)는 본 발명의 프리-베리파이 동작을 수행하기 위한 제어부로 통칭될 수 있다.
옵션 로직(190)은 프리-베리파이 인에이블 신호(PVfy_EN)를 제어 로직(170)으로 제공한다. 옵션 로직(190)은 본 발명의 프리-베리파이 동작의 활성화 또는 비활성화를 선택하기 위한 다양한 수단들을 포함한다. 예를 들면, 옵션 로직(190)은 MRS(Mode Register Set)이나, 퓨즈 옵션(Fuse option)과 같은 구성들로 구현될 수 있다. 만일, 메모리 셀의 내구성(Endurance) 보다는 쓰기 성능이 더 중요시되는 상 변화 메모리 장치의 경우, 프리-베리파이 인에이블 신호(PVfy_EN)가 비활성화되도록 옵션 로직(190)이 설정될 수 있다. 그러나, 메모리 셀의 내구성(Endurance)이 중요시되는 경우에, 옵션 로직(190)은 프리-베리파이 인에이블 신호(PVfy_EN)를 활성화하도록, 결과적으로 프리-베리파이 동작이 활성화되도록 설정된다.
프리-베리파이 인에이블 신호(PVfy_EN)가 활성화된 경우, 상술한 구성들의 유기적인 동작을 추가적으로 간략히 설명하면 다음과 같다. 쓰기 명령어에 뒤따라 쓰기 데이터(DI)가 입력되면, 제어 로직(170)은 선택된 메모리 셀의 데이터를 확인하기 위한 검증 읽기 동작을 수행하게 될 것이다. 만일, 메모리 셀로부터 검증 읽기 동작을 통해서 검출된 데이터와 쓰기 데이터(DI)가 동일하면, 제어 로직(170)은 쓰기 데이터(DI)에 대한 실질적인 쓰기 동작을 스킵한다. 읽기 명령어가 입력되면, 제어 로직(170)은 선택된 메모리 셀 또는 선택된 메모리 블록 단위에 대한 읽기 횟수를 카운트하도록 읽기 카운터(175)를 활성화한다. 읽기 카운터(175)는 상술한 프리-베리파이 동작에 따라 연속적으로 쓰기 동작이 스킵되는 특정 메모리 블록이나 메모리 단위에 대한 읽기 횟수를 카운트한다. 제어 로직(170)은 읽기 카운터(175)에 의해 카운트되는 읽기 횟수가 설정된 특정 횟수에 도달하면, 프리-베리파이 동 작을 수행하지 않고 입력되는 쓰기 데이터를 무조건 기입하도록 기입 펄스 발생기(180)와 제 1 및 제 2 감지 증폭기들(150, 155)을 제어할 것이다. 상술한 구성들을 통하여, 본 발명의 상 변화 메모리 장치(100)는 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되더라도, 반복적인 읽기 동작에 노출되는 메모리 셀의 읽기 내구성(Read endurance)을 제공할 수 있다. 메모리 셀 영역의 읽기 횟수에 대한 카운트 동작 및 그에 따르는 주기적인 쓰기 동작에 따라, 메모리 셀들이 연속적으로 읽기 동작에만 노출되는 문제를 해결할 수 있다. 여기서, 메모리 셀에 저장된 데이터를 확인하기 위한 방법으로 제 1 감지 증폭기(150)에 의한 검증 읽기 동작이 기술되었으나, 본 발명은 이에 국한되지는 않는다. 즉, 도시되지는 않았지만, 제 2 감지 증폭기(155)에 의해서 메모리 셀의 데이터가 읽혀져서 비교기(165)에 제공될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
도 5는 도 4에서 설명한 상 변화 메모리 장치(100)의 읽기 동작의 절차를 간략히 보여주는 순서도이다. 도 5를 참조하면, 본 발명의 상 변화 메모리 장치(100)는 프리-베리파이 인에이블 신호(PVfy_EN)의 활성화 여부에 따라 읽기 횟수를 카운트하거나 또는 읽기 횟수의 카운트 없이 선택된 메모리 셀의 데이터를 읽도록 제어될 것이다. 좀더 자세히 설명하면 다음과 같다.
읽기 명령어와 어드레스가 입력되면, 선택된 메모리 셀에 대한 읽기 동작이 시작된다. 읽기 동작의 실시 이전에, 제어 로직(170)은 프리-베리파이 인에이블 신호(PVfy_EN)의 활성화 여부를 검출한다(S10). 만일, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되어 있지 않았다면, 제어 로직(170)은 읽기 횟수(RCNT)를 카 운트하지 않고 선택된 메모리 셀의 데이터를 읽는다(S40). 반면에, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화된 경우, 제어 로직(170)은 읽기 횟수(RCNT)를 카운트하는 동작이 수반되는 데이터의 읽기 동작을 수행한다. 즉, 제어 로직(170)은 선택된 메모리 영역에 대한 읽기 동작을 수행한다(S20). 읽기 동작에 뒤따라, 제어 회로(170)에 포함되는 읽기 카운터(175)는 현재의 읽기 횟수(RCNT)를 카운트-업(Count-up)한다(S30). 데이터의 읽기 동작과 읽기 횟수의 카운트 동작이 완료되면, 선택된 메모리 영역에 대한 제반 읽기 동작은 종료된다.
여기서, 읽기 횟수(RCNT)는 메모리 셀 단위에 대해서 카운트될 수 있다. 또는, 메모리 블록과 같은 메모리 영역 단위에 대해서 읽기 횟수가 카운트될 수 있다. 즉, 읽기 횟수(RCNT)가 측정되는 메모리 단위는 다양하게 변경 가능함은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
도 6은 도 4의 상 변화 메모리 장치(100)의 쓰기 동작을 간략히 보여주는 블록도이다. 도 6을 참조하면, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되어 있는 경우에라도, 읽기 횟수(RCNT)가 특정 횟수에 도달되면 프리-베리파이 동작없이 입력 데이터를 선택된 메모리 영역에 기입한다. 따라서, 반복적으로 읽기 동작에 노출되는 메모리 셀들의 읽기 내구성(Read endurance)을 높일 수 있다.
쓰기 명령어와 쓰기 데이터 및 어드레스가 입력되면, 선택된 메모리 셀에 대한 쓰기 동작이 시작된다. 쓰기 동작의 실시 이전에, 제어 로직(170)은 프리-베리파이 인에이블 신호(PVfy_EN)의 활성화 여부를 검출한다(S110). 만일, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되어 있지 않았다면, 제어 로직(170)은 읽기 카운트 및 프리-베리파이 동작 없이 쓰기 데이터를 선택된 메모리 셀에 기입하기 위한 쓰기 동작을 실시한다(S150). 그러나, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화된 경우, 제어 로직(170)은 읽기 횟수(RCNT)를 고려하여 프리-베리파이 읽기 동작을 수행한다. 즉, 제어 로직(170)은 선택된 메모리 셀 또는 셀 영역이 미리 정해진 최대 카운트 수에 도달되었는지를 검출한다(S120). 만일 읽기 횟수(RCNT)가 미리 정해진 최대 카운트 수에 도달한 것으로 판단되면, 제어 로직(170)은 프리-베리파이 동작없이 무조건 쓰기 데이터(DI)를 선택된 메모리 셀 영역으로 기입하기 위한 쓰기 동작을 실시한다(S150).
그러나, 읽기 횟수(RCNT)가 최대 카운트 수에 미치지 못한 경우, 프리-베리파이 동작을 수반하는 쓰기 동작이 진행된다. 먼저, 선택된 메모리 셀들에 대한 검증 읽기 동작이 실시된다(S130). 프리-베리파이 동작의 결과, 메모리 셀의 현재 데이터와 메모리 셀에 기입될 쓰기 데이터가 동일한 것으로 판단(즉, Verify Pass)되면, 쓰기 동작은 종료된다. 반면에, 프리-베리파이 동작의 결과, 페일(Verify Fail)로 판정되면, 절차는 쓰기 데이터(DI)를 선택된 메모리 셀 영역으로 기입하기 위한 단계로 분기한다(S140).
이상의 본 발명의 쓰기 방법에 따르면, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화된 경우에도, 반복적인 읽기 동작에 지속적으로 노출되는 메모리 셀들을 특정 읽기 횟수 이상에 도달하면 무조건 입력 데이터를 기입한다. 따라서, 프리-베리파이 방식을 사용하는 메모리 장치에서 발생할 수 있는 읽기 내구성(Read endurance)의 약화 문제를 해결할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 상 변화 메모리 장치(200)를 간략히 보여주는 블록도이다. 도 7을 참조하면, 본 발명의 상 변화 메모리 장치(200)는 쓰기 횟수가 특정 횟수 이상에 도달한 이후에는 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화된다. 따라서, 셋-스턱 페일과 같은 내구성 문제로 인한 상 변화 메모리 장치의 수명을 연장할 수 있는 기술을 제공할 수 있다.
셀 어레이(210)는 복수의 메모리 셀들이 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열될 것이다. 각 메모리 셀은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST 물질로 구성된 상 변화막을 포함하도록 구성될 것이다.
어드레스 디코더(220)는 외부에서 입력된 어드레스(Address)를 디코딩한다. 여기서, 어드레스(Address)는 행 어드레스(Row Address) 및 열 어드레스(Column Address)를 포함한다. 어드레스 디코더(120)는 행 어드레스(Row Address)에 의해 워드 라인(WL)을 선택하고, 열 어드레스(Column Address)에 의해 비트 라인(BL)을 선택한다. 이를 위해 어드레스 디코더(220)는 칼럼 디코더(230)에 칼럼 선택 신호(Yi)를 제공한다.
칼럼 디코더(230)는 비트 라인(BL)을 통해 메모리 셀 어레이(210)와 연결되고, 데이터 라인(DL)을 통해 쓰기 드라이버 회로(240)에 연결된다. 칼럼 디코더(230)는 칼럼 선택 신호(Yi)에 응답하여 데이터 라인과 선택된 비트 라인을 전기적으로 연결한다.
기입 드라이버(240)는 쓰기 데이터를 선택된 메모리 셀에 기입하기 위한 쓰기 전류를 제공한다. 기입 드라이버(240)는 기입 펄스 발생기(290)로부터 제공되는 바이어스 신호(미도시됨)와 셋 펄스(P_SET), 리셋 펄스(P_RST)에 응답하여 쓰기 전류(I_SET 또는 I_RST)를 데이터 라인(DL)을 통해서 공급한다.
제 1 감지 증폭기(VSA, 250)는 제어 로직(270)에 의해서 제어되며, 기입 드라이버(240)를 통해서 쓰여진 데이터의 정상적인 기입 여부를 감지한다. 본 발명의 제 1 감지 증폭기(250)는 제어 로직(280)의 제어에 응답하여 선택된 메모리 셀의 데이터를 감지 증폭한다. 제 1 감지 증폭기(250)는 제어 로직(280)으로부터의 제어 신호들 (nPSA, PMUX)에 응답하여 선택된 메모리 셀의 비트 라인을 통해서 데이터를 감지하고 래치한다. 래치된 감지 데이터(Vfy_data)는 비교기(270)에 제공된다.
제 2 감지 증폭기(RSA, 255)는 일반적인 데이터의 읽기 동작시 칼럼 디코더(230)에 의해서 선택된 비트 라인을 통해서 메모리 셀에 기록된 데이터를 감지한다. 제 2 감지 증폭기(155)는 감지된 데이터를 데이터 입출력 버퍼(260)로 전달한다. 여기서, 제 1 감지 증폭기(250)와 제 2 감지 증폭기(255)가 각각 도시되어 있으나 이는 예시적일 뿐 감지 데이터(Vfy_data)는 제 2 감지 증폭기(255)에 의한 일반적인 데이터의 읽기 동작을 통해서 비교기(165)에 제공될 수 있다.
데이터 입출력 버퍼(260)는 외부로부터 제공되는 입력 데이터(DI)를 기입 드라이버(240) 및 비교기(270)에 제공한다. 상 변화 메모리 장치(200)의 파워-온 동작이나 초기화 동작에서는, 데이터 입출력 버퍼(260)는 셀 어레이(210)의 특정 영역으로부터 읽혀진 카운터 초기화 데이터(Counter Initialize Data)를 제어 로 직(280)으로 제공한다. 카운터 초기화 데이터(Counter Initialize Data)는 쓰기 카운터(281) 및 읽기 카운터(282)의 카운트 시작 값을 설정하기 위한 데이터이다. 따라서, 상 변화 메모리 장치(200)의 파워-오프(Power-off) 동작시에 읽기 카운터(281)와 쓰기 카운터(282)의 카운트 값들은 셀 어레이(210) 또는 불휘발성 저장 영역에 저장될 것이다.
비교기(270)는 제 1 감지 증폭기(250)로부터 제공되는 감지된 검증 데이터(Vfy_data)와 입출력 버퍼(260)로부터 제공되는 입력 데이터(DI)를 비교한다. 비교기(270)는 검증 데이터(Vfy_data)와 입력 데이터(DI)와의 비교 결과에 따라 쓰기 데이터의 정상적인 기입 여부를 의미하는 대한 패스/페일 신호(P/F)를 출력한다. 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일한 것으로 검출되면, 비교기(270)는 검증 패스(Verify Pass)를 출력하게 될 것이다. 반면, 검증 데이터(Vfy_data)와 입력 데이터(DI)가 동일하지 않을 경우에는, 비교기(270)는 검증 페일(Verify Fail)을 출력할 것이다.
제어 로직(280)은 프리-베리파이 인에이블 신호(PVfy_EN)의 활성화에 따라, 프리-베리파이 동작을 실행하거나 또는, 프리-베리파이 동작 없이 입력 데이터(DI)를 선택된 메모리 셀에 기입한다. 만일, 프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되면, 제어 로직(280)은 쓰기 동작시에 입력 데이터의 쓰기 동작 전에 선택된 메모리 셀에 대한 검증 동작을 실시한다. 프리-베리파이 동작은 입력되는 쓰기 데이터(DI)와 쓰기 데이터(DI)가 기입될 메모리 셀의 데이터의 일치 여부를 판단하는 동작이다. 만일, 쓰기 데이터(DI)와 선택된 메모리 셀의 데이터가 동일하면, 쓰 기 데이터(DI)의 기입 동작을 스킵한다. 그러나, 쓰기 데이터(DI)와 선택된 메모리 셀의 데이터가 동일하지 않으면, 쓰기 데이터(DI)를 선택된 메모리 셀에 쓰기 위한 기입 동작이 실시된다. 그러나, 프리-베리파이 인에이블 신호(PVfy_EN)가 비활성화되면, 제어 로직(280)은 프리-베리파이 동작 없이 쓰기 데이터(DI)를 선택 메모리 셀에 기입한다. 본 발명의 제어 로직(280)은 메모리 셀 영역의 쓰기 횟수(WCNT)를 카운트하는 쓰기 카운터(281)를 포함한다. 쓰기 카운터(281)는 명령어(CMD) 및 어드레스(ADD)를 참조하여, 메모리 셀 영역의 쓰기 횟수(WCNT)를 카운트한다. 그리고 쓰기 횟수(WCNT)가 특정 횟수에 도달하면, 프리-베리파이 인에이블 신호(PVfy_EN)를 활성화하여 쓰기 동작 이전에 검증 동작이 실시되는 프리-베리파이 모드를 활성화한다.
프리-베리파이 인에이블 신호(PVfy_EN)가 활성화되면, 제어 로직(280)은 연속적으로 읽기 동작에만 노출되는 메모리 셀들을 관리하기 위한 동작을 수행한다. 특히, 읽기 카운터(282)는 선택된 메모리 셀들의 읽기 횟수(RCNT)를 카운트한다. 읽기 카운터(282)는 명령어(CMD)와 어드레스(ADD)를 참조하여, 특정 메모리 셀이 쓰기 동작 없이 읽혀지는 읽기 횟수(RCNT)를 카운트한다. 또는, 읽기 카운터(282)는 명령어(CMD)와 어드레스(ADD)를 참조하여 특정 블록의 읽기 횟수(RCNT)를 카운트할 수 있다. 읽기 카운터(282)에 카운트되는 읽기 횟수(RNCT)가 정해진 특정 횟수에 도달하면, 제어 로직(280)은 프리-베리파이 동작없이 무조건 입력 데이터(DI)를 선택된 메모리 셀에 기입하도록 기입 펄스 발생기(290)를 제어하게 될 것이다. 읽기 카운터(282)는 특정 횟수에 도달한 이후에는 초기화할 것이다. 쓰기 횟 수(WCNT) 또는 읽기 횟수(RCNT)는 상 변화 메모리 장치(200)의 전원 차단의 경우에도 연속성을 갖도록 파워-오프 동작시에 불휘발성 영역에 현재의 카운트 값이 백업된다. 그리고, 파워-온 동작시에 카운트 초기화 데이터(Counter Initialize Data)로 제공되어 카운트 시작 값이 쓰기 카운터(281) 또는 읽기 카운터(282)에 제공될 수 있다.
기입 펄스 발생기(290)는 제어 로직(280)의 제어에 따라 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 생성하여 기입 드라이버(240)로 제공한다.
상술한 구성들을 포함하는 상 변화 메모리 장치(200)에 따르면, 쓰기 횟수의 증가에 따라 발생하는 쓰기 내구성 문제와, 쓰기 동작 없이 읽기 동작만 반복되는 셀 영역에서 발생하는 읽기 내구성 문제를 모두 해결할 수 있다.
도 8은 상술한 도 7의 제어 로직(280)의 동작을 간략히 보여주는 순서도이다. 도 8을 참조하면, 제어 로직(280)은 셀 어레이(210)로의 데이터 쓰기 횟수를 카운트하고, 특정 카운트 수에 도달하면, 이후로는 프리-베리파이 동작을 활성화한다. 따라서, 제어 로직(280)은 정상적인 동작시에는 고속의 쓰기 동작을 지원하지만, 프리-베리파이 인에이블 신호(PVfy_EN)의 활성화 이후에는 쓰기 횟수를 최소화하여 상 변화 메모리 장치(200)의 내구성을 제공하기 위한 동작 모드로 전환한다.
상 변화 메모리 장치(200)에 전원이 제공되면, 상 변화 메모리 장치(200)는 쓰기 카운트(WCNT) 값을 초기화한다. 여기서, 쓰기 카운트(WCNT)는 상 변화 메모리 장치(200)의 실장 환경에서 최초 파워-온 동작시에는 0으로 초기화될 것이다. 그러나, 실장 환경에서 반복적인 쓰기 횟수는 누적되어야 하므로, 최초 파워-온 이후의 쓰기 카운트 값은 누적되어야 할 것이다. 따라서, 상 변화 메모리 장치(200)의 전원이 차단되는 경우, 전원의 차단 직전까지의 쓰기 카운트 수는 비휘발성 메모리 영역에 저장되어야 할 것이다. 그리고, 파워-온 동작시에는 비휘발성 메모리 영역에 저장된 쓰기 카운트 수를 읽어와 쓰기 카운트에 입력하는 것으로 쓰기 카운트(WCNT)의 초기화가 이루어진다(S210). 제어 로직(280)은 이후에 입력되는 명령어를 수신한다(S220). 그리고 입력되는 명령어가 쓰기 명령어(Write Command)인지를 모니터링한다. 만일, 제공된 명령어가 쓰기 명령어가 아닌 경우라면, 제어 로직(280)은 명령어에 대응하는 동작을 실행한 뒤 다음에 입력되는 명령어를 제공받기 위한 단계로 복귀한다(S240). 반면에, 입력되는 명령어가 쓰기 명령어라면, 제어 로직(280)은 제어 로직(280)은 선택된 메모리 셀 또는 메모리 셀 영역에 대한 쓰기 동작을 실행한다(S250). 쓰기 동작의 종료 후에는 쓰기 카운터(281, 도 7 참조)는 쓰기 카운트(WCNT)를 카운트-업(Count-up)한다(S260). 제어 로직(280)은 쓰기 카운트(WCNT)의 수가 지정된 최대값에 도달되었는지를 판단한다(S270). 쓰기 카운트(WCNT)가 최대값(MAX)에 도달하지 않은 것으로 판단되면, 절차는 다음 명령어를 제공받는 단계로 이동한다. 반면에, 쓰기 카운트(WCNT)가 최대값(MAX)에 도달한 경우, 쓰기 카운터(281)는 프리-베리파이 인에이블 신호(PVfy_EN)를 활성화한다(S280). 이후, 데이터의 쓰기 동작은 데이터의 기입 이전에 검증 동작이 수행되며, 또한, 읽기 카운터(282, 도 7 참조)에 의해서 반복적인 읽기 동작에 노출되는 메모리 셀들에 대한 보호 동작이 활성화될 것이다. 여기서, 비교기(270), 제어 로직(280) 및 기입 펄스 발생기(290)는 상술한 프리-베리파이 동작을 수행하기 위한 제어부를 구성한다.
상술한 최대 쓰기 횟수 이상에 도달한 이후에 프리-베리파이 인에이블 신호(PVfy_EN)를 활성화하기 위한 절차들을 통해서, 본 발명의 상 변화 메모리 장치는 내구성을 향상시킬 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치의 적용 예를 보여주는 블록도이다. 도 9의 메모리 시스템 또는 휴대용 전자 시스템(300)은 상 변화 메모리 장치(310)를 포함하며, 메모리 카드 또는 SSD로 구성될 수 있다. 또는, 디지털 카메라, 캠코더, MP3 플레이어, PMP, 모바일 폰과 같은 휴대용 전자 시스템(300)에 상 변화 메모리 장치(310)가 제공될 수 있다. 그리고, 노트북이나 컴퓨터와 같은 시스템에서 워킹 메모리로 제공될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
버스 라인(L3)을 통하여 마이크로 프로세서(330)와 연결된 상 변화 메모리 장치(310)는 휴대용 전자 시스템의 메인 메모리로서 제공된다. 전원 공급부(320)는 전원 라인(L4)을 통해 마이크로 프로세서(330), 입출력 장치(340), 그리고 상 변화 메모리 장치(310)에 전원을 공급한다. 여기서 마이크로프로세서(330) 및 입출력 장치(340)는 상 변화 메모리 장치(310)를 제어하기 위한 메모리 컨트롤러로 제공될 수 있다.
수신 데이터가 라인(L1)을 통하여 입출력 장치(340)에 제공되는 경우에 마이크로프로세서(330)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(310)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(310)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로프로세서(330)에 의해 읽혀지고 입출력 장치(340)를 통해 외부로 출력된다.
전원 공급부(320)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(310)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(310)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(310)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
이상의 본 발명의 휴대용 전자 시스템(300)은 쓰기 내구성 및 읽기 내구성이 향상된 가변 저항 메모리 장치를 포함하므로, 신뢰성 높은 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 상 변화 메모리 장치(310)가 구비될 수 있다. 이 경우, 입출력 장치(340)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
가변 저항 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 가변 저항 메모리 장치는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 널리 사용될 수 있다. 가변 저항 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 애플리케이 션에 사용될 수 있다.
본 발명에 따른 가변 저항 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 상 변화 메모리 셀의 구조를 간략히 보여주는 회로도;
도 2는 상 변화 메모리 셀의 다른 구조를 간략히 보여주는 회로도;
도 3은 상 변화 메모리 장치의 쓰기 전류들을 보여주는 도면;
도 4는 본 발명의 상 변화 메모리 장치의 일 실시예를 보여주는 블록도;
도 5는 도 4의 상 변화 메모리 장치의 읽기 동작을 보여주는 순서도;
도 6은 도 4의 상 변화 메모리 장치의 쓰기 동작을 보여주는 순서도;
도 7은 본 발명의 상 변화 메모리 장치의 다른 실시예를 보여주는 블록도;
도 8은 도 7의 상 변화 메모리 장치의 쓰기 카운트 동작을 간략히 보여주는 순서도; 및
도 9는 본 발명의 상 변화 메모리 장치를 구비하는 휴대용 전자 시스템의 구성을 간략히 보여주는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
10, 20 : 상 변화 메모리 셀 11, 21 : 가변 저항체
12, 22 : 선택 소자 110, 210 : 셀 어레이
120, 220 : 어드레스 디코더 130, 230 : 칼럼 디코더
140, 240 : 기입 드라이버 150, 250 : 제 1 감지 증폭기
155, 255 : 제 2 감지 증폭기 160, 260 : 데이터 입출력 버퍼
165, 270 : 비교기 170, 280 : 제어 로직
175, 282 : 읽기 카운터 180, 290 : 기입 펄스 발생기
190 : 옵션 로직 282 : 쓰기 카운터
310 : 상 변화 메모리 장치 320 : 전원 공급부
330 : 마이크로프로세서 340 : 입출력 회로

Claims (36)

  1. 가변 저항 메모리 장치의 관리 방법에 있어서:
    선택된 메모리 영역에 기입될 쓰기 데이터를 입력받는 단계; 및
    상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 영역에 선택적으로 쓰는 단계를 포함하되,
    상기 선택된 메모리 영역에 대한 읽기 횟수가 기준 횟수에 도달되었으면, 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 영역에 기입하는 것을 특징으로 하는 관리 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터가 일치하는 경우, 상기 쓰기 데이터에 대한 쓰기 동작은 차단되는 관리 방법.
  3. 제 1 항에 있어서,
    상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터의 일치 여부를 판단하기 위해,
    상기 선택된 메모리 영역의 데이터를 감지하기 위한 검증 읽기 단계; 및
    상기 감지된 데이터와 상기 쓰기 데이터를 비교하는 단계를 더 포함하는 관리 방법.
  4. 제 1 항에 있어서,
    상기 선택된 메모리 영역에 대한 읽기 횟수를 카운트하는 단계를 더 포함하는 관리 방법.
  5. 제 4 항에 있어서,
    상기 읽기 횟수에서, 상기 선택된 메모리 영역에 대한 쓰기-검증 읽기 동작(Write verify read operation)의 횟수는 제외되는 것을 특징으로 하는 관리 방법.
  6. 제 5 항에 있어서,
    상기 읽기 횟수는 상기 선택된 메모리 영역에 대한 쓰기 동작없이 실시되는 연속적인 읽기 동작의 횟수인 것을 특징으로 하는 관리 방법.
  7. 제 6 항에 있어서,
    상기 읽기 횟수는 상기 기준 횟수에 도달한 이후에는 초기화되는 것을 특징으로 하는 관리 방법.
  8. 제 1 항에 있어서,
    상기 선택된 메모리 영역에 대한 읽기 횟수가 기준 횟수에 도달되었으면, 상 기 일치 여부를 검출하기 위한 동작 없이 상기 쓰기 데이터를 상기 선택된 메모리 영역에 기입하는 관리 방법.
  9. 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전류를 공급하는 기입 드라이버; 그리고
    상기 선택된 메모리 셀에 기입하기 위한 쓰기 데이터와 상기 선택된 메모리 셀의 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 셀에 선택적으로 쓰도록 상기 기입 드라이버를 제어하는 제어부를 포함하되,
    상기 제어부는 상기 선택된 메모리 셀에 대한 읽기 횟수가 기준 횟수에 도달하면 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 셀에 기입하는 가변 저항 메모리 장치.
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  20. 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전류를 공급하는 기입 드라이버; 그리고
    상기 선택된 메모리 셀에 대한 읽기 횟수가 기준 횟수에 도달했는지에 따라 입력되는 쓰기 데이터를 제 1 쓰기 모드 및 제 2 쓰기 모드 중 어느 하나의 쓰기 모드로 상기 선택된 메모리 셀에 기입하도록 상기 기입 드라이버를 제어하는 제어부를 포함하는 가변 저항 메모리 장치.
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