CN105304129B - 电阻可变型存储器及其写入方法 - Google Patents

Abstract

本发明提供一种能够进行可靠性高的设置及重设的写入的电阻可变型存储器及其写入方法。本发明的电阻可变型存储器包括：存储器阵列，包含将可逆性且非易失性的可变电阻元件与选择用晶体管串联连接在位线(BL)与源极线(SL)之间而成的存储元件；行选择部，选择行方向的选择用晶体管；列选择部，选择列方向的可变电阻元件；及控制部，控制可变电阻元件的写入。控制部对所选择的位线及源极线施加用来重设可变电阻元件的偏压电压，且对所选择的选择用晶体管的栅极施加电压逐渐增加的脉冲。防止经重设的可变电阻元件中流通过剩的电流。通过抑制经重设的可变电阻元件的过剩电流，可抑制可变电阻元件劣化的速度，而且使可变电阻元件的设置变得容易。

Description

电阻可变型存储器及其写入方法

技术领域

本发明关于一种利用可变电阻元件的电阻可变型存储器(variable resistancememory)，尤其是关于一种电阻可变型存储器的重设(reset)及设置(set)的写入。

背景技术

非易失性存储器具有存入的数据在断电后也不会消失的优点，因此是许多电器产品维持正常操作所必备的存储元件。目前，电阻可变型存储器是业界积极发展的一种非易失性存储器，其具有写入操作电压低、写入抹除时间短、记忆时间长、非破坏性读取、多状态记忆、结构简单以及所需面积小等优点，在未来个人计算机和电子设备上极具应用潜力。

图1是表示以往的电阻可变型存储器的存储器阵列(memory array)的典型构成的电路图。一个存储元件包含可变电阻元件及与该可变电阻元件串联连接的选择用晶体管。m×n(m、n为大于等于1的整数)个存储元件形成为二维阵列状，字线(word line)WL连接于选择用晶体管的栅极(gate)，选择用晶体管的其中一电极连接于可变电阻元件的其中一电极，另一电极连接于源极线(source line)SL。可变电阻元件的另一电极连接于位线(bitline)BL。

可变电阻元件包含一金属氧化物(例如氧化铪(HfOx))的薄膜，其可根据所施加的脉冲电压的大小及极性将电阻值可逆且非易失地设定为低电阻状态或高电阻状态。将可变电阻元件设定(写入)为高电阻状态的情况称为设置(SET)，而设定(写入)为低电阻状态的情况称为重设(RESET)。

存储元件可通过选择字线WL、位线BL及源极线SL，而以比特单位进行存取。例如，在对胞单元(cell unit)M11进行写入的情况下，可通过字线WL1使晶体管接通，并对位线BL1、源极线SL1施加与设置或重设对应的电压，以将可变电阻元件设定为设置或重设。而在进行胞单元M11的读出的情况下，可通过字线WL1使晶体管接通，并对位线BL1、源极线SL1施加用于读出的电压，以在位线BL1显现与可变电阻元件的设置或重设对应的电压或电流，并通过感测电路来检测该电压或电流。

[背景技术文献]

[专利文献]

[专利文献1]日本专利特开2012-64286号公报

[专利文献2]日本专利特开2008-41704号公报

作为初始设定，一般必须对可变电阻元件进行一成型(forming)步骤。通常，成型是通过对可变电阻元件中的金属氧化物薄膜施加比对可变电阻元件进行写入时略大的电压Vf而实施，并且，施加电压时流经薄膜的电流的方向会决定设置及重设的极性。成型一般是在电阻可变型存储器出厂之前进行的。

在图2(A)中表示成型的一例。例如，对位线BL施加4V，对源极线SL施加0V作为成型电压，对字线WL施加选择用晶体管T接通所需的电压6V。由此，在可变电阻元件R中，电流从位线BL流向源极线SL，而进行成型。当进行成型时，可变电阻元件R为高电阻状态。

在重设可变电阻元件R即设为低电阻状态时，如图2(B)所示，例如，对位线BL施加0V，对源极线SL施加2V，对字线WL施加4V。由此，在可变电阻元件R中，电流从源极线SL流向位线BL，而对可变电阻元件R设定重设。当设置可变电阻元件R时，如图2(C)所示，例如，对位线BL施加2V，对源极线SL施加0V，对字线WL施加4V。由此，在可变电阻元件R中，电流从位线BL流向源极线SL，而对可变电阻元件R设定设置。这样，当使可变电阻元件R重设时，施加SL＞BL的偏压(bias)电压，当使可变电阻元件R设置时，施加SL＜BL的偏压电压。

然而，当使可变电阻元件重设时，也就是说，当在可变电阻元件R的电极间生成丝状导电路径时，由于丝状导电路径不一定会稳定而重复的生成，因此经重设的可变电阻元件可能会产生尾比特(tail bit)的情形，亦即，该可变电阻元件重设时所流通的电流大于正常的可变电阻元件。

图3表示经重设的可变电阻元件的电流分布特性的曲线图，图中所示的曲线分别为包括7nm及5nm的金属氧化物的可变电阻元件。此处，将经重设的可变电阻元件中流通大于1μA以上的电流的点视为尾比特。一般而言，经重设的可变电阻元件整体中约有3σ属正常的可变电阻元件，而在剩余的约0.3％中则会出现具有尾比特的可变电阻元件。在具有尾比特的可变电阻元件中，由于其流通的电流较大，会使得元件的劣化变快，容易引起故障。进而，即便想要设置这种可变电阻元件，也存在利用通常的偏压电压无法正常地设置的情况。因此，期望能抑制尾比特的产生。

发明内容

本发明解决所述以往的问题，其目的在于提供一种能够进行可靠性高的设置及重设的写入的电阻可变型存储器。

本发明的电阻可变型存储器包括：存储器阵列，包含将可逆性且非易失性的可变电阻元件与选择用晶体管串联连接在位线与源极线之间而成的存储元件；行选择部，选择行方向的选择用晶体管；列选择部，选择列方向的可变电阻元件；及控制部，控制可变电阻元件的写入；且所述控制部对所选择的位线及源极线施加用来重设可变电阻元件的偏压电压，且对由所述行选择部选择的选择用晶体管的栅极施加电压逐渐增加的脉冲。

优选为所述脉冲是斜坡波形的脉冲。优选为所述脉冲是电压逐渐变大的多个脉冲串。优选为所述控制部包含检验经重设的可变电阻元件是否合格的验证(verify)部，对由所述验证部判定为不合格的可变电阻元件进而施加所述脉冲。优选为所述验证部以字线为单位执行所选择的字线内的多个经重设的可变电阻元件各自的验证。优选为所述验证部以字线为单位执行所选择的字线内的多个经重设及设置的可变电阻元件各自的验证。

本发明的写入方法是在包含存储器阵列的电阻可变型存储器中进行，所述存储器阵列包含将可逆性且非易失性的可变电阻元件与选择用晶体管串联连接在位线与源极线之间而成的存储元件，且对所选择的位线及源极线施加用来重设可变电阻元件的偏压电压，且对所选择的选择用晶体管的栅极施加电压逐渐变大的脉冲。

[发明的效果]

根据本发明，当重设可变电阻元件时，对选择用晶体管的栅极施加电压逐渐变大的脉冲，因此，可抑制电流瞬间流向可变电阻元件，以防止经重设的可变电阻元件中流通过剩的电流。通过抑制经重设的可变电阻元件的过剩电流，可抑制可变电阻元件劣化的速度，而且使可变电阻元件的设置变得容易。

附图说明

图1是表示熟知的电阻可变型存储器的阵列构成的图。

图2(A)是成型时的偏压电压的例子，图2(B)是重设时的偏压电压的例子，图2(C)是设置时的偏压电压的例子。

图3是表示具有尾比特的可变电阻元件的一例的曲线图。

图4是表示本发明一实施例的电阻可变型存储器的方块图。

图5是表示本实施例的存储元件的构成的图。

图6(A)表示以往在重设时施加至选择用晶体管的栅极的脉冲的波形，图6(B)、图6(C)表示本实施例的在重设时施加至选择用晶体管的栅极的脉冲的波形。

图7是表示本发明的实施例的电阻可变型存储器的重设、设置及读出时的各偏压电压的一例的表格(table)。

图8(A)、图8(B)是表示本发明的实施例的重设时的各部的电压波形例的图。

图9是表示本发明的实施例的读出时的各部的动作波形例的图。

图10是表示本发明的实施例的重设多个可变电阻元件时的验证的流程(flow)。

图11是表示本发明的实施例的设置多个可变电阻元件时的验证的流程。

图12(A)、图12(B)是表示本发明的实施例的存储元件的其他构成例的图。

其中，附图标记说明如下：

100：电阻可变型存储器

110：存储器阵列

120：输入输出缓冲器

130：地址寄存器

140：数据寄存器

150：控制器

160：字线选择电路

170：列选择电路

180：感测电路

190：电压产生电路

Ax：行地址信息

Ay：列地址信息

BL、BL1、BL2、……BLm、BLn、：位线

M11、M12、……M1n、M21、M22、……M2n、Mm1、Mm2、……Mmn：存储元件

P1、P2、P3：脉冲

R、R1、R2：可变电阻元件

SL、SL1、SL2、……SLn：源极线

T、T1、T2：选择用晶体管

Tr：期间

VBL、VSL：电压

Vg：栅极电压

WL、WL1、WL2、……WLn：字线

具体实施方式

接下来，参照附图对本发明的实施方式进行详细说明。但应注意，附图是为了易于理解而强调显示各部，与实际的器件的比例不同。

图4是表示本发明的一实施例的电阻可变型存储器的构成的方块图。本实施例的电阻可变型存储器100构成为包括：存储器阵列110，呈矩阵状排列配置的多个存储元件；输入输出缓冲器120，连接于外部输入输出端子I/O，且保持输入输出数据；地址寄存器130，接收来自输入输出缓冲器120的地址数据；数据寄存器140，保持输入输出的数据；控制器150，基于来自输入输出缓冲器120的命令数据等而控制各部；字线选择电路160，将来自地址寄存器130的行地址信息Ax解码，并基于解码结果进行字线的选择及驱动；列选择电路170，将来自地址寄存器130的列地址信息Ay解码，并基于解码结果进行位线的选择及驱动；感测电路180，检测从由列选择电路170选择的胞单元读出的信号，或者保持向所选择的胞单元写入的数据；及电压产生电路190，产生可变电阻元件的设置、重设、读出动作所需的偏压电压，并将该偏压电压提供至字线选择电路160及感测电路180等。

如图1所示，存储器阵列110包含沿行列方向配置的多个存储元件M11、M12、……Mmn，一个存储元件包含一个可变电阻元件及一个选择用晶体管。可变电阻元件与选择用晶体管串联连接于位线BL与源极线SL之间，且选择用晶体管的栅极连接于字线。

可变电阻元件经设置的状态对应于数据“0”或“1”中的任一个，可变电阻元件经重设的状态对应于数据“0”或“1”中的另一个。控制器150基于来自外部的命令，控制写入(设置、重设)或读出动作等。字线选择电路160基于从外部接收到的行地址信息Ax选择字线，列选择电路170基于从外部接收到的列地址信息Ay选择位线。通过控制器150的控制，对所选择的字线、位线及源极线施加与写入(设置、重设)及读出对应的偏压电压。

在图5中表示存储元件与感测电路180的连接关系。一个存储元件包含串联连接在源极线SL与位线BL之间的可变电阻元件R及选择用晶体管T，且选择用晶体管T的栅极共享地连接于字线WL。在图5所示的例子中，n比特的存储元件沿行方向排列，且n比特的存储元件的位线BL1～位线BLn连接于感测电路180。当进行所选择的存储元件的读出时，利用感测电路180检测在所选择的存储元件的位线显现的电压或电流。另外，当向所选择的存储元件进行写入时，将从输入输出缓冲器120输入的写入数据传送至感测电路180，感测电路180使与设置或重设对应的电压产生于所选择的位线BL或源极线SL以进行写入。

接下来，对向可变电阻元件的写入(重设、设置)进行说明。控制器150响应从外部输入输出端子获得的命令等而开始写入，从而控制各部的动作。向字线选择电路160提供从输入输出缓冲器120获得的行地址信息Ax，向列选择电路170提供列地址信息Ay。另外，写入数据经由数据寄存器140而由感测电路180保持。进而，电压产生电路190按照来自控制器150的指示，将写入所需的电压供给至字线选择电路160或感测电路180等。感测电路180对基于列选择电路170的解码结果而选择的位线BL及源极线SL供给与数据“0”或“1”对应的电压。

在本实施例中，当重设可变电阻元件R时，以不使电流急剧地流至可变电阻元件R、也就是说使电流缓慢流至可变电阻元件R的方式进行控制。如果电流急剧地流至可变电阻元件R，也就是说，如果一次施加大的能量(energy)，那么可变电阻元件的丝状导电路径会瞬间大量成长，由此导致流通过剩的电流，而易于产生尾比特。因此，在本实施例中，为了不使大的电流瞬间流至可变电阻元件R，而进行使选择用晶体管T的阻抗(impedance)逐渐降低的控制。

在优选的实施方式中，是对源极线SL施加电压VSL，对位线BL施加电压VBL(VSL＞VBL)，并对选择用晶体管T的栅极施加如电压从0V逐渐变大的脉冲。图6(A)是以往在重设时施加至选择用晶体管T的栅极的脉冲P1的波形，图6(B)是本实施例的施加至选择用晶体管T的栅极的脉冲P2的波形。如图6(A)所示，如果将矩形状的脉冲P1施加至选择用晶体管T的栅极，那么选择用晶体管T会瞬间导通，大的电流从源极线SL急剧地流至可变电阻元件R。由此，在电极间形成电流密度高的丝状导电路径，从而易于产生尾比特。相对于此，如果将如图6(B)所示般的斜坡(ramp)形状的脉冲P2施加至选择用晶体管T的栅极，那么选择用晶体管T的电导(conductance)会以与脉冲P2的电压成比例的方式逐渐变大，从而向可变电阻元件R供给的漏极电流逐渐变大。因此，可不使大量的电流瞬间流至可变电阻元件R，而逐渐增大提供至可变电阻元件R的电流，以抑制尾比特的产生。

另外，在本实施例的另一优选的实施方式中，还可以如图6(C)所示般将多个脉冲串P3施加至选择用晶体管T的栅极。多个脉冲串P3包含如电压逐渐变大的多个脉冲。在将这种一系列的脉冲串P3施加至选择用晶体管的情况下，供给至可变电阻元件R的电流的能量也会逐渐增加，因此，可抑制瞬间形成密度高的丝状导电路径。

接下来，将本实施例的可变电阻元件的设置、重设及读出时的具体偏压电压的一实施例在图7中示出，在图8(A)、图8(B)中表示重设可变电阻元件时的动作波形的例子。

当重设可变电阻元件时，如图7、图8(A)所示，对所选择的存储元件的位线BL施加VBL＝-0.5V，对源极线SL施加VSL＝2.6V。接着，在约100ns的期间Tr，如图6(B)的斜坡脉冲P2所示般的对所选择的字线施加从0V变化至4V的栅极电压(Vg＝0V→4V)。由此，在可变电阻元件R中，电流从源极线SL流向位线BL，而进行低电阻状态的重设的写入。另外，在使用如图6(C)所示般的多个脉冲串P3的情况下，如图8(B)所示，在约100ns的期间Tr施加电压逐渐变大的多个脉冲串P3。

另一方面，当设置可变电阻元件时，首先，对所选择的存储元件的位线BL施加VBL＝2.4V，对源极线SL施加VSL＝0V。接着，对所选择的字线施加2.3V的栅极电压(Vg＝2.3V)的脉冲。由此，电流从位线BL流向源极线SL，而将可变电阻元件R设置为高电阻状态。

接下来，对本实施例的电阻可变型存储器的胞单元的读出动作进行说明。控制器150响应来自外部输入输出端子的命令等而开始读出，从而控制各部的动作。接着，接收从输入输出缓冲器120获得的地址数据，向字线选择电路160提供行地址信息Ax，向列选择电路170提供列地址信息Ay。

在图9中表示读出动作时的各部的波形的例子。感测电路180对基于列选择电路170的解码结果而选择的存储元件的位线BL施加VBL＝0.2V，对源极线SL施加VSL＝0V。优选为将位线BL预充电(precharge)至0.2V。如果使位线BL与源极线SL间的电位差过大，那么大的电流会流至可变电阻元件。因此，电位差理想的是尽量小，也就是说，电位差为可通过感测电路180检测出其变化的大小即可。接着，字线选择电路160对基于行地址信息Ax而选择的字线施加3V的栅极电压(Vg＝3V)。当可变电阻元件R为设置时，感测电路180几乎检测不到从位线BL流至源极线SL的电流。另一方面，当可变电阻元件R为重设时，感测电路180则会检测到从位线BL流至源极线SL的电流。

接下来，对本发明的优选实施方式进行说明。在优选的实施方式中，当向可变电阻元件进行写入(重设、设置)时，实施判定该可变电阻元件是否合格的写入验证。电阻可变型存储器能够以比特单位对存储元件进行存取，而进行被存取的存储元件的读出或写入。因此，在一实施例中，当向一个存储元件进行写入时，可对该存储元件进行写入验证。另外，在另一实施例中，当同时或连续地向一个页面(page)(一根字线)内的多个存储元件进行写入(设置、重设)时，同时或连续地实施该页面内的多个存储元件各自的验证。例如，当外部输入输出端子具有×16的数据宽度，且同时进行16比特的数据的写入时，或者当一个页面为2K比特(byte)时，于如在该页面内连续地进行多个数据的写入的情况下，对被实施写入的页面的存储元件进行写入验证。

图10是表示重设页面内的多个可变电阻元件时的验证的流程，图11是设置页面内的多个可变电阻元件时的验证的流程。为方便起见，在图10、图11中分别表示重设、设置的验证的流程，但实际上，当重设及设置一个页面内的多个可变电阻元件时，可同时实施这些验证。

请参照图10及图11，基于从外部输入输出端子获得的写入数据，对所选择的可变电阻元件进行重设(S100)或设置(S200)。重设及设置的偏压条件如所述图7所示，其中，栅极电压Vg是通过如图6(B)所示的斜坡脉冲P2或图6(C)所示的脉冲串P3的形式施加。当重设、设置结束时，接着进行可变电阻元件的验证(S102、S202)。重设及设置的验证时的偏压条件分别与读出动作时相同。接着，判定进行页面内的写入后的各个存储元件是否合格(S104、S204)。

在判定为重设合格的情况下，将位线BL的电压变更为VBL＝2.6V(S106)。由此，位线BL与源极线SL成为相同电位，电流不会再继续流至可变电阻元件。另一方面，在判定为不合格的情况下，维持与步骤S100相同的偏压条件，进而再一次施加斜坡脉冲P2或脉冲串P3(S108)。

在判定为设置合格的情况下，将位线BL的电压变更为VBL＝0V(S206)。由此，位线BL与源极线SL成为相同电位，电流不会再继续流至可变电阻元件。另一方面，在判定为不合格的情况下，对位线BL施加略低于步骤S200所施加的电压VBL＝2.2V(S208)。这样一来，对在页面内进行写入的所有可变电阻元件实施验证。

根据本实施例，通过抑制向被重设的可变电阻元件急剧地供给电流，可防止瞬间形成密度高的丝状导电路径，从而减少经重设的可变电阻元件中流通过大的电流而产生尾比特。因此，可易于在通常的偏压条件下设置经重设的可变电阻元件，从而能够进行可靠性高的写入。进而，通过抑制尾比特的产生，可抑制元件的故障，从而延长元件的寿命。

虽然对本发明的优选实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，本领域技术人员当可在权利要求所记载的范围内进行各种变形或变更。

在所述实施例中，是以如图5所示的存储元件进行说明，即，可变电阻元件R的一端是串联连接于选择用晶体管T的一端，可变电阻元件R的另一端连接于位线BL，选择用晶体管T的另一端连接于源极线SL，但本发明不限于此，本发明也可应用于如图12(A)所示的存储元件上，即，可变电阻元件R的另一端连接于源极线SL，选择用晶体管T的另一端连接于位线BL。此外，本发明也可应用于如图12(B)所示般包含两个晶体管T1、T2+两个可变电阻元件R1、R2的互补式(Complementary)存储元件上。其中，互补式存储元件是对可变电阻元件R1、可变电阻元件R2分别记忆(设置、重设)互补的数据，并对位线BL、位线输出互补的数据。

Claims (10)

1.一种电阻可变型存储器，其特征在于包括：

存储器阵列，包含将可逆性且非易失性的可变电阻元件与选择用晶体管串联连接在位线与源极线之间而成的存储元件；

行选择部，选择行方向的选择用晶体管；

列选择部，选择列方向的可变电阻元件；及

控制部，控制可变电阻元件的写入；且

所述控制部对所选择的位线及源极线施加用来重设或设置可变电阻元件的第一偏压电压，且对由所述行选择部选择的选择用晶体管的栅极施加脉冲，其中所述控制部对所述可变电阻元件进行设置时，对被选择的选择用晶体管的栅极所施加的脉冲的电压是逐渐增加的；且

所述控制部包含检验经重设及设置的可变电阻元件是否合格的验证部，以对判定为不合格的可变电阻元件重新施加所述脉冲与第二偏压电压，

其中所述验证部对所述经设置的可变电阻元件施加的所述第二偏压电压小于所述经设置的可变电阻元件于设置时被施加的所述第一偏压电压。

2.如权利要求1所述的电阻可变型存储器，其中：

所述脉冲是斜坡波形的脉冲。

3.如权利要求1所述的电阻可变型存储器，其中：

所述脉冲是电压逐渐变大的多个脉冲串。

4.如权利要求1所述的电阻可变型存储器，其中：

所述验证部以字线为单位执行所选择的字线内的多个经重设的可变电阻元件各自的验证。

5.如权利要求1所述的电阻可变型存储器，其中：

所述验证部以字线为单位执行所选择的字线内的多个经重设及设置的可变电阻元件各自的验证。

6.一种存储器阵列的写入方法，所述存储器阵列包含将可变电阻元件与选择用晶体管串联连接在位线与源极线之间而成的多个存储元件；所述写入方法的特征在于：

对所选择的位线及源极线施加用来重设或设置可变电阻元件的第一偏压电压，且对所选择的选择用晶体管的栅极施加脉冲，其中对所述可变电阻元件进行设置时，对被选择的选择用晶体管的栅极所施加的脉冲的电压是逐渐增加的；且

检验经重设及设置的可变电阻元件是否合格，以对判定为不合格的可变电阻元件重新施加所述脉冲与第二偏压电压，

其中在经设置的可变电阻元件被判定为不合格的情况下，对所述经设置的可变电阻元件施加的所述第二偏压电压小于所述经设置的可变电阻元件于设置时被施加的所述第一偏压电压。

7.如权利要求6所述的写入方法，其中：

所述脉冲是斜坡波形的脉冲。

8.如权利要求6所述的写入方法，其中：

所述脉冲是电压逐渐变大的多个脉冲串。

9.如权利要求6所述的写入方法，其中在检验经重设的可变电阻元件是否合格的步骤前，还包括：

以字线为单位执行所选择的字线内的多个经重设的可变电阻元件各自的验证。

10.如权利要求6所述的写入方法，其中在检验经重设的可变电阻元件是否合格的步骤前，还包括：

以字线为单位执行所选择的字线内的多个经重设及设置的可变电阻元件各自的验证。