KR20130107198A - 상변화 메모리에서의 기록 방식 - Google Patents

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Abstract

상변화 메모리에서, 다수의 메모리 셀에 대응하는 입력 데이터가 수신되고 이전 데이터가 다수의 메모리 셀로부터 판독된다. 입력 데이터는 이전 데이터와 비교된다. 다수의 메모리 셀 중 하나 이상에서 입력 데이터가 이전 데이터와 상이하고, 기록 카운트가 최대값 미만인 경우에, 다수의 메모리 셀 중 하나 이상은 입력 데이터로 프로그래밍되고, 기록 카운트는 업데이트 또는 증분된다. 그러한 데이터 비교 및 기록 카운트의 업데이트 동작은 반복된다. 기록 카운트가 최대값에 도달한다면, 기록이 실패한다고 판정될 것이다.

Description

상변화 메모리에서의 기록 방식{WRITE SCHEME IN PHASE CHANGE MEMORY}
본 출원은, "상변화 메모리에서의 기록 방식"이라는 제목으로 2010년 4월 26일에 출원된 미국 가특허출원 제 61/327,979호로부터 우선권을 청구하며, 이 가특허출원 전체는 본 명세서에서 참조로서 병합된다.
일반적으로, 본 발명은 메모리 디바이스에 관한 것이다. 더 상세하게, 본 발명은, 특성, 예컨대 기록된 및 프로그래밍된 데이터의 반복된 검증과 같은 특성을 가진 반도체 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스의 예로는, 상변화 메모리(PCM: Phase Change Memory)인 비휘발성 메모리 디바이스가 있다. PCM은, 예컨대 칼코게나이드(chalcogenide)와 같은 상변화 소재를 사용하여 데이터를 저장한다. 통상의 칼코게나이드 화합물은 Ge2-Sb2-Te5(GST)이다. 상변화 소재는, 가열 및 냉각 프로세스를 제어함으로써 결정 상과 비결정 상 사이를 안정적으로 전이할 수 있다. 비결정 상은, 상대적으로 낮은 저항을 보이는 결정 상에 비해 상대적으로 높은 저항을 보인다. 비결정 상태는, 흔히 "리세트" 상태 또는 논리 "0" 상태로도 지칭되며, GST 화합물을 용융 온도(예컨대, 610℃) 이상으로 가열한 다음, 이 혼합물을 급속히 냉각시킴으로써 구축될 수 있다. "세트" 상태 또는 논리 "1" 상태로 지칭되는 결정 상태는, 상변화 소재를 결정 상태로 변환하기에 충분히 오랜 기간 동안 GST 화합물을 결정 온도(예컨대, 450℃) 이상으로 가열하여 구축될 수 있다. 결정 온도는 610℃인 용융 온도 미만이다. 가열 기간 다음에는 후속한 냉각 기간이 온다.
도 1은 통상의 상변화 메모리 셀을 도시한다. 도 1을 참조하면, 상변화 메모리(PCM) 셀(110)은 저장 소자(112)와 스위칭 소자(114)를 포함한다. 스위칭 소자(114)는 PCM 셀(110)의 저장 소자(112)에 선택적으로 액세스하는데 사용된다. 저장 소자(112)의 통상의 예로는 상변화 소재(예컨대, GST)로 형성된 가변 저항이 있다. 가변 저항의 저항은 결정 상과 비결정 상 사이에서 구조(또는 특징)를 변환함으로써 변경될 수 있다.
도 2는, 도 1에 도시한 PCM 셀(110)의 저장 소자(112)로서의 예시적인 저장 소자의 구조를 도시한다. 도 2를 참조하면, 히터(122)가 제1 전극(124)과, 통상적으로 낮은 저항을 갖는 제2 전극에 의해 접촉하는 칼코게나이드 화합물(126) 사이에 위치한다. 제1 전극(124)은 히터(122)에 낮은 저항 접촉을 이루는데 사용된다. 히터(122)는 칼코게나이드 화합물(126)의 일부분이 프로그래밍 가능한 부피(130)로 지칭되는 물리적인 공간에서 결정 상태로부터 비결정 상태로 변환하게 한다.
도 3은, 상변화 메모리에 대한 도 2에 도시한 저장 소자의 리세트 및 세트 프로그래밍 모두에 대한 시간과 온도의 관계를 도시한다. 도 2 및 도 3을 참조하면, 상변화 메모리(PCM) 셀은 두 가지 상태(즉, 상): (i) 비결정 또는 "리세트" 상태; 및 (ii) 결정 또는 "세트" 상태로 프로그래밍(또는 기록)될 수 있다. 그러한 상태의 프로그래밍은, 히터(122)로 상변화 층(저장 소자의 칼코게나이드 화합물(126))을 가열하여 얻을 수 있다. 리세트 상태를 프로그래밍하기 위해, 상변화 층은 tP_Reset의 지속기간 동안 히터(122)를 통해 전류(I_Reset)로 온도(T_Reset)까지 가열된 다음, 상변화 층을 신속히 냉각시킨다. 세트 상태를 프로그래밍하기 위해, 상변화 층은 히터(122)를 통해 전류(I_Set)로 온도(T_Set)까지 가열되며 tP_Set의 지속기간 동안 온도(T_Set)에서 상변화 층을 유지한 다음 상변화 층을 냉각시킨다. 전류(I_Set)의 시간 간격(tP_Set)은 전류(I_Reset)의 tP_Reset을 초과한다. 인가된 전류(I_Reset 및 I_Set)의 펄스를 각각 "132" 및 "134"로 표기한다.
도 4a 및 도 4b는 각각 프로그래밍된 세트 상태 "세트"와 프로그래밍된 리세트 상태 "리세트"에서 상변화 메모리(PCM)를 도시한다. 상변화 소재(또는 상변화 층)는 열적으로 활성화된다. 도 2, 도 3, 도 4a 및 도 4b를 참조하면, PCM 셀은, tP_Set의 지속기간 동안 전류(I_Set)를 인가함으로써 세트 상태로 프로그래밍된다. 상변화 층에 인가된 열의 양은 I2 X R에 비례하며, 여기서 "I"는 히터(122)를 통과하는 I_Set의 전류값이며, "R"은 히터(122)의 저항이다. 도 4a에 도시한 바와 같이, PCM 셀이 세트 상태("세트")로 프로그래밍되고 있는 동안, 상변화 층은 결정 상태로 변화하여, 도 4b에 도시한 리세트 상태("리세트")와 비교해 더 낮은 셀 저항을 야기한다. 유사하게, 상변화 메모리 셀은, tP_Reset의 지속기간 동안 전류(I_Reset)를 인가함으로써 리세트 상태로 프로그래밍된다. PCM 셀이 리세트 상태로 프로그래밍되고 있는 동안, 특정한 부피의 상변화 층이 (도 4b의) 비결정 상태로 변화하여, (도 4a의) 세트 상태보다 더 높은 셀 저항을 야기한다. 상변화 층의 프로그래밍 부피는 일반적으로 상변화 층에 인가된 열의 양의 함수이다.
상변화 메모리 디바이스는 통상 비결정 상태를 사용하여 논리 "0" 상태(또는 리세트 상태)를 나타내고, 결정 상태를 사용하여 논리 "1" 상태(또는 세트 상태)를 나타낸다. 표 1은 예시적인 상변화 메모리의 통상의 성질을 요약한 것이다.
상변화 메모리 성질
데이터 "0" "1"
프로그램 상태 리세트 세트
저항
Rpm		 높음(>100㏀) 낮음(10㏀)
판독 전류 낮음 높음
소재 상 비결정 결정
기록 펄스 대략 50ns(tP_Reset) 대략 200ns(tP_Set)
도 5는 세트 상태(136)와 리세트 상태(138)에 대한 PCM 셀 저항(Rpm)의 분포를 예시한다. 구체적으로, 세트 상태는 값(RS1과 RS2(예컨대, 대략 10㏀))에 걸쳐져 있는 저항 분포를 갖는다. 리세트 상태는 두 개의 더 높은 값(RR1)(예컨대, 대략 100㏀)과 RR2에 걸쳐져 있는 저항 분포를 갖는다. 저항값(RS2 및 RR1)은 원하는 수율에 대해 결정된다. 예컨대, 원하는 수율이 99%라면, 프로그래밍된 PCM 셀 중 1%가 RS2보다 더 높은 세트 저항을 가질 수 있거나 RR1보다 낮은 리세트 저항을 가질 수 있으며, 고장인 것으로 간주될 수 있다.
최근, 여러 상변화 메모리(PCM) 셀이 사용되고 있다. 도 6은, 저장 소자(142)에 연결된 다이오드(144)를 포함하는 다이오드 기반 PCM 셀을 도시한다. 다이오드(144)의 음극은 워드라인(148)에 연결된다. 저장 소자(142)는 비트라인(142)에 연결된다. 다이오드(144)는 2-단자 디바이스이다. 트리-단자 디바이스도 스위칭 소자로서 사용할 수 있다. 도 7은, FET(MOS 트랜지스터)(154)와 저장 소자(152)를 포함하는, 전계 효과 트랜지스터(FET: Field Effect Transistor)(또는 MOS 트랜지스터) 기반 PCM 셀을 도시한다. 트랜지스터(154)의 게이트, 드레인 및 소스는 각각 워드라인(158), 저장 소자(152) 및 접지에 연결된다. 저장 소자(152)는 비트라인(156)에 연결된다. 도 8은, (PNP 타입의) 바이폴라 트랜지스터(164)와 저장 소자(162)를 포함하는, 바이폴라 트랜지스터 기반 PCM 셀을 도시한다. 바이폴라 트랜지스터(164)의 베이스, 이미터 및 컬렉터는 각각 워드라인(168), 저장 소자(162) 및 접지에 연결된다. 저장 소자(162)는 비트라인(166)에 연결된다.
메모리 셀 어레이는, 다수의 비트라인(146)과 워드라인(148)에 연결되는 도 6에 도시한 다수의 PCM 셀에 의해 형성할 수 있다. 유사하게, 메모리 셀 어레이는, 다수의 비트라인(156)과 워드라인(158)에 연결되는 도 7에 도시한 다수의 PCM 셀에 의해 형성할 수 있다. 메모리 셀 어레이는, 다수의 비트라인(166)과 워드라인(168)에 연결되는 도 8에 도시한 다수의 PCM 셀 어레이에 의해 형성할 수 있다.
저장 소자(142, 152 및 162) 각각은, 도 1에 도시한 바와 같은 저장 소자(112)로서 기능하는 가변 저항에 의해 형성한다. 다이오드(144), FET(154) 및 바이폴라 트랜지스터(164) 각각은 도 1에 도시한 스위칭 소자(114)로서 기능하며, 이에 연결된 저장 소자에 대한 액세스 소자로서 기능한다.
도 6에 도시한 다이오드(144)나 도 8에 도시한 바이폴라 트랜지스터(164)를 메모리 셀에서 스위칭 소자(114)로서 사용하는 것은, 셀 크기를 줄여 메모리 밀도를 향상시키고자 하는 시도이다. 메모리 시스템 밀도의 추가 향상은 지속적으로 메모리 시스템 가격을 줄이며, 전자 시스템에서 증가한 데이터 트래픽에 의해 부분적으로 영향을 받는 메모리 용량을 증가시키기 위해 필요하다.
본 발명의 일 양상에 따르면, 다수의 메모리 셀을 갖는 상변화 메모리에 데이터를 기록하는 방법이 제공된다. 이 방법은 다수의 비트를 포함하는 입력 데이터를 수신하는 단계; 다수의 메모리 셀로부터 판독된 다수의 비트를 포함하는 이전 데이터를 판독하는 단계; 판독 단계와 병행하여 입력 데이터를 이전 데이터와 비교하는 단계; 하나 이상의 비트가 입력 데이터와 이전 데이터 사이에 상이한지를 판정하여 데이터 판정 결과를 제공하는 단계; 및 데이터 판정 결과에 따라, 다수의 메모리 셀 중 하나 이상을 입력 데이터로 프로그래밍하는 단계를 포함한다.
이 방법은, 카운트 값이 최대값 미만인지를 판정하여 카운트 판정 결과를 제고하는 단계를 더 포함할 수 있다. 유리하게도, 데이터 판정 결과와 카운트 판정 결과에 따라 프로그래밍이 실행되어 카운트 값이 업데이트된다.
수신 입력 데이터는 다수의 데이터를 포함하는 입력 데이터 버스트를 수신하는 단계를 더 포함할 수 있다.
다른 양상에서, 본 발명은, 바이어스 트랜지스터와 차동 전압 증폭기를 포함하는 감지 증폭기를 포함하는 상변화 메모리를 기록하는 장치를 특징으로 한다.
예컨대, 바이어스 트랜지스터는 차동 전압 증폭기의 양의 입력과 통신한다. 다수의 메모리 중 하나가 차동 전압 증폭기의 양의 입력과 통신한다. 차동 전압 증폭기의 양의 입력에서의 감지 전압은 바이어스 트랜지스터의 바이어스 저항과 다수의 메모리 셀 중 하나의 메모리 셀 저항에 비례한다. 기준 전압은 차동 전압 증폭기의 음의 입력과 통신한다. 기준 전압은 리세트 상태인 다수의 메모리 셀 중 하나와 세트 상태인 다수의 메모리 셀 중 하나에 대해 차동 전압 증폭기의 양의 입력에서 얻은 감지 전압 사이에 있다.
장치는, 데이터에서 다수의 비트의 상태를 보유하도록 구성된 레지스터를 더 포함할 수 있다. 기록 구동기는 기록 전류 브랜치, 리세트 전류 브랜치 및 세트 전류 브랜치를 갖는다. 리세트 전류 브랜치는 리세트 상태에 의해 인에이블되고, 데이터-마스크 상태에 의해 디스에이블된다. 세트 전류 브랜치는 세트 상태에 의해 인에이블되고, 데이터-마스크 상태에 의해 디스에이블된다. 기록 전류 브랜치는 리세트 전류 브랜치와 세트 전류 브랜치 중 하나의 전류를 미러링(mirroring)한다.
장치는, 다수의 메모리 셀에서 대응하여 감지된 비트가 세트 상태를 가질 경우 세트 상태를 갖는 데이터의 비트에 대응하는 데이터-마스크 상태를 셋팅하고, 다수의 메모리 셀에서 대응하여 감지된 비트가 리세트 상태를 가질 경우 리세트 상태를 갖는 데이터의 비트에 대응하는 데이터-마스크 상태를 셋팅하도록 구성된 등가 회로를 더 포함할 수 있다.
다른 양상에서, 본 발명은, 다수의 메모리 셀을 포함하는 메모리 어레이를 포함하는 상변화 메모리 시스템을 특징으로 한다. 예컨대, 다수의 메모리 셀 각각은 다수의 행 중 하나와 다수의 열 중 하나에 위치한다.
상변화 메모리는 다수의 로컬 열 선택기, 글로벌 열 선택기, 감지 증폭기를 포함한다. 다수의 로컬 열 선택기 각각은 다수의 열과 통신한다. 글로벌 열 선택기는 다수의 로컬 열 선택기와 통신한다. 감지 증폭기는 글로벌 열 선택기와 통신한다.
예컨대, 감지 증폭기는 바이어스 트랜지스터와 차동 전압 증폭기를 포함한다. 바이어스 트랜지스터는 차동 전압 증폭기의 양의 입력과 통신한다. 다수의 메모리 셀 중 하나는 차동 전압 증폭기의 양의 입력과 통신한다.
예컨대, 차동 전압 증폭기의 양의 입력에서의 감지 전압은 다수의 메모리 셀 중 하나의 메모리 셀 저항과 바이어스 트랜지스터의 바이어스 저항에 비례할 수 있다. 기준 전압은 차동 전압 증폭기의 음의 입력과 통신한다. 기준 전압은 리세트 상태인 다수의 메모리 셀 중 하나와 세트 상태인 다수의 메모리 셀 중 하나에 대해 차동 전압 증폭기의 양의 입력에서 얻은 감지 전압 사이에 있다.
예컨대, 레지스터는 데이터에서의 다수의 비트의 상태를 보유한다. 기록 구동기는 글로벌 열 선택기와 통신한다. 기록 구동기는 기록 전류 브랜치, 리세트 전류 브랜치 및 세트 전류 브랜치를 가질 수 있다. 리세트 전류 브랜치는 리세트 상태에 의해 인에이블되고 데이터-마스크 상태에 의해 디스에이블된다. 세트 전류 브랜치는 세트 상태에 의해 인에이블되고 데이터-마스크 상태에 의해 디스에이블된다. 기록 전류 브랜치는 리세트 전류 브랜치와 세트 전류 브랜치 중 하나의 전류를 미러링한다.
예컨대, 등가 회로가 다수의 메모리 셀에서의 대응하여 감지된 비트가 세트 상태를 가질 경우 세트 상태를 갖는 데이터에서의 비트에 대응하는 데이터-마스크 상태를 셋팅하고, 다수의 메모리 셀에서의 대응하여 감지된 비트가 리세트 상태를 가질 경우 리세트 상태를 갖는 데이터에서의 비트에 대응하는 데이터-마스크 상태를 셋팅한다.
본 발명의 다른 양상에 따라, k개의 행 x j개의 열인 다수의 메모리 셀을 갖는 어레이-k 및 j 각각은 1보다 큰 정수임-; j개의 열 중 적어도 하나를 선택하도록 구성된 열 선택기; k개의 행 중 적어도 하나를 선택하도록 구성된 행 선택기; 열 및 행 중 선택된 하나 이상을 통해 다수의 메모리 셀 중 선택된 하나 이상에 입력 데이터를 제공하도록 구성된 데이터 기록기; 입력 데이터를 보유하도록 구성된 입력 데이터 보유기; 및 데이터 기록기를 제어하도록 구성된 데이터 기록 제어기를 포함하는 상변화 메모리(PCM)가 제공된다. 데이터 기록기는, 입력 데이터의 제1 상태 시 제1 전류 흐름을 실행하도록 구성된 제1 전류 회로, 입력 상태의 제2 상태 시 제2 전류 흐름을 실행하도록 구성된 제2 전류 회로, 및 입력 데이터의 제1 및 제2 상태에서의 제1 전류 및 제2 전류에 비례하는 제3 전류의 흐름을 실행하도록 구성된 제3 전류 회로를 포함한다. 제1 및 제2 전류 회로의 동작은 데이터 기록 제어기에 의해 제어된다.
본 발명의 다른 양상에 따라, 다수의 메모리 뱅크를 포함하는 메모리 시스템이 제공되며, 각 뱅크는 다수의 상변화 메모리(PCM) 셀 어레이를 포함하며, 각 어레이는 앞서 한정된 PCM을 포함한다.
상변화 메모리의 예에서, 다수의 메모리 셀에 대응하는 입력 데이터가 수신된다. 또한, 이전 데이터가 다수의 메모리 셀로부터 판독되고, 입력 데이터는 이전 데이터와 비교된다. 입력 데이터가 다수의 메모리 셀 중 하나 이상에 대해 이전 데이터와 상이하고, 기록 카운트가 최대값 미만이라면, 다수의 메모리 셀 중 하나 이상은 입력 데이터로 프로그래밍될 것이며, 기록 카운트는 증분된다. 그러한 데이터 비교 및 기록 카운트 업데이트 동작은 반복된다. 기록 카운트가 최대값에 도달한다면, 기록이 실패한다고 판정될 것이다.
본 발명의 다른 양상 및 특성은, 수반하는 도면과 연계한 본 발명의 특정한 실시예에 대한 다음의 설명을 읽음으로써 당업자에게 명백하게 될 것이다.
본 발명의 실시예를, 이제 예를 들어서만 첨부된 도면을 참조하여 기술할 것이다.
도 1은 상변화 메모리(PCM) 셀을 예시한 개략도이다.
도 2는 PCM 셀의 구조를 도시한 단면도이다.
도 3은 PCM 셀의 세트 및 리세트 동작 동안의 온도 변화의 그래프이다.
도 4a 및 도 4b는 각각 세트 상태 및 리세트 상태에서의 PCM의 횡단면도이다.
도 5는 세트 및 리세트 상태에 대한 저항 분포의 그래프이다.
도 6은 다이오드 기반의 PCM 셀을 예시하는 개략도이다.
도 7은 전계 효과 트랜지스터(FET) 기반의 PCM 셀을 예시한 개략도이다.
도 8은 바이폴라 트랜지스터 기반의 PCM 셀을 예시한 개략도이다.
도 9는 본 발명의 실시예가 적용될 수 있는 메모리 디바이스를 예시한 개략도이다.
도 10은 본 발명의 실시예에 따라 다수의 다이오드 기반의 PCM 셀을 포함하는 메모리 셀의 횡단면도이다.
도 11은 싱글 데이터 레이트(SDR: Single Date Rate) 버스트 기록 동작을 보여주는 타이밍 도이다.
도 12는 SDR 버스트 판독 동작을 보여주는 타이밍 도이다.
도 13은, 기록 및 판독 동작에 대한 기준 저항에 관련한 세트 및 리세트 상태에 대한 저항 분포의 그래프이다.
도 14는 기록 동작의 예의 흐름도이다.
도 15는 본 발명의 실시예에 따른 메모리 디바이스에 포함된 PCM 셀 어레이를 예시한 개략도이다.
도 16은 기록 동작으로 도 15에 도시한 PCM 셀 어레이를 예시한 개략도이다.
도 17은 판독 동작으로 도 15에 도시한 PCM 셀 어레이를 예시한 개략도이다.
도 18은 본 발명의 실시예에 따른 상변화 메모리 뱅크 아키텍쳐를 예시한 블록도이다.
도 19는 본 발명의 실시예에 따른 상변화 메모리 아키텍쳐를 예시한 블록도이다.
도 20은 도 18에 도시한 로컬 열 선택기를 예시한 개략도이다.
도 21a는 도 18에 도시한 글로벌 열 선택기를 예시한 개략도이다.
도 21b, 도 21c, 도 21d 및 도 21e는 도 21a에 도시한 글로벌 열 디코더의 예를 예시하는 개략도이다.
도 22는 도 18에 도시한 기록 구동기 및 감지 증폭기의 기록 구동기 부분 또는 회로를 예시한 개략도이다.
도 23a는 도 18에 도시한 기록 구동기 및 감지 증폭기의 감지 증폭기 부분 또는 회로를 예시한 개략도이다.
도 23b는 도 21a에 도시한 감지 증폭기에 적용할 수 있는 판독 데이터 보유기의 예를 예시한 개략도이다.
도 24는 도 18에 도시한 행 디코더를 예시한 개략도이다.
도 25a는 본 발명의 실시예에 따른 메모리의 기록 동작을 예시한 타이밍 도이다.
도 25b는 본 발명의 실시예에 따른 메모리의 판독 동작을 예시한 타이밍 도 이다.
도 26은 기록 동작의 검증 예를 예시한 타이밍 도이다.
도 27은 SDR 버스트 타이밍을 보여주는 기록 동작 예를 예시한 타이밍 도 이다.
도 28은, 본 발명의 실시예에 따른 기록 동작의 검증 예를 예시한 타이밍 도이다.
도 29는, 본 발명의 실시예에 따른 SDR 버스트 타이밍을 보여주는 기록 동작을 예시한 타이밍 도이다.
도 30은, 본 발명의 실시예에 따른 기록 구동기 및 감지 증폭기에서 실시한 등가의 기능을 예시한 개략도이다.
도 31은 본 발명의 실시예에 따른 레지스터에서 실행된 등가의 기능을 예시한 개략도이다.
도 32a는 도 18에 도시한 도면에 도시한 레지스터(530)에 대해 도 31에 도시한 바와 같이 실행된 검증의 예를 예시한 개략도이다.
도 32b는 도 32a에 도시한 16-비트 비교기의 예를 예시하는 개략도이다.
도 33a 및 도 33b는 본 발명의 실시예에 따른 메모리 디바이스에 적용할 수 있는 PCM 셀 어레이를 예시한 개략도이다.
일반적으로, 본 발명의 실시예는 반도체 메모리 디바이스에 관한 것이다. 본 발명의 실시예는 상변화 메모리(PCM) 디바이스 및 시스템에 관한 것이다.
도 5에 도시한 메모리 셀 분포는 최고 세트 저항(RS2)을 감소시키고, 최저 리세트 저항(RR1)을 증가시키거나, 이들 두 동작을 진행함으로써 개선될 수 있다. 이것은 두 상태를 더 분리시켜, 감지 마진을 개선한다. 개선된 감지 마진은 유리하게도 감지 속도뿐만 아니라 잡음 존재 시의 감지 신뢰도를 개선한다. 세트 및 리세트 상태의 저항 분포는 이전에 기록된 메모리 셀을 판독하여, 판독된 셀의 상태가 이전에 기록되었던 것과 일치하는지를 검증함으로써 개선될 수 있다. 이것을 "기록 검증(write verify)" 또는 "검증 판독(verification read)" 동작이라고 칭한다. 판독된 셀이 기록 검증 동작을 실패한다면, 이 셀은 메모리 비트를 "정정"하고자 다시 기록될 수 있다. 일 예로, 도 4b에서 비결정 영역(프로그래밍 가능한 부피)(130)은 충분치 않게 형성되거나 결정화를 통해 충분치 않게 제거되기 때문에 비트는 실패한다. 메모리 셀을 기록하는 단계는 정해진 반복 횟수 동안 반복되며, 이를 초과하면, 메모리는 영구히 실패한 비트로 간주된다. 일예로, 장래의 신뢰도에 영향을 미칠 수 있는 다른 잠재적 실패 메커니즘을 갖는 비트를 거르기 위해(screen out) 시도한 기록 동작의 횟수는 제한된다.
본 발명의 일 실시예에서, 기록 검증 동작은 기록 데이터 입력 동안 실행된다. 이점은 기록 성능을 유리하게도 개선하고 셀 저항 분포를 타이트하게 제어하여(예컨대, 감소시켜), 전력소비를 감소시킨다. 예컨대, 감지 속도가 증가할 때 전력 소비는 감소하며, 이는 바이어스 트랜지스터가 더 일찍 셋 오프될 수 있기 때문이다. 본 발명의 일 실시예는 도 6에 도시된 메모리 셀을 구비한 다이오드 기반의 PCM 디바이스이지만, 다른 실시예는 도 7에 도시한 전계 효과 트랜지스터(FET) 기반의 PCM 메모리 셀 또는 도 8에 도시한 바이폴라 기반의 PCM 메모리 셀 중 어느 것을 사용한다.
도 9는, 본 발명의 실시예가 적용될 수 있는 메모리 디바이스를 도시한다. 도 9를 참조하면, 메모리 디바이스는, 행 디코더(172)와, 열 디코더, 감지 증폭기 및 기록 구동기(174)를 포함한 주변 회로를 구비한 메모리 셀 어레이(170)를 포함한다. 행 디코더(172)는 미리 디코딩된 어드레스 정보와 제어 정보를 포함한 신호(176)를 수신한다. 열 디코더, 감지 증폭기 및 기록 구동기(174)는 제어 정보를 포함하는 신호(178)를 수신한다. 또한, 열 디코더, 감지 증폭기 및 기록 구동기(174)는 데이터 기록 및 판독을 위해 입/출력(I/O) 회로(미도시)와 통신한다. 행(워드라인) 및 열(비트라인)에 대한 제어 정보는 메모리 디바이스 제어 회로(미도시)에 의해 제공된다.
도 10은, 본 발명의 실시예에 따른 다수의 다이오드 기반의 상변화 메모리(PCM) 셀을 포함하는 메모리 디바이스를 도시한다. 도 10을 참조하면, 이 디바이스는 다수의 셀 어레이 그룹을 가지며, 각 그룹은 셀 1,.....,셀(n-1), 셀 n을 포함한다. 특정한 예에서, n개의 메모리 셀(180-1,.....,180-(n-1) 및 180-n이 반복되어 하나의 셀 어레이 층을 형성하며, n은 1보다 큰 정수이다. 예컨대 n은 64이지만 이로 제한되지는 않는다. n개의 메모리 셀(180-1,.....,180-(n-1) 및 180-n) 각각은 GST(칼코게나이드 화합물)(182), 자기-정렬 바닥 전극(184) 및 양극(186)과 음극(188)으로서 직렬로 연결된 수직 P-N 다이오드로 구성된다. 히터(190)는, 저 저항으로 구성되는, 상부 전극(미도시)을 구비한 비트라인(192)과 GST(182) 사이에 있다.
히터(190)는 도 2 및 도 4a, 도 4b의 히터(122)에 대응한다. GST(182)는 도 2 및 도 4a, 도 4b의 칼코게나이드 화합물(126)에 대응한다. 히터(190) 및 비트라인(192)의 접촉인 상부 전극과 하부 전극(184)은 각각 도 2 및 도 4a, 도 4b의 제 1 전극(124) 및 제 2 전극(128)에 대응한다. 칼코게나이드 화합물은 도 2 및 도 4b에 도시한 바와 같이 프로그래밍 가능한 부피(130)를 발생시킨다. 양극(186)과 음극(188)을 가진 다이오드는 도 5에 도시한 다이오드(144)에 대응하며 도 1의 스위칭 소자(114)로서 기능한다.
비트라인(192)은 제1 금속 층(M1)에 의해 형성된다. 다이오드의 음극(188)은 P 기판(198)의 N+ 도핑된 베이스에 형성된 워드라인(194)에 연결된다. 특정한 예에서, 기판(198)은 P-타입 불순물을 가진 반도체 층에 의해 형성된다. 워드라인 스트랩(196)은 제2 금속 층(M2)을 사용하여 워드라인 저항을 감소시킨다. 워드라인 스트랩은 모든 n개의 상변화 메모리(PCM) 셀에 대해 사용할 수 있다. 워드라인(194)을 저저항 스트랩(196)과 얼마나 자주 연결할(예컨대, "스트랩"할)지의 선택은 스트랩 연결로부터 가장 먼 메모리 셀과 워드라인 구동기(추후 기술될 예정) 사이의 워드라인 저항을 낮추기에 충분하도록 스트래핑함으로써 이루어진다. 스트래핑은, 그러나, 전체 메모리 어레이 크기를 상당히 증가시키도록 이루어지지는 않는다. 워드라인(194)과 스트랩(196)은 접촉(199)에 의해 연결된다. 비트라인(192)과 워드라인(194)은 각각 도 6에 도시한 비트라인(146)과 워드라인(148)에 대응한다. FET 및 바이폴라 기반의 PCM 셀이 구현된 경우에, 비트라인(192)은 비트라인(156 및 166) 각각에 대응하며, 워드라인(194)은 도 7 및 도 8에 도시한 워드라인(158 및 168) 각각에 대응한다.
READ 및 WRITE 성능을 개선하기 위해, 프리페치를 통한 버스트 판독과 버퍼링된 데이터를 통한 버스트 기록은 도 11 및 도 12에서 도시된 대로 사용될 수 있다.
SDR 버스트 WRITE 동작을 도시한 도 11을 참조하면, 버스트 기록 동작은, 클록 신호(310)의 에지(322)에서 명령(312)(예컨대, "WRITE" 명령(318))과 어드레스(314)(예컨대, "ADD"(320))를 래치한다. 일련의 데이터(DQ[7:0])(316, 구체적으로 331 내지 338("Din1" 내지 "Din8"))는 클록 신호(310)의 연속되는 에지(342 내지 348)에서 기록된다. 일련의 데이터는 ADD(320) 및 WRITE 명령(318)과 동시에 이용 가능한 제1 데이터(331)(Din1)로 프리페치된다. 데이터(316)(Din1 내지 Din8)는 베이스 어드레스(ADD)(320)로부터 시작하여 순차적인 메모리 어드레스로부터 기록된다. 데이터는 클록 에지에서 메모리에 전달되며, 한 클록 에지가 각 데이터에 사용된다. 이 예에서, 각 데이터(Din1 내지 Din8)의 구조는 바이트(또는 8비트)이다. 데이터는 단일 바이트 또는 복수 바이트일 수 있다.
PCM 디바이스에서, 세트 및 리세트 상태 모두에 대한 메모리 셀 저항은 타이트하게 제어되어 비트 에러 레이트(BER)를 최소화하고, 메모리 셀 신뢰도를 개선하고, 감지 속도를 개선하고, 감지 전력을 감소시키며 디바이스 수명을 연장한다. BER은 메모리 셀이 프로그래밍된 이후 올바른 상태를 제공하는데 실패하는 레이트를 지칭한다. 마진을 갖고 프로그래밍된 메모리 셀은 예컨대 전원 바운스(bounce)로부터의 랜덤 노이즈로 인해 종종 또한 실패할 수 있다. 메모리 셀 신뢰도는, 메모리 셀이 제조사가 테스트할 때 그랬던 것처럼 "현장에서" 즉, 고객이 있는 곳에서도 잘 실행되는 능력을 지칭한다. 감지 속도는 감지 증폭기에 이용할 수 있는 신호를 증가시켜 개선한다. 감지 전력은 일 예로 전류 소스가 온이어야 하는 지속기간을 단축시킴으로써 감소한다. 디바이스 수명은, 노화 현상에도, 디바이스가 지속적으로 적절히 기능하게 될 시간을 지칭한다. 디바이스 노화의 예로는, 임계치를 조정하는데 사용한 불순물의 이주로 인한 트랜지스터 임계치의 시프팅이 있다.
싱글 데이터 레이트(SDR) 버스트 READ 동작을 도시한 도 12를 참조하면, 도시한 버스트 동작은, 클록 신호(210)의 한 에지가 데이터를 래치하는데 사용되는 단일 데이터 레이트(SDR) 타이밍을 사용한다. 추가 성능은, 클록 신호(210)의 두 에지가 데이터를 래치하는데 사용되는 더블 데이터 레이트(DDR)를 사용하여 얻게 된다.
클록 신호(210)는 클록 신호(210)의 에지(222)로 명령(212)(예컨대, READ 명령(218))과 어드레스(214)(예컨대, "ADD"(220))를 래치하는데 사용된다. 어드레스(ADD)(220)는 일련의 데이터(DQ[7:0])(216)를 판독하기 위한 시작 위치를 한정하며, 각 데이터는 순차적인 메모리 어드레스에 판독된다. 지연시간(224)이 추가되어 예컨대 데이터를 레지스터에 래치하는 것과 같이 판독될 데이터를 버퍼링할 시간을 허용한다. 데이터는 그 후 메모리에 판독되며, 일련의 데이터(216, 구체적으로 231 내지 238)(예컨대 8개의 데이터("Dout1" 내지 "Dout8"))는, 클록 에지(241 내지 248)에서 메모리에 전달되며, 한 클록 에지가 각 데이터에 사용된다. 이 예에서, 각 데이터(Dout1 내지 Dout8)의 구조는 바이트(또는 8 비트)이다. 데이터는 단일 바이트나 복수의 바이트일 수 있다.
도 13은 기록 및 판독 동작에 대한 기준 저항에 관한 세트 및 리세트 상태에 대한 저항 분포를 도시한다. 도 13을 참조하면, 세트 상태(402)는 저항값 범위(RS1(세트 검증을 위한 기준 저항) 내지 RS2(리세트 검증을 위한 기준 저항))를 갖는다. 리세트 상태(404)는 저항값의 범위(RR1 내지 RR2)를 갖는다. 두 저항 범위의 간격이 판독 감지 마진(Mrs)을 한정한다. 판독 동작 동안, 감지 증폭기는, 판독 감지 마진(Mrs) 내의 어디에서나 셋팅될 수 있는 판독을 위한 기준 저항(Rref)을 사용한다. 일 예에서, 판독을 위한 기준 저항(Rref)은 최고 세트 상태 저항(RS2)과 최저 리세트 상태 저항(RR1) 사이의 중심에 있다. 기록 검증 동작 동안, 세트 검증을 위한 기준 저항(Rvs)(예컨대, RS2)은, 세트 상태가 메모리 셀에서 적절히 프로그래밍되었음을 검증하는데 사용된다. 유사하게, 리세트 검증을 위한 기준 저항(Rvs)(예컨대, RR1)은 리세트 상태가 메모리 셀에서 적절히 프로그래밍되었음을 검증하는데 사용된다.
도 14는 기록 동작의 예의 흐름도를 도시한다. 데이터를 갖는 기록 명령은 PCM 디바이스에 의해 해석되어 단계(421)에서 실행되며, 이에 대해 도 11에 더 기재되어 있다. 단계(422)에서, 메모리 어드레스에 대응하는 메모리 셀이 행 및 열 선택기(또는 디코더)로 선택되어, 데이터(231-238)(도 11에 도시된 Din1 내지 Din8)가 기록 구동기를 위한 레지스터에 버퍼링된다. 단계(423)에서, 기록 카운터(미도시)는 0의 값으로 초기화되어 0번의 기록이 실행되었음을 나타낸다. 기록 카운터의 값은 업데이트 또는 변화할 수 있다. 단계(424)에서, 기록 검증 동작이 선택된 메모리 셀에 대해 실행되며, 이러한 동작은 감지 증폭기로 저장된 데이터를 감지하는 단계를 포함한다. 단계(425)에서, 판독 데이터와 입력 데이터를 비교한다. 단계(426)에서, 단계(425)의 비교가 통과한다면(긍정적인 판정), 기록 동작은 단계(430)에서 종료되고, 그렇지 않으면, 기록 동작의 총 횟수가 단계(427)에서 평가된다. 기록 동작의 총 횟수(예컨대, 현재 값)가 미리 결정된 값에 도달한다면, 즉 예컨대 횟수가 기록 동작의 최대 허용 가능한 횟수(예컨대, 최대값)과 같다면(단계(427)에서 긍정적인 판정), 단계(429)로 진행하여 기록 실패를 나타낸다. 일예로, 기록 실패가 실패 플래그를 셋팅한다. 기록 동작의 횟수가 기록 동작의 최대 허용 가능한 횟수 미만이라면, 단계(428)로 진행한다. 단계(428)에서, 실패한 데이터의 메모리 셀 비트만 재기록되고, 기록 카운터는 업데이트 또는 증분되고 단계(424)로 진행한다. 후속한 동작이 실행된다.
도 15는 본 발명의 실시예에 따른 메모리 디바이스에 포함된 상변화 메모리(PCM) 셀 어레이를 도시한다.
도 15를 참조하면, 메모리 디바이스는 다수의 (p)개의 셀 어레이(PCM 셀 어레이 1, PCM 셀 어레이 2,....., PCM 셀 어레이 p)를 포함하며, p는 1보다 큰 정수이다. 예컨대, p는 4 또는 8이다. PCM 셀 어레이의 회로 구조는 서로 동일하다. p개의 PCM 셀 어레이(442-1 내지 442-p)의 각 그룹은 다수의 (j)개의 비트라인(B/L1 내지 B/Lj)을 포함한다. 다수의 (k)개의 워드라인("W/L1" 내지 "W/Lk"(452-1 내지 452-k))은 PCM 셀 어레이(442-1 내지 442-p)의 PCM 셀에 연결된다. PCM 셀 어레이 각각은 다수의 메모리 셀(k x j개의 셀)을 포함하고, k 및 m은 각각 행 및 열의 개수를 나타내며, k 및 j의 각각은 1보다 큰 정수이다. 예컨대, k는 512이고, j는 256이다. 메모리 셀 각각은, 예컨대 도 6에 도시한 바와 같이 저장 소자(142)에 연결된 다이오드(144)를 포함하는 다이오드 기반의 PCM 셀과 같이 저장 소자에 연결된 다이오드를 포함한다. 당업자는 p, k 및 j가 제한되지 않음을 이해할 것이다.
도 15에서, 저장 소자 각각은 저항(실제로는 도 6에 도시한 바와 같은 가변 저항(142)임)에 의해 나타내진다. 일반적으로, 워드라인 및 비트라인에 연결된 메모리 셀은 "444-(K, M)"으로 나타내며, K는 p개의 그룹 중 하나에서 행의 가변적인 개수를 나타내고, J는 열의 가변적인 갯수를 나타내며, 1≤K≤k, 1≤J≤m이다. 도 15에, 메모리 셀(444-(1,1) 및 444-(k,j))이 도시되어 있다. 각 메모리 셀은 그 교차점에서 비트라인과 워드라인에 결합된다. 메모리 셀 각각은 제1 단자(446)와 제2 단자(450)를 갖는다. 제1 단자(446)는 도 2, 도 4a, 도 4b에 도시된 제1 전극(124과 도 10에 도시한 비트라인(192) 및 히터(190)의 연결부에 대응한다. 도 15는 그러나 메모리 셀의 가변 저항에 연결된 히트를 도시하지 않는다. 제2 단자(450)는 도 10에 도시된 음극(188) 및 워드라인(194)의 접합부에 대응한다. 도 15에 도시한 메모리 셀(444-(k,j)의 제1 및 제2 단자(446 및 450)는 각각 대응하는 비트라인("B/Lj")(448-j)과 워드라인("W/Lk")(452-k)에 연결된다. 비트라인은 또한 "열"이라고 지칭하며, 워드라인은 "행"이라고 지칭한다. 한 셀 어레이에서 열의 개수, j는 제한되지 않으며, j는 도 10에 도시된 바와 같이 행 내의 PCM 셀의 갯수를 나타내는 n과 같을 수 있다.
예컨대, 비트라인("B/Lj")(448-j) 및 워드라인("W/Lk")(452-k)이 적절히 바이어스될 때, 메모리 셀(444-(k,j))의 스위칭 소자(144)는 워드라인을 도통할 것이다. 데이터 모두의 위치에 대응하는 워드라인을 선택하여 데이터의 여러 비트에 대응하는 비트라인 상에 변화를 구동함으로써 PCM 셀 어레이에서 데이터가 저장된다. 데이터 모두의 위치에 대응하는 워드라인을 선택하여 데이터의 여러 비트에 대응하는 비트라인 상의 변화를 감지함으로써 PCM 셀 어레이로부터 데이터가 회수된다. 데이터는 이웃한 메모리 셀에 저장될 수 있고, 이들 셀은 일 예로 공통 워드라인을 공유한다. 다른 예로, 데이터는 물리적으로 이웃하지 않은 메모리 셀에 저장되어 "스파서티(sparcity)"를 제공한다. 스파서티는, 전력을 감지 및 구동 회로에 공급하는 전원 버스의 피크 전류 요건을 감소시킨다. 다른 예에서, 데이터는, 동일한 PCM 구조나 상이한 PCM 구조 중 어느 것에서, 하나 이상의 PCM 셀 어레이에 있는 메모리 셀에 포함된다.
도 16은, 기록 동작 "WRITE"를 기술할 목적으로 도 15에 도시한 PCM 셀 어레이(예컨대, PCM 셀 어레이 1, 442-1) 중 하나를 도시한다. 워드라인 및 비트라인의 선택은 행 및 열 어드레스에 따라 실행된다. 도 16에 도시한 특정한 예에서, 워드라인("W/L2")(425-2) 및 비트라인("B/Lm")(448-m)이 선택된다.
도 16을 참조하면, 워드라인(452-1 및 452-3 내지 452-k) 각각을 VDD+2V의 바이어스로 선택되지 않은 채로 유지하면서, 워드라인("W/L2")(452-2)이 그 바이어스를 0V로 변화시킴으로써 선택된다. 도 16에 도시한 특정한 예에서, VDD의 전압은 1.8V이며, 이 기술은 0.18㎛ 최소 특성 크기를 사용한다. 그러나 당업자는, 다른 전압, 처리 기술 및 셀 특징이 가능함을 이해할 것이다. 기록 구동기(후에 기재)로부터의 "I-Reset" 또는 "I_Set"의 값을 갖는 기록 전류가 선택된 비트라인("B/Lm")(448-m)과 선택된 워드라인("W/L2")(452-2)을 거쳐 선택된 셀(444-(2,m))을 통해 흐른다. 다른 비트라인은 선택되지 않으며, 높은 임피던스 "플로팅" 상태로 남아 있고, 비트라인 전위는 비트라인 기생 커패시턴스에 의해 유지된다. 선택되지 않은 워드라인이나 플로팅 비트라인에 연결된 선택되지 않은 셀은 역바이어스되며, 따라서 선택된 셀에 걸쳐서는 전류는 흐르지 않는다. 선택된 셀(444-(2,m))은 데이터를 세트 전류(I_Set)에 의해 "1"로 또는 리세트 전류(I_Reset)에 의해 "0"으로 기록하는데 사용된다.
선택되지 않은 워드라인이나 플로팅 비트라인 중 어느 것에 연결된 선택되지 않은 셀은 역바이어스되며, 그 이유는 각 선택되지 않은 메모리 셀에서의 다이오드 스위칭 소자의 음극이 다이오드 스위칭 소자의 각 양극보다 더 높은 전위로 바이어스되기 때문이며, 그에 따라 전류는 이들 선택되지 않은 셀에 걸쳐 흐르지 않는다. 더 구체적으로, 각 선택되지 않은 메모리 셀에서의 다이오드 스위칭 소자는 도 16에 도시한 실시예에서 2V만큼 역바이어스된다. 각 다이오드가, 양극 전위가 그 음극 전위의 하나의 다이오드 임계치(통상 0.7V) 이하일 때 실질적으로 전류의 도통을 멈출지라도, 부임계치 전류 도통의 방지는 더 많은 양의 역바이어스(예컨대, 이 예에서 2V)를 필요로 한다. WRITE 동작 동안 선택되지 않은 메모리 셀의 부임계치 누설을 억압해야 하는 요건으로 인해 선택되지 않은 메모리 셀의 스퓨리어스 위크 프로그래밍(spurious weak programming)의 감소를 도와, 두 프로그래밍된 상태 사이에서 "신호 마진" 또는 감지 전압(또는 전류) 차이를 감소시킨다. 넓은 감지 마진을 유지하는 문제는, PCM 메모리 셀이 도 16에 도시한 실시예에 더 적응시켜 네 개의 상이한 레벨로 프로그래밍될 경우에 훨씬 더 중요하다. 도 15에서 다른 PCM 셀 어레이(442-2 내지 442-p) 각각은 PCM 셀 어레이(442-1)에 대해 기술된 것과 유사한 방식으로 WRITE 동작에 대해 바이어스된다. 선택되지 않은 메모리 셀을 충분히 역바이어스해야 하는 유사한 요건이, 도 7 및 도 8에 각각 도시한 FET 기반 또는 바이폴라 기반의 스위칭 소자 중 어느 것에서 발생한다. FET 기반의 스위칭 소자의 경우, 게이트-소스 전위는 임의의 몸체 효과를 포함하여 FET 임계치보다 충분히 아래에 있어야 한다. 바이폴라 기반의 스위칭 소자의 경우에, 베이스-이미터 다이오드는 도통을 방지하기 위해 충분히 역바이어스되어야 한다.
도 17은 READ 동작을 위해 바이어스된 도 15의 PCM 셀 어레이(442-1)를 도시한다. 도 17을 참조하면, 선택되지 않은 워드라인(452-1 및 452-3 내지 452-k)을 VDD+1V의 바이어스로 선택되지 않은 채 유지하면서, 워드라인(452-2)이 그 바이어스를 0V로 변화시킴으로써 선택된다. 예컨대, VDD는 1.8V이고, 기술은 0.18㎛ 최소 특성 크기를 사용한다. 다른 전압, 처리 기술 및 셀 특징이 다른 실시예에서 포함됨을 이해해야 한다. 감지 증폭기(이후 기재)로부터의 판독 전류("I_Read")가 선택된 선택된 셀(444-(2,m)) 및 선택된 비트라인(4480m)을 거쳐 선택된 워드라인(452-2)에 흐르는 반면, 다른 비트라인은 높은 임피던스의 "플로팅" 상태로 남아 있으며, 비트라인 전위는 비트라인의 기생 커패시턴스에 의해 유지된다. 선택되지 않은 워드라인이나 플로팅 비트라인 중 어느 것에 연결된 선택되지 않은 셀은 역바이어스되어 전류가 선택되지 않은 셀에 흐르지 않는다.
도 15에서 다른 PCM 셀 어레이(442-2 내지 442-p) 각각은 PCM 셀 어레이(442-1)에 대해 기술된 것과 유사한 방식으로 READ 동작에 대해 바이어스된다. WRITE 경우와 유사하게, 선택되지 않은 메모리 셀은 그 각자의 다이오드 스위치 소자가 상당한 전류가 흐르는 레벨을 초과하여 각 다이오드에 걸쳐서 부임계치 누설을 억제하는데 필요한 레벨로 역바이어스되게 한다. 선택되지 않은 메모리 셀 각각의 부임계치 누설을 억제해야 하는 요건은 비트라인(448-m) 상의 선택된 셀(예컨대, 셀(444-(2,m)))을 갖는 비트라인 상의 선택되지 않은 메모리 셀의 누적 효과에 의해 더 심화된다. 예컨대, 비트라인(448-m)이 512개의 메모리 셀을 갖고, 그 중 하나가 선택되면, 511개의 애석하게도 선택되지 않은 메모리 셀의 누적 누설이 비트라인(448-m) 전위를 디플렉팅(deflect)하여 이용 가능한 감지 신호를 감소시킬 것이다. 선택되지 않은 메모리 셀을 충분히 역바이어스해야 하는 유사한 요건은 도 7 및 도 8 각각에 도시한 FET 기반의 또는 바이폴라 기반의 스위칭 소자 중 어느 것에서도 일어난다. FET-기반의 스위칭 소자의 경우, 게이트-소스 전위는 임의의 폼체 효과를 포함하여 FET 임계치보다 충분히 낮아야 한다. 바이폴라-기반의 스위칭 소자의 경우에, 베이스-이미터 다이오드는 도통을 방지하기 위해 충분히 역바이어스되어야 한다.
도 15, 도 16 및 도 17에 도시한 다이오드 기반의 PCM 디바이스에 대한 전압 바이어스 조건과 전류 조건의 예를 표 2에 요약해 놓았다(이 광진 등, "A 90nm 1.8V 512Mb Diode-Switch PRAM With 266MB/s Read Throughput," IEEE J Solid-State Circuits, Vol. 43, no. 1, pp.150-162, Jan. 2008).
다이오드 기반의 PCM 에 대한 전압 및 전류 조건
리세트 기록 세트 기록 판독
선택되지 않은W/L에 인가된 전압 VDD+2V VDD+2V VDD+1V
선택된 W/L에 인가된 전압 0V 0V 0V
선택되지 않은 B/L의 조건 플로팅 플로팅 플로팅
선택된 B/L을 통해 흐르는 전류 I_Reset I_Set I_Read
도 18은, 본 발명의 실시예에 따른 PCM 디바이스의 뱅크 아키텍쳐를 도시한다. 도 18을 참조하면, 뱅크 아키텍쳐(500)는 다수의 PCM 셀 서브-어레이를 포함한다. 도 18에 도시한 특정한 예는 메인 데이터(MDL[7:0])에 대해 8-비트 데이터 경로(또는 메인 데이터 라인)(536)과 네 개의 서브-어레이(542-1 내지 542-4)를 갖는다. 제1 서브-어레이(542-1)는 I/O 0&1에 할당되어 MDL[0:1]을 제공한다. 제2 서브-어레이(542-2)는 I/O 2&3에 할당되어 MDL[2:3]을 제공한다. 제3 서브-어레이(542-3)는 I/O 4&5에 할당되어 MDL[4:5]를 제공한다. 제4 서브-어레이(542-4)는 I/O 6&7에 할당되어 MDL[6:7]을 제공한다. PCM 셀 서브-어레이는 도 15의 구조와 유사한 회로 구조를 갖는다. 각각의 서브-어레이는 k개의 워드라인(행)과 j개의 비트라인(열)을 갖는다. 행과 열의 교차점 각각에서 PCM 셀이 연결된다. 도 18에 도시한 특정한 예에서, PCM 서브-어레이 1 내지 4(542-1 내지 542-4)는 각각 j개의 비트라인(548-1 내지 548-j)과 k개의 워드라인(W/L1 내지 W/Lk)(552-1 내지 552-k)을 가지며, 하나의 PCM 셀 서브-어레이에서 총 메모리 셀은 (j x k)개이며, j 및 k 각각은 정수이다. 예컨대, j 및 k는 각각 1024 및 512이다. 당업자는 j 및 k가 제한되지 않음을 이해할 것이다.
비트라인(B/L1 내지 B/Lj)(548-1 내지 548-j)은 도 15의 비트라인(448-1 내지 448-j)에 대응한다. 워드라인(W/L1 내지 W/Lk)(552-1 내지 552-k)은 도 15의 워드라인(452-1 내지 452-k)에 대응한다.
뱅크 아키텍쳐(500)는 k개의 워드라인("W/L1"(552-1) 내지 "W/Lk"(552-k))에 연결된 행 디코더(516)를 포함한다. 행 디코더(516)는 행(예컨대, 워드라인)(552-1 내지 552-k) 중 하나를 선택하며, k는 예컨대 512이다. 뱅크 아키텍쳐(500)는 네 개의 로컬 열 선택기(LCSs)(518-1 내지 518-4), 네 개의 글로벌 열 선택기(GCS)(522-1 내지 522-4), 네 개의 기록 구동기 및 감지 증폭기(526-1 내지 526-4), 64-비트 레지스터(530), 8:1 멀티플렉서(MUX) 및 디멀티플렉서(DMUX)(534)를 포함한다. 로컬 열 선택기(518-1 내지 518-4)는 각각 서브-어레이(542-1 내지 542-4)에서 j개의 비트라인으로부터 128비트를 선택한다. 네 개의 글로벌 열 선택기(522-1 내지 522-4)는 각각 로컬 열 선택기(518-1 내지 518-4)에 의해 선택한 128비트로부터 16비트를 선택한다. 네 개의 로컬 열 선택기(518-1 내지 518-4)는 각각 128-비트 데이터 경로(520-1 내지 520-4)를 통해 글로벌 열 선택기(522-1 내지 522-4)에 연결된다.
네 개의 기록 구동기 및 감지 증폭기 각각은 글로벌 열 선택기를 통해 16비트 데이터를 기록하고 글로벌 열 선택기를 통해 16비트 데이터를 감지한다. 기록 구동기 및 감지 증폭기(526-1 내지 526-4)는 각각 16-비트 데이터 경로(524-1 내지 524-4)를 통해 글로벌 열 선택기(522-1 내지 522-4)에 연결된다. 또한, 기록 구동기 및 감지 증폭기(526-1 내지 526-4)는 각각 16-비트 데이터 경로(528-1 내지 528-4)를 통해 레지스터(530)에 연결된다.
64비트 레지스터(530)는 네 개의 기록 구동기 및 감지 증폭기(526-1 내지 526-4) 각각으로부터 2비트 데이터를 수신하고, 2-비트 데이터 경로(532-1 내지 532-4)를 통해 멀티플렉서(MUX) 및 디멀티플렉서(DMUX)(534)로부터 2비트 데이터ㅢ 4개의 그룹을 수신한다. 멀티플렉서(MUX) 및 디멀티플렉서(DMUX)(534)는 8-비트 데이터 경로(536)를 통해 8비트(MDL[7:0])를 수신한다.
행 디코더(516)는, 이전-행 디코더(미도시)에 의해 제공된 다수의 이전-행-디코더 출력("Xq", "Xr" 및 "Xs")을 수신한다. 다수의 (m)개의 로컬 열 선택 신호(Y1, Y2,....., Ym)는 공통적으로 로컬 열 선택기(518-1 내지 518-4)에 제공된다. 다수의 (u)개의 기록 글로벌 열 선택 신호(GYW1 내지 GYWu)와 다수의 (u)개의 판독 글로벌 열 선택 신호(GYR1 내지 GYRu)는 각각 기록 동작 및 판독 동작 동안에 글로벌 열 선택기(522-1 내지 522-4)에 공통적으로 제공된다. 예컨대, m과 u는 각 8 및 128이지만 이로 제한되지는 않는다.
도 18에 도시한 특정한 예가 네 개의 로컬 열 선택기, 네 개의 글로벌 열 선택기 그리고 네 개의 기록 구동기 및 감지 증폭기를 포함하지만, 이들의 갯수는 제한되지 않을 것이다. 기록 글로벌 열 선택 신호 및 판독 글로벌 열 선택 신호의 비트는 제한되지 않는다. 당업자는 다른 데이터 비트와 워드 길이가 가능함을 이해할 것이다.
데이터 경로(520-1 내지 520-4, 524-1 내지 524-4, 528-1 내지 528-4 및 532-1 내지 532-4)는 예컨대 글로벌 비트라인, 데이터 기록 및 데이터 판독 라인과 같은 통신 라인을 포함한다.
도 19는 본 발명의 실시예에 따른 하이 레벨 PCM 디바이스 아키텍쳐를 도시한다. 도 19를 참조하면, 하이 레벨 PWM 디바이스 아키텍쳐는 8개의 뱅크(600-1 내지 600-8)를 포함하며, 각 뱅크는 도 18에 도시한 바와 같이 구성된다. 8개의 뱅크(600-1 내지 600-8)는, 뱅크 멀티플렉서(MUX)와 디멀티플렉서(DMUX)(642)에 연결되는 MDL[7:0] 포트(636-1 내지 636-8)를 각각 갖는다. 멀티플렉서(MUX)와 디멀티플렉서(DMUX)(642)는 8개의 포트(636-1 내지 636-8) 중 하나를 선택하여 8-비트 데이터 경로(638)를 통해 I/O 버퍼(644)와 통신한다. I/O 버퍼(644)는 버스(646)(DQ7 내지 DQ0)를 통해 8비트 데이터를 수신한다. 포트(636-1 내지 636-8) 각각은 도 18에 도시한 바와 같이 MDL[7:0]에 대해 8-비트 데이터 경로(536)에 연결된다.
도 20은, 도 18에 도시한 로컬 열 선택기 중 하나(예컨대, 제1 로컬 열 선택기(518-1))의 예를 도시한다. 도 20을 참조하면, 제1 로컬 열 선택기(518-1)는, j개의 로컬 비트라인("B/L1"(548-1) 내지 "B/Lj"(548-j))을 통해 대응하는 PCM 셀 서브-어레이 1(542-1) 그리고 도 18에 도시한 데이터 경로(520-1)에 대응하는 128개의 글로벌 비트라인("GS/L1"(720-1) 내지 "GB/L128"(720-128))을 통해 글로벌 열 선택기(522-1)에 연결된다.
로컬 열 선택기(518-1)는, 동일한 회로 구조를 갖는 다수의 (u)개의 열 디코더(700-1 내지 700-u)를 포함하며, u는 예컨대 128개와 같은 정수이다. 예컨대, 제1 열 디코더(700-1)는 다수의 (m)개의 NMOS 비트라인 방전 트랜지스터(702-1 내지 702-m)를 가지며, m은 예컨대 8인 정수이다. 트랜지스터(702-1 내지 702-m)의 드레인은 각각의 비트라인("B/L1"(548-1) 내지 "B/L8"(548-8))에 연결된다. 트랜지스터(702 내지 702-m)의 게이트는 공통적으로 방전 신호 입력(704)에 연결되고, 이 입력(704)에는 비트라인 방전 신호("DISCH_BL")가 공급되어 비트라인 방전을 실행한다. 트랜지스터(702-1 내지 702-m)의 소스는 접지에 연결된다.
로컬 열 디코더(700-1)는 또한 다수의 (m)개의 NMOS 열 선택 트랜지스터(706-1 내지 706-m)를 포함하며, 이들 트랜지스터(706-1 내지 706-m)의 소스는 로컬 비트라인(548-1 내지 548-m) 중 각자(즉, 548-8)에 연결된다. 트랜지스터(706-1 내지 706-m)의 게이트는 각각 로컬 열 선택 입력(712-1 내지 712-m)에 연결되고, 이들 입력(712-1 내지 712-m)에는 로컬 열 선택 신호(Y1, Y2,.....,Ym)가 공급되어 로컬 열 선택 동작을 실행한다. 트랜지스터(706-1 내지 706-m)의 드레인은 공통적으로 대응하는 글로벌 비트라인("GB/L1")(720-1)에 연결된다.
유사하게, u번째 열 디코더(700-u)는 다수의 (m)개의 NMOS 비트라인 방전 트랜지스터(702-1 내지 702-m)를 가지며, 이들 트랜지스터(702-1 내지 702-m)의 드레인은 각자의 비트라인("B/L((j-m)+1)""(548-((j-m)+1)" 내지 "B/L8j""(548-j)")에 연결된다. 트랜지스터(702 내지 702-m)의 게이트는 방전 신호 입력(704)에 공통적으로 연결되며, 이 입력(704)에는 비트라인 방전 신호("DISCH_BL")가 공급되어 비트라인 방전을 실행한다. 트랜지스터(702-1 내지 702-m)의 소스가 접지에 연결된다.
로컬 열 디코더(700-u)는 다수의 (m)개의 NMOS 열 선택 트랜지스터(706-1 내지 706-m)를 또한 포함하며, 이들 트랜지스터(706-1 내지 706-m)의 소스는 로컬 비트라인("B/L((j-m)+1)""(548-((j-m)+1)" 내지 "B/L8j""(548-j)")의 각자에 연결된다. 트랜지스터(706-1 내지 706-m)의 게이트는 각각 로컬 열 선택 입력(712-1 내지 712-m)에 연결되며, 이들 입력(712-1 내지 7l2-m)에는 로컬 열 선택 신호(Y1, Y2,....., Ym)가 공급되어 로컬 열 선택 동작을 실행한다. 트랜지스터(706-1 내지 706-m)의 드레인은 공통적으로 대응하는 글로벌 비트라인("GB/L128")(720-128)에 연결된다.
로컬 열 디코더(700-1 내지 700-u)는 NMOS 트랜지스터(720-1 내지 720-u)를 또한 포함하며, 이들 트랜지스터(720-1 내지 720-u)의 드레인은 각각 글로벌 비트라인("GB/L1"(720-1) 내지 "GB/L128"(720-128))에 연결된다. 트랜지스터(720-1 내지 720-u)의 소스는 접지에 연결된다. NMOS 트랜지스터(720-1 내지 720-u)의 게이트는 방전 입력(722)에 공통적으로 연결되고, 이러한 입력(722)에는 공통 글로벌 비트라인 방전 신호("DISCH_GBL")가 공급된다. 방전 신호 소스(미도시)에 의해 제공된 공통 글로벌 비트라인 방전 신호("DISCH_GBL")는 글로벌 비트라인(720-1 내지 720-128)의 방전을 제어한다.
도면을 참조하면, 기록 동작 단계에서, 셀(444-(2,m))이 도 16에 도시한 바와 같이 기록되고 있을 때, 입력(704)에 공급된 비트라인 방전 신호("DISCH_BL")와 입력(722)에 공급된 공통 글로벌 비트라인 방전 신호("DISCH_GBL")가 "로우 상태"가 되어, 각각의 방전 경로(벨트라인과 글로벌 비트라인을 포함)를 활성화해제(deactivate)한다. 로컬 열 선택 입력(712-1, 712-2,....., 712-m)에 공급된 로컬 열 선택 신호(Y1, Y2, .....Ym)에 응답하여, 비트라인 선택이 실행된다.
Ym만이 "하이 상태"인 경우, 로컬 열 디코더(700-1 내지 700-u) 각각에서 트랜지스터(706-1, 706-2, .....)의 게이트는 "로우 상태"가 되어, 열 선택 트랜지스터(706-1, 706-2,.....,)는 활성화해제되고 비트라인(548-1, 548-2,.....)은 플로팅 상태이다. 로컬 열 디코더(700-1 내지 700-u)의 트랜지스터(706-m)의 게이트는 "높은" 상태를 유지하여 열 선택 트랜지스터(706-m)는 활성화된다. 글로벌 비트라인(720-1 내지 720-128)은, 로컬 열 디코더(700-1 내지 700-u)의 활성화된 트랜지스터(706-m)를 통해 메모리 셀과 관련된 128개의 로컬 비트라인(548-8,.....548-j)에 (8개의 비트라인씩) 연결된다. 유사하게, 로컬 열 선택 신호(Y1, Y2, ....., Ym)의 상이한 논리 상태로 인해 상이한 비트라인은 메모리 셀을 선택하거나 식별하도록 선택될 수 있다.
도 21a는, 도 18에 도시한 글로벌 열 선택기(예컨대, 글로벌 열 선택기(522-1)) 중 하나의 예를 도시한다. 도 21a를 참조하면, 글로벌 열 선택기(522-1)는 다수의 ((t): 예컨대 16)개의 글로벌 열 디코더(750-1 내지 750-16)를 갖는다. 글로벌 열 선택기(522-1)는 글로벌 비트라인("GB/L1"(720-1) 내지 "GB/L128"(720-128))을 통해 대응하는 로컬 열 선택기(518-1)에 연결된다. 글로벌 열 선택기(522-1)는 공통 기록 데이터 라인("WDL1"(756-1) 내지 "WDL16"(756-16))과 공통 판독 데이터 라인("RDL1"(762-1) 내지 "RDL16"(762-16))을 통해 대응하는 기록 구동기 및 감지 증폭기(526-1)에 또한 연결된다. 다른 글로벌 열 선택기(522-2 내지 522-4)는 글로벌 열 선택기(522-1)의 회로 구조와 동일한 회로 구조를 갖는다.
도 21b는 도 21a에 도시한 글로벌 열 디코더 중 하나(예컨대, 글로벌 열 디코더(750-1))의 예를 도시한다. 글로벌 열 디코더(750-1 내지 750-16) 각각은 다수의 ((w): 예컨대, 8))개의 디코딩 회로를 갖는다. 도 21b를 참조하면, 글로벌 열 디코더(750-1)는 8개의 디코딩 회로(740-1 내지 740-8)를 가지며, 이들 회로(740-1 내지 740-8) 각각은 기록 경로 제어 회로와 판독 경로 제어 회로를 포함한다. 기록 경로 제어 회로는 풀 CMOS 송신 게이트 및 인버터를 포함한다. 판독 경로 제어 회로는 NMOS 트랜지스터를 포함한다. 8개의 디코딩 회로(740-1 내지 740-8)는 기록 데이터 라인(WDL)과 판독 데이터 라인(RDL)을 공유한다.
예컨대, 제1 디코딩 회로(740-1)는 글로벌 비트라인("GB/L1"(720-1))과 제1 기록 데이터 라인("WDL1"(756-1)) 사이에서 풀 CMOS 송신 게이트(752-1)를 포함한다. 송신 게이트(752-1)는, 글로벌 비트라인(720-1)과 기록 데이터 라인("WDL1"(756-1)) 사이에 모두 위치한 PMOS 트랜지스터(751-1) 및 이와 병렬로 된 NMOS 트랜지스터(753-1)에 의해 형성된다. NMOS 트랜지스터(753)의 게이트는 입력(758-1)에 연결되고, 이 입력(758-1)에는 기록 글로벌 열 선택 신호("GYW1")가 공급된다. 입력(758-1)은 인버터(751-1)를 통해 PMOS 트랜지스터(755-1)의 게이트에 연결된다. 송신 게이트(752-1)는 기록 글로벌 열 선택 신호(GYW1)에 의해 제어된다. 송신 게이트(752-1)와 인버터(751-1)는 기록 경로 제어 회로를 형성한다.
제1 디코딩 회로(740-1)는 글로벌 비트라인(720-1)과 제1 공통 판독 데이터 라인("RDL"(762-1)) 사이에 데이터 판독을 위한 NMOS 트랜지스터(760-1)를 포함한다. NMOS 트랜지스터(760-1)의 게이트는 판독 글로벌 신호 입력(764-1)에 연결되며, 이 입력(764-1)에는 판독 글로벌 열 선택 신호(GYR1)가 공급된다. NMOS 트랜지스터(764-1)는 판독 경로 제어 회로를 형성한다.
다른 디코딩 회로(740-2 내지 740-8)는 디코딩 회로(740-1)의 회로 구조와 동일한 회로 구조를 가지며 동일한 기능을 실행한다. 제2 디코딩 회로(740-2)는 글로벌 비트라인("GB/L2"(720-2))과 공통 기록 데이터 라인("WDL1"(756-1)) 사이에 풀 CMOS 송신 게이트(752-2)를 포함한다. 송신 게이트(752-2)는, 글로벌 비트라인(720-2)과 기록 데이터 라인("WDL1"(756-1)) 사이에 모두 위치한 PMOS 트랜지스터(755-2) 및 이와 병렬로 된 NMOS 트랜지스터(753-2)에 의해 형성된다. NMOS 트랜지스터(753-2)의 게이트는 입력(758-2)에 연결되고, 이 입력(758-2)에는 기록 글로벌 열 선택 신호("GYW2")가 공급된다. 입력(758-2)은 인버터(752-2)를 통해 PMOS 트랜지스터(755-2)의 게이트에 연결된다. 송신 게이트(752-2)는 기록 글로벌 열 선택 신호(GYW2)에 의해 제어된다. 제2 디코딩 회로(740-2)는 글로벌 비트라인(720-2)과 판독 데이터 라인("RDL"(762-2)) 사이에 데이터 판독을 위한 NMOS 트랜지스터(760-2)를 포함한다. NMOS 트랜지스터(760-2)의 게이트는 판독 글로벌 신호 입력(764-2)에 연결되며, 이 입력(764-2)에는 판독 글로벌 열 선택 신호(GYR2)가 공급된다. 디코딩 회로(740-2)는 GYW2에 의해 제어되는 기록 데이터나 GYR2에 의해 제어되는 판독 데이터를 통과시키는데 사용된다.
유사하게, 제8 디코딩 회로(740-8)는 글로벌 비트라인("GB/L8"(720-8))과 공통 기록 데이터 라인("WDL1"(756-1)) 사이에 풀 CMOS 송신 게이트(752-8)를 포함한다. 송신 게이트(752-8)는, 글로벌 비트라인(720-8)과 기록 데이터 라인("WDL1")(756-1) 사이에 모두 위치한 PMOS 트랜지스터(755-8) 및 이와 병렬로 된 NMOS 트랜지스터(753-8)에 의해 형성된다. NMOS 트랜지스터(753-8)의 게이트는 입력(758-8)에 연결되고, 이 입력(758-8)에는 기록 글로벌 열 선택 신호("GYW8")가 공급된다. 입력(758-8)은 인버터(752-8)를 통해 PMOS 트랜지스터(755-8)의 게이트에 연결된다. 송신 게이트(752-8)는 기록 글로벌 열 선택 신호(GYW8)에 의해 제어된다. 제8 디코딩 회로(740-8)는 글로벌 비트라인(720-8)과 판독 데이터 라인("RDL"(762-1)) 사이에 데이터 판독을 위한 NMOS 트랜지스터(760-8)를 포함한다. NMOS 트랜지스터(760-8)의 게이트는 판독 글로벌 신호 입력(764-8)에 연결되며, 이 입력(764-8)에는 판독 글로벌 열 선택 신호(GYR8)가 공급된다. 디코딩 회로(740-8)는 GYW8에 의해 제어되는 기록 데이터나 GYR8에 의해 제어되는 판독 데이터를 통과시키는데 사용된다.
도 21c는 도 21a에 도시한 제2 글로벌 열 디코더(750-2)를 도시한다. 도 21c를 참조하면, 제2 글로벌 열 디코더(750-2)는 8개의 디코딩 회로(740-9 내지 740-16)를 갖는다. 디코딩 회로(740-9 내지 740-16)의 8개의 송신 게이트는 대응하는 글로벌 비트라인(GB/L9 내지 GB/L16(720-9 내지 720-16))과 제2 공통 기록 데이터 라인(WDL2(756-2)) 사이에 연결된다. 디코딩 회로(740-9 내지 740-16)의 8개의 데이터 판독 NMOS 트랜지스터는 대응하는 글로벌 비트라인(GB/L9 내지 GB/L16(720-9 내지 720-16))과 제2 공통 판독 데이터 라인(RD2(762-2)) 사이에 연결된다. 디코딩 회로(740-9 내지 740-16)는 기록 글로벌 열 선택 신호(GYW9 내지 GYW16)와 판독 글로벌 열 선택 신호(GYR9 내지 GYR16)에 의해 제어되어, 제2 기록 데이터 라인(WDL2(756-2)) 사이에서 각각 기록 데이터와 판독 데이터를 통과시킨다.
도 21d는 도 21a에 도시한 제3 글로벌 열 디코더(750-3)를 도시한다. 도 21d를 참조하면, 제3 글로벌 열 디코더(750-3)는 8개의 디코딩 회로(740-17 내지 740-24)를 갖는다. 디코딩 회로(740-17 내지 740-24)의 8개의 송신 게이트는 대응하는 글로벌 비트라인(GB/L17 내지 GB/L24(720-17 내지 720-24))과 제3 공통 기록 데이터 라인(WDL3(756-3)) 사이에 연결된다. 디코딩 회로(740-17 내지 740-24)의 8개의 데이터 판독 NMOS 트랜지스터는 대응하는 글로벌 비트라인(GB/L17 내지 GB/L24(720-17 내지 720-24))과 제3 공통 판독 데이터 라인(RDL3(762-3)) 사이에 연결된다. 디코딩 회로(740-17 내지 740-24)는 기록 글로벌 열 선택 신호(GYW17 내지 GYW24)와 판독 글로벌 열 선택 신호(GYR17 내지 GYR24)에 의해 제어되어, 제2 기록 데이터 라인(WDL3(756-3)) 사이에서 각각 기록 데이터와 판독 데이터를 통과시킨다.
도 21e는 도 21a에 도시한 제16 글로벌 열 디코더(750-16)를 도시한다. 도 21e를 참조하면, 제16 글로벌 열 디코더(750-16)는 8개의 디코딩 회로(740-121 내지 740-128)를 갖는다. 디코딩 회로(740-121 내지 740-128)의 8개의 송신 게이트는 대응하는 글로벌 비트라인(GB/L121 내지 GB/L128(720-121 내지 720-128))과 제3 공통 기록 데이터 라인(WDL16(756-16)) 사이에 연결된다. 디코딩 회로(740-121 내지 740-128)의 8개의 데이터 판독 NMOS 트랜지스터는 대응하는 글로벌 비트라인(GB/L121 내지 GB/L128(720-121 내지 720-128))과 제16 공통 판독 데이터 라인(RDL16(762-16)) 사이에 연결된다. 디코딩 회로(740-121 내지 740-128)는 기록 글로벌 열 선택 신호(GYW121 내지 GYW128)와 판독 글로벌 열 선택 신호(GYR128 내지 GYR128)에 의해 제어되어, 제2 기록 데이터 라인(WDL16(756-16)) 사이에서 각각 기록 데이터와 판독 데이터를 통과시킨다.
예에서, 기록 글로벌 열 선택 신호(GYW1 내지 GYW128)와 판독 글로벌 열 선택 신호(GYR1 내지 GYR128)는 각 데이터 기록 회로와 데이터 판독 회로에 공급된다. 다른 예에서, 기록 글로벌 열 선택 신호(GYW1 내지 GYW128)는 8개의 신호(GYW1 내지 GYW8)의 16개의 그룹일 수 있고, 판독 글로벌 열 선택 신호(GYR1 내지 GYR128)는 8개의 신호(GYR1 내지 GYR8)의 16개의 그룹일 수 있다. GYW1 내지 GYW8 및 GYR1 내지 GYR8의 16개의 그룹 각각은 공통적으로 16개의 글로벌 열 디코더(750-1 내지 750-16) 각각에 공급될 수 있다. 다른 예에서, WDL1 내지 WDL16과 RDL1 내지 RDL16의 선택이나 지정이 필요하다.
글로벌 열 디코더(750-1)는 로컬 열 선택기(518-1)로부터 비트 그룹 중 하나를 선택하고, GYW1(758-1-1)에 의해 제어된 기록 데이터나 GYR1-8에 의해 제어된 판독 데이터 중 어느 것의 선택을 제공하는데 사용된다. 바람직한 일 실시예에서, GYW 및 GYR 제어 신호 중 하나만이 한 번에 선택된다. 다른 실시예에서, GYW1 및 GYR 제어 신호는 동시에 선택되어, 메모리 어레이의 기능과는 독립적으로 데이터 흐름을 제어하고 관찰하기 위한 테스트 목적에 유용한 데이터 바이패스로서 글로벌 열 선택기(예컨대, 글로벌 열 선택기(522-1))를 사용한다.
도 21a 내지 도 21e에 도시된 글로벌 열 선택기는, 공통 READ 및 WRITE 데이터 버스("RDL" 및 "WDL")를 공유하는 아키텍쳐에 유리하다.
다른 글로벌 열 디코더(750-2 내지 750-16)는 글로벌 열 디코더(750-1)의 회로 구조와 동일한 회로 구조를 갖는다. 각 글로벌 열 디코더는 8개의 디코딩 회로를 가지며, 각 디코딩 회로는 도 21b에 도시한 바와 같이 풀 CMOS 송신 게이트와 데이터 판독 NMOS 트랜지스터를 포함한다.
도 22는, 도 21에 도시된 하나의 기록 구동기 및 감지 증폭기(예컨대, 기록 구동기 및 감지 증폭기(526-1))의 기록 구동기(WD) 부분의 예를 도시한다. 다른 기록 구동기 및 감지 증폭기는 동일한 회로 구조를 갖는다.
기록 구동기 및 감지 증폭기(526-1)의 기록 구동기 부분은 도 18에 도시한 레지스터(530)로부터 입력 데이터("Data_in")를 수신한다. 기록 구동기 부분은 도 21a에 도시한 기록 데이터 라인("WDL1" 내지 "WDL16"(756-1 내지 756-16))을 통해 대응하는 글로벌 열 선택기에 연결된다.
도 22를 참조하면, 기록 구동기 및 감지 증폭기(526-1)의 기록 구동기 부분은 16개의 데이터 라인 구동기 회로(770-1 내지 770-16)를 포함한다. 데이터 라인 구동기 회로는 동일한 회로 구조를 갖는다. 예컨대, 데이터 라인 구동 회로(770-1)에서, 데이터 입력 신호("D1"(772)) 및 제어 전압("Vref_reset"(774) 및"Vref_Set"(776))에 응답하여, 두 개의 전류("IR"(778) 및 "IS"(780))가 흐른다. 전류(778)는 트랜지스터(782, 784 및 786)를 통해 흐르며, 여러 조건에 의해 트랜지스터(784 및 786)에 의해 게이팅된다. 첫 째, Vref_reset 제어 전압(774)는 리세트 프로그래밍을 인에이블하도록 "하이 상태"여야 한다. 둘째, D1 신호(772)는 로우 상태여야 한다(또는 표 1에 도시한 바와 같이 논리 "0" 상태여야 한다). 마지막으로, Data_mask 신호(790) 및 반전된 기록 데이터 인에이블(WDEb)(792)은 "로우 상태"이어야 한다. WDEb 신호(792)는 일반적으로 데이터 라인 구동기 회로를 인에이블한다. Data_mask 신호(790)는, 메모리로부터 판독된 내용이(예컨대, 기록 검증)이 입력 데이터와 일치하지 않는 경우, 데이터 라인 구동기 회로를 인에이블한다. 다시 말해, 이전 기록 동작이 반복되어야 한다. 이들 조건 모두가 충족될 경우, 트랜지스터(784 및 786)는 모두 온 상태가 되고, 전류("IR"(778))가 흐르게 된다. 제어 전압("Vref_reset" 및 "Vref_set") 및 반전된 기록 데이터 인에이블(WDEb)(792)은 제어 회로(미도시)에 의해 제공된다.
전류("IS"(780))는 트랜지스터(783, 785 및 787)를 통해 흐르며, 두 개의 조건에 의해 트랜지스터(785 및 787)에 의해 게이팅된다. 첫째, 제어 전압(Vref_set(776))은 세트 프로그래밍을 인에이블하도록 "하이 상태"이어야 한다. 둘째, D1 신호(772)는 "하이 상태"여야 한다(또는 표 1에 도시한 바와 같이 논리 "1" 상태이어야 한다). 마지막으로, Data_mask 신호(790)와 반전된 기록 데이터 인에이블(WDEb)(792)은 "로우 상태"이어야 한다. 모든 이들 조건이 충족될 경우, 트랜지스터(785 및 787)는 모두 온되고 전류("IS"(780))가 흐르게 된다. Vref_reset(774)과 Vref_set(776) 제어 전압의 분리된 제어가 사용되며, 그 이유는 리세트 및 세트 프로그래밍 간격(표 1에 기록 펄스로서 기재됨)이 도 4b에 도시한 프로그래밍 볼륨(130)을 적절히 변경하여야하기 때문이다. D1 신호(772)는 각각 NOR 게이트(794 및 796) 쌍을 통해 트랜지스터(786 및 787)를 제어한다. 구체적으로, D1 신호(772)는 NOR 게이트(794)에 의해 반전되어, D1 신호(772), Data_mask(790) 및 WDEb(792)가 "로우 상태"일 경우 트랜지스터(786)를 턴 온한다. NOR 게이트(794)는 또한 트랜지스터(786)를 버퍼링한다. 병렬로 연결된 트랜지스터(786)를 구비한 데이터 라인 구동 회로(770-1)에서, 제어 신호에 과도한 용량성 부하를 부과하지 않으며, 이것은 D1 신호(772)의 전이 시간을 감소시킬 것이다.
D1 신호(772)는 NOR 게이트(794)에 의해 반전되어, 그 반전된 출력 신호가 제2 NOR 게이트(796)에 공급되며, 이 게이트(796)의 출력이 트랜지스터(787)의 게이트를 제어한다. 트랜지스터(787)는 D1 신호(772) 상의 "하이" 전압에 응답하여 턴온된다. 도 4a, 도 4b 및 표 1을 참조하여, D1 신호(772) 상의 "하이" 전압은 논리 "1" 상태나 세트 상태에 대응한다. D1 신호(772) 상의 "로우" 전압은 논리 "0" 상태나 리세트 상태에 대응한다. PMOS 트랜지스터(782, 783 및 798)에 의해 형성된 전류 미러는 리세트 상태를 기록하는 동안 기록 데이터 라인("WDL1"(756-1))에 전류("IR"(778))를 미러링한다. PMOS 트랜지스터(783, 782 및 798)에 의해 형성된 전류 미러는 세트 상태를 기록하는 동작 동안 기록 데이터 라인("WDL1"(756-1))에 전류("IS"(780))를 미러링한다. 그 결과(I_Set 및 I_Reset)는 예컨대 각각 대략 0.2mA 및 0.6mA이다.
데이터 라인 구동 회로(770-1)는 도 3에서 I_Reset로 도시된 리세트에 대한 더 높은 전류와 세트 동작에 대한 더 낮은 전류를 제공한다. 리세트 및 세트 동작의 전류는 트랜지스터(784 및 785)의 크기 비에 의해 한정된다.
도 23a는, 도 18에 도시한 하나의 기록 구동기 및 감지 증폭기(예컨대, 기록 구동기 및 감지 증폭기(526-1))의 감지 증폭기(S/A) 부분의 예를 도시한다. 기록 구동기 및 감지 증폭기(526-1)의 감지 증폭기 부분은 도 18에 도시한 글로벌 열 선택기로부터 판독 데이터를 수신하고, 도 21a에 도시한 판독 데이터 라인("RDL1" 내지 "RDL16")을 통해 레지스터(530)를 제공한다. 도 23a를 참조하면, 기록 구동기 및 감지 증폭기(526-1)의 감지 증폭기 부분은 16개의 감지 증폭기 회로(860-1 내지 860-16)를 포함한다. 감지 증폭기 회로(860-1)의 세부 구성은 도 23a에 도시한다. 다른 감지 증폭기 회로는 제1 감지 증폭기 회로(860-1)의 회로 구조와 동일한 회로 구조를 갖는다.
감지 증폭기 회로(860-1)는 PCM 셀 어레이(예컨대, 도 18의 PCM 셀 서브-어레이(542-1))의 메모리로부터 비트라인을 통해 데이터를 판독한다. 이 메모리 어레이 내의 비트라인은 로컬 열 선택기(518-1)에 의해 선택된다. 글로벌 열 선택기(522-1)는 로컬 열 선택기(518-1)로부터 16비트를 또한 선택하고 데이터가 도 23에 도시한 판독 데이터 라인("RDL"(762-1)) 상에서 PCM 셀 서브-어레이(542-1)로부터 감지 증폭기(860-1)로 전달된다.
PMOS 비트라인 사전충전 트랜지스터(861)는 VDD인 전압원에 의한 "PRE1_b"(867)에 의해 제어된다. 다른 PMOS 비트라인 사전충전 트랜지스터(862)는 VPPSA인 전압원에 의한 "PRE2_b"(863)에 의해 제어되며, VPPSA는 통상 VDD보다 더 크다. PMOS 비트라인 바이어스 트랜지스터(864)는 VPPSA에 의한 "VBIAS_b"(865)에 의해 제어된다. 트랜지스터(864)는 도 13에 도시한 판독을 위한 기준 저항(Rref)을 제공한다. PMOS 비트라인 바이어스 트랜지스터(880)는 전압 라인(883)으로의 VPPSA인 전원에 의한 VBIAS_Reset_b(882)에 의해 제어된다. 트랜지스터(880)는 도 13에 도시한 리세트 검증을 위한 기준 저항(RR1)을 제공한다. PMOS 비트라인 바이어스 트랜지스터(884)는 전압 라인(885)으로의 VPPSA인 전원에 의한 VBIAS_Set_b(886)에 의해 제어된다. 트랜지스터(884)는 도 13에 도시한 세트 검증을 위한 기준 저항(RS2)을 제공한다.
PMOS 트랜지스터(861, 862, 864, 880 및 884)의 드레인은 공통적으로 감지 데이터 라인("SDL"(868))에 연결된다. 차동 전압 증폭기( 및 비교기)(866)는 두 개의 입력을 가지며, 그 중 하나는 SDL(868)에 연결되고, 다른 하나는 기준 신호 입력(870)에 연결되며, 이 입력(870)에 기준 전압("Vref")이 인가된다. NMOS 전압 클램프 트랜지스터(872)는 RDL(762-1)과 SDL(868) 사이에 있으며, "VRCMP"(873)에 의해 제어된다. NMOS 트랜지스터(876)는 SDL(868) 방전에 대해 "DISCH_R"(878)에 의해 제어된다. NMOS 트랜지스터(880)는 "DISCH_R"(878)에 의해 제어되어 RDL(762-1)을 방전한다. 방전 트랜지스터(876 및 880)는 READ 동작에 대한 준비로, 각각 SDL(868) 및 RDL(762-1)을 방전한다. 일 예로, NMOS 트랜지스터(880)는 NMOS 트랜지스터(876) 보다 더 커서 SDL(868)과 동일한 레이트로 RDL(762-1)을 방전하며, RDL(762-1)은 SDL(868)보다 더 큰 용량성 부하를 갖는다.
두 개의 사전충전 트랜지스터(861 및 862)는 비트라인 상에서 더 점진적인 사전충전 레이트를 제공한다. 유리하게도, 두 개의 급격한 사전충전 기법은 VPPSA 전압을 공급하는데 사용되는 전하 펌프에 대한 부담을 감소시킨다. VPPSA는 전하 펌프로 VDD로부터 부스팅된다. 일 실시예에서, VPPSA는 VDD+2V이다. 전하 펌프는 소정의 영역에 대한 전류 공급 성능을 제한한다. 두 개의 사전충전 방식은 첫 째 PRE1_b(867)을 사용하여 전류를 직접 VDD로부터 공급함으로써 SDL(868)을 0V로부터 VDD로 가져간다. 제2 단은 그 후 PRE2_b(863)를 사용하며, 이것은 VPPSA 전하 펌프에 의해 공급된 전류를 사용하여 SDL(868)을 VDD로부터 VPPSA로 충전한다. SDL을 VPPSA로 사전충전함으로써, 다이오드 기반의 PCM 셀에 대한 충분한 판독 전압 마진이 보장된다.
바이어스 트랜지스터(864)는, 기생 전류를 배제하고, (도 17의) 선택된 메모리 셀(444-(2,m)에 의해 싱크된 전류인 부하 전류를 제공하여, 선택된 메모리 셀로부터 유입한 전류를 SDL(868) 상에서 전압으로 변환한다. 증폭기(866)는 그 후 SDL(868) 상에서 생성된 전압을 기준 신호 입력(870)에 공급된 기준 전압("Vref")과 비교하여, SDL(868)에서의 전압이 기준 전압(Vref(870))을 초과하는 경우, 감지 증폭기 출력("SAout"(882-1))을 하이 상태로 구동한다.
도면들을 참조하면, 메모리 셀(444-(2,m))이 리세트 상태로 프로그래밍된다면, 비결정 재료(130)가 존재하게 될 것이며, 이로 인해, 세트 상태와 비교하여, 제2 전극(128)과 제1 전극(124) 사이의 저항은 더 커질 것이다. 더 큰 저항은 결국 메모리 셀(444-(2,M)) 양단에는 더 큰 전압 강하를 초래할 것이며, 결국 세트 상태가 감지될 경우보다 SDL(868)에서는 더 큰 전압이 감지된다.
증폭기(866)는, 추가 제어 신호에 의해 제어되는 감지 증폭기 출력(SAout)(예컨대, SAout(882-1))의 상태를 래치하는 래치 기능 회로를 포함하는 판독 데이터 보유 회로로 대체할 수 있다. 도 23b는 판독 데이터 보유 회로의 예를 도시한다. 도 23b를 참조하면, 판독 데이터 보유 회로는 증폭기/비교기 회로(892)와 제어 신호 입력(896)을 갖는 래치 회로(894)를 포함한다. 증폭기(866)는 증폭기/비교기 회로(892)와 제어 입력(896)을 갖는 래치 회로(894)를 갖는다. 증폭기/비교기 회로(892)는 SDL(868)에서 생성된 전압을 기준 신호 입력(870)에 제공된 기준 전압(Vref)과 비교하여, 감지된 결과로서 비교 출력 전압 "하이 상태"("논리 1") 또는 "로우 상태"("논리 0") Comout(893)을 래치 회로(894)에 제공한다. 래치 회로(894)는, 제어 입력(896)에 공급된 래치 제어 신호에 응답하여 감지된 결과("로우 상태"나 "하이 상태")를 래치한다. 래치된 결과는, 래치 회로(894)가 입력(896)으로의 그 다음 제어 신호를 수신할 때까지, 유지된다. 래치된 결과는 감지 증폭기 출력(SAout 1)(882-1)으로서 출력된다.
다른 예로서, 증폭기(866)는 히스테리시스를 포함하여, SDL(868)에서의 전압이 셀 데이터 생성 단계(924) 동안 기준 신호 입력(870)에 공급된 기준 전압(Vref)일 경우, SAout(882-1)은 토글하지 않을 것이다.
도 24는 도 18에 도시한 행 디코더(516) 중 하나의 예를 도시한다. 도 24를 참조하면, 행 디코더(516)는 워드라인을 통해 PCM 셀 메모리에 연결된 다수의 (k)개의 디코딩 회로를 갖는다. 도 24에 도시한 행 디코더의 특정한 예는 512개의 디코딩 회로(810-1 내지 810-512)를 포함하며, 각 디코딩 회로는, 사전-행-디코더 출력에 응답하여 어드레스 입력 신호를 디코딩하기 위한 디코딩 논리 회로와, 디코딩된 어드레스 신호에 응답하여 "선택된" 또는 "비-선택된" 전압을 워드라인에 제공하기 위한 워드라인 구동기를 포함한다. 디코딩 논리 회로는 논리 게이트의 조합을 포함한다. 도 24에서, 단 하나의 NAND 게이트와 하나의 인버터가 디코딩 논리 회로를 나타내기 위해 도시되어 있다. 워드라인 구동기는 MOS 트랜지스터 기반의 구동 회로를 포함한다.
도 18 및 도 24를 참조하면, 디코딩 회로(810-2) 중 하나에서 사전-행-디코더 출력("Xq", "Xr" 및 "Xs")을 각각 수신하기 위해 3 세트의 사전-디코딩된 신호 입력(800, 802 및 804)을 갖는다. 세 개의 사전-행-디코더 출력(Xq, Xr 및 Xs) 각각은 어드레스 정보("1" 내지 "8")를 포함한다. 이 예에서, Xq, Xr 및 Xs는 어드레스("001" 내지 "512")를 나타낸다. 예컨대, 디코딩 회로(810-2)는, NAND 게이트(816-2)와 이 NAND 게이트(816-2)의 출력에 연결된 인버터(826-2)를 포함하는 디코딩 논리 회로(840-2)를 갖는다. 디코딩 논리 회로(840-2)는, 사전-디코딩된 신호 입력(800, 802 및 804)에 연결된 입력을 갖는다. 디코딩 회로(810-2)는, 풀-업 PMOS 트랜지스터(820)와, PMOS 트랜지스터(822) 및 NMOS 트랜지스터(824)의 상보 회로를 포함하는 워드라인 구동기(842)를 갖는다. 인버터(826-2)의 출력은 클램핑 NMOS 트랜지스터(812)를 통해 PMOS 트랜지스터(820)의 드레인과, PMOS 트랜지스터(822) 및 NMOS 트랜지스터(824)의 게이트에 연결된다. PMOS 트랜지스터(820 및 822)의 소스는 전압 라인(818)에 연결되며, 라인(818)에는 전압(VPPWL)이 제공된다. PMOS 트랜지스터(822)와 NMOS 트랜지스터(824)의 드레인은 공통적으로 워드라인("W/L1-2"(552-2))과 PMOS 트랜지스터(820)의 게이트에 연결된다.
다른 디코딩 회로(810-1 및 810-3 내지 810-k) 각각은 디코딩 회로(810-2)의 회로 구조와 동일한 회로 구조를 갖는다. 디코딩 회로(810-1)는, NAND 게이트(816-1)와 인버터(826-1)를 포함하는 디코딩 논리 회로(840-1)를 갖는다. 유사하게, 디코딩 회로(810-512)는 디코딩 논리 회로(840-k)와 인버터(826-512)를 갖는다. 디코딩 회로(810-1 및 810-3 내지 810-512) 각각은 워드라인 구동기를 갖는다. 디코딩 회로(810-1 및 810-3 내지 810-512)는 공통적으로 사전-행-디코더 출력("Xq", "Xr" 및 "Xs")를 수신한다. 디코딩 회로(810-1 및 810-3 내지 810-512)는 각각 워드라인("W/L1" 및 내지 "W/L512"(552-1 내지 552-512))에 연결된다.
행 디코더(516)는 사전-행 디코더 출력("Xq", "Xr" 및 "Xs")에 의해 인에이블된다. 워드라인(W/L2)이 선택되게 될 경우에, NAND 게이트(816-2)의 출력은 "로우 상태"가 되며, 인버터(826-2)는 "하이 상태"를 출력한다. 트랜지스터(824)는 온이며 워드라인(W/L2(552-2))은 "로우 상태" 또는 "0"으로 풀-다운된다. 워드라인(W/L2)이 선택되지 않을 경우, NAND 게이트(816-2)의 출력은 "하이 상태"가 되며, 인버터(826-2)는 "로우 상태"를 출력한다. 트랜지스터(822)는 온이며, 워드라인("W/L2"(552-2))은 "하이 상태(VPPWL)"로 풀-업된다. 그러므로, "0V" 또는 "VPPWL"은 어드레스 디코딩에 응답하여 워드라인에 제공된다.
행 디코더(516)의 디코딩 출력은 대응하는 워드라인에 제공된다. 워드라인에서의 디코딩 출력은, 워드라인에 연결된 메모리 셀이 선택될 때 0V로 셋팅된다. 디코딩 출력은, 선택되지 않은 메모리 셀이 연결된 워드라인에서 VPPWL로 셋팅된다. 워드라인이 선택되지 않은 시간에, 선택된 워드라인에 인가된 전압은 전압 라인(818)의 VPPWL이다. 인가된 전압은, 도 16에 도시한 바와 같이, 세트 기록인지 판독 기록인에 상관없이, 기록 동작 동안 VDD+2V이다. 인가된 전압은, 도 17에 도시한 바와 같은 판독 동작 동안 VDD+1V이다. 그러한 전압은 표 2에 상술되어 있다.
VDD+2V 및 VDD+1V의 전압이, 메모리 제어기(미도시)에 의해 제공된 동작 단계 신호(832)에 응답하여 고전압 전하 펌프(830)에 의해 VPPWL로서 공급된다. 동작 단계 신호(832)는 기록 동작 단계나 판독 동작 단계를 나타낸다. 고전압 전하 펌프(830)의 회로는 예컨대 전하 펌프로 알려져 있으므로, 그 세부 내용은 생략한다.
클램핑 트랜지스터(812)는 라인(814)에 제공된 전압에 의해 제어되어 전압 라인(813)에서의 전압(VPPWL)이 과전압을 다시 디코딩 논리 회로(840-2)에 공급하는 것을 막는다. 예컨대, 라인(814)에서의 전압은 VPPWL보다 낮은 VDD이다. 풀-업 트랜지스터(820)는, "W/L2"(552-2)가 "로우 상태"일 때 활성화된다. 이것이 보장하는 점은, 판독될 행(예컨대, 도 16에서 552-1)상에서 메모리 셀(444-(2,m))이나 기록될 행(예컨대, 도 17에서 552-1)상에서 메모리 셀(444-(2,m))을 선택하는데 사용되는 "W/L2"(552-2)에서의 "로우 상태" 레벨은 주위로부터의 노이즈 커플링에 더 안전할 것이라는 점이다.
도 25a는 네 개의 단계, 즉 "방전"(910), "기록 셋업"(912), "셀 기록"(914) 및 "기록 복구"(916)를 포함하는 WRITE-동작 타이밍 도를 도시한다. 방전 단계(910) 동안, 로컬 비트라인과 글로벌 비트라인은 0V로 방전된다. 이러한 동작은, DISCH_BL(904)과 DISCH_GBL(922) 신호를 VDD+2V로 상승시킴으로써 달성된다. DISCH_BL(904)과 DISCH_GBL(922)을 VDD보다 큰 전압으로 상승시키면, 더 큰 구동 전류를 제공하여 비트라인 및 글로벌 비트라인 각각을 방전한다. 다른 예에서, DISCH_BL(904)과 DISCH_GBL(922)은 단지 VDD로 상승되며, 방전 단계(910)는 더 오랜 방전 시간 동안 연장된다.
다음의 설명에서, 도 18 및 도 20에 도시한 비트라인(548-1 내지 548-j)과 도 15 내지 도 17에 도시한 대응하는 비트라인(448-1 내지 448-j)은 상호 교환 가능하다. 또한, 도 18 및 도 24에 도시한 워드라인(552-1 내지 552-k)과 도 15 내지 도 17에 도시한 대응하는 워드라인(452-1 내지 452-k)은 상호 교환 가능하다.
도면들을 참조하면, 방전 단계(910) 동안, 워드라인(예컨대, 워드라인(552-1 및 552-3 내지 552-k))은 VDD+2V를 인가함으로써 선택되지 않거나 선택해제된다. 워드라인은, 다이오드 기반의 메모리 셀이 도통하는 것을 방지하기 위해 비트라인(예컨대, 비트라인(548-m)) 전위보다 대략 1 다이오드 임계치 초과되게 상승되도록만 할 필요가 있을지라도, 워드라인을 VDD+2V로 상승시킴으로써, 도 16에 도시한 메모리 셀(444-(2,m))은 비트라인이 방전중인 동안 전류를 도통시키지 않을 것이다. 비트라인(도 19의 548-1 내지 548j)과 글로벌 비트라인(도 19의 720-1 내지 720-128)은 또한 VDD+2V를 각각 DISHC_BL(704)과 DISCH_GBL(722)에 인가함으로써 방전된다.
도면들을 참조하면, 기록 셋업 단계(912) 동안, 로컬 비트라인과 글로벌 비트라인은 각각 DISCH_BL(704)과 DISCH_GBL(722)을 활성화해제함으로써 "플로트"하게 된다. 플로팅 비트라인은 의미하는 점은 비트라인 전위가 저임피던스 소스(예컨대, 구동기)에 의해 구동되기 보다는 비트라인의 기생 커패시턴스로 이전 전위를 상당히 유지할 수 있다는 점이다. 도 21a에 도시한 기록 구동기 출력(WDL)(756-1)은 선택된 워드라인(예컨대, 도 15에서 552-2, 452-2)에 연결되어 기록될 다이오드 기반의 메모리 셀(444-(2,m))을 선택한다. 비트라인(548-m)은 로컬 열 선택기에서는 Ym(712-m)에 의해 그리고 글로벌 열 선택기에서는 GYW1(758-1)에 의해 선택된다. Ym(712-m)과 GYW1(758-1)에 인가된 전압은, (도 21a에 도시된) WDL 신호(756-1)의 풀 전압 범위(예컨대, VPPWD)가 기록 구동기 및 감지 증폭기(526-1)의 기록 구동기 데이터 라인 구동 회로(770-1)로부터 메모리 셀(444-(2,m))로 전달될 수 있음을 보장하기 위해 VDD+3V이다.
도면들을 참조하면, 셀 기록 단계(914) 동안, 셀(444-(2,m))은 각각 고속 쿠엔칭(quenching)에 의해 리세트 상태로나 저속 쿠엔칭에 의해 세트 상태로 기록된다. 데이터 라인 구동 회로(770-1)는 도 22에 도시한 D1 신호(772), 데이터-마스크 신호(790), WDEb(792) 및 제어 신호(774 및 776)에 따라 적절한 기록 전류를 제공한다. 리세트 상태를 메모리 셀(444-(2,m)R)에 기록하기 위해, 도 3에서 132 그리고 도 25a에서 756-1로 도시한 짧은 펄스가 제공된다. 세트 상태를 메모리 셀(444-(2,m)S)로 기록하기 위해, 도 3에서 134와 도 25a에서 756-1S로 도시한 긴 펄스가 제공된다.
기록 복구 단계(916) 동안, 도 4b의 칼코게나이드 화합물(130)은 결정화하고 냉각하기위해 추가 시간이 주어진다. 기록 복구 단계(916) 다음에, 선택된 워드라인(552-2)과 글로벌 비트라인 방전 신호("DISCH_GBL)는 VDD+2V로 복귀한다. 로컬 열 선택(Ym(712-m))과 글로벌 열 선택(GYW1(758-1))은 턴오프된다.
방전(910), 기록 셋업(912), 셀 기록(914) 및 기록 복구(916)의 동작은 예컨대 대략 400ns인 "코어(core) 기록 시간"이 걸린다.
도 25b는 네 개의 단계, 즉 "방전"(920), "B/L 사전충전"(922), "셀 데이터 생성"(924) 및 "데이터 감지"(926)를 포함한 READ 동작 타이밍 도를 도시한다. 방전 단계(920) 동안, 로컬 비트라인과 글로벌 비트라인은 DISCH_BL(704)과 DISCH_GBL(722) 신호에 의해 방전되며, 이것은 도 25a에 도시한 WRITE-동작과 유사하다. 게다가, RDL(762-1) 및 SDL(868) 신호가 VDD+2V를 도 23a에 도시한 DISCH_R(878)에 인가함으로써 방전된다.
도면들을 참조하면, 비트라인-사전충전 단계(922) 동안, 로컬 및 글로벌 열 선택 트랜지스터는 각각 선택된 열 선택 라인(Ym(712-m))과 글로벌 열 선택 라인(GYW1(758-1))에 의해 턴 온된다. VRCMP(873)(도 23a에 도시됨)은 "VDD_rcmp" 전압 레벨로 셋팅되며, 이것은 클램핑 트랜지스터(872)가 RDL(762-1)로부터 SDL(868)로 전달될 수 있는 전압을 제한하여 증폭기(866)가 포화되어 회복 시간을 제한하는 것을 방지하게 할 것이다. 일 실시예에서, VDD-rcmp는 VDD+3V로 셋팅되어, 클램핑 트랜지스터(872)의 임계치 미만인 VDD+3V의 전압이 판독 데이터 라인("RDL1"(762-1))으로부터 SDL(868)로 전달되게 한다. SDL(868)은 2-단계 사전충전 동작, 즉 각각 사전충전 신호(PRE1_b(867) 및 PRE2_b(863))에 의해 첫 째 VDD(예컨대, 1.8V)로 그리고 그 다음에 VDD+2V로 사전충전되는 동작으로 VDD+2V로 사전충전된다.
도면들을 참조하면, 셀 생성 단계(924) 동안, 선택된 워드라인(552-2)은 0V로 바이어스된다. (도 23a에 도시된) SDL(868)에 대한 바이어스 트랜지스터(864)는 인에이블된다. 이 기간 동안, 선택된 메모리 셀(444-(2,m))은 전류를 유입하여 SDL(868)이 메모리 셀(444-(2,m))에서 프로그래밍된 상태에 따라 전위를 변화시키게 할 것이다.
데이터 감지 단계(926) 동안, 감지 증폭기(866)는 감지 데이터 라인("SDL"(868))에서 전압 레벨을 감지하여, SDL(868)에서의 전압 레벨이 기준 신호 입력(870)에 공급된 기준 전압(Vref)을 초과할 때 SAout(882-1)을 하이 상태가 되도록 한다. 일 실시예에서, 증폭기(866)는 데이터 래치 기능을 가져서, 도 23b에 도시한 바와 같이 SAout(882-1)의 상태를 래치한다.
방전(920), "B/L 사전충전(922), 셀 데이터 생성(924) 및 데이터 감지(926)의 동작은 예컨대 대략 60ns인 "코어 판독 시간"이 걸린다.
도 26 및 도 27은, 성공적인 WRITE 동작을 검증하여 도 13에 도시한 저항 분포를 얻는 여러 단계에 대한 타이밍 관계를 도시한다. 도 26과, 도 14 및 도 18을 참조하면, WRITE 명령으로 인해, 단계(930)에서 8바이트의 입력 데이터가 레지스터(530)에 로딩된다(예컨대, 도 14에서 단계(421 내지 423)). 예로서, 단계(930)는 133MHz 클록으로 8 사이클을 실행하는데 대략 60ns가 걸린다. 데이터 비교를 통한 초기 검증 판독이 단계(930)의 지속기간과 실질적으로 동일한 대략 60ns에서 실행된다. 검증 판독은 기록 구동기 및 감지 증폭기(526-1)에서 판독의 결과를 저장한다(예컨대, 도 14에서 단계(424)).
데이터 비교(예컨대, 도 14에서 단계(425 및 426))가 예컨대 배타적 NOR 게이트를 가진 기록 구동기 및 감지 증폭기(526-1)에서 발생한다. 다른 예에서, 데이터 비교는 레지스터(530)(예컨대, 컨텐트 어드레서블 메모리(CAM: Content Addressable Memory))에서 발생한다. 초기 검증 판독 및 데이터 비교가 실패한 이전 기록 동작을 나타내고(예컨대, 단계(426)), 기록의 최대 횟수가 도달하지 않는다면(예컨대, 단계(427)), 메모리는 단계(934)에서 기록된다. 일 실시예에서, 단계(934)는 대략 400ns가 걸린다. 단계(936)는 대략 60ns 동안 기록 검증을 위한 후속 검증 판독을 실행한다. 단계(930 내지 936)의 총 지속기간은 대략 580ns이다.
도 28은 본 발명의 실시예에 따른 기록 동작의 예시적인 검증을 예시한 타이밍도이다. 도 29는 본 발명의 실시예에 따른 SDR 버스트 타이밍을 보여주는 기록 동작을 예시한 타이밍 도이다. 도 28 및 도 29에 도시한 타이밍 관계는 성공적인 WRITE 동작을 검증하여 도 13에서 도시한 저항 분포를 얻는 여러 단계를 도시한다. 본 발명의 실시예에서, 초기 검증 판독(예컨대, 단계(930))은 단계(932)와 실질적으로 동시에 실행되며, 단계(930 내지 936)의 총 지속기간은 대략 520ns이다.
도면들을 참조하면, WRITE 명령으로 인해, 단계(930)(예컨대, 도 14에서 단계(421 내지 423))에서 8바이트의 입력 데이터가 레지스터(530)에 로딩된다. 예로서, 단계(930)는, 133MHz 클록으로 8 사이클을 실행하기 위해 대략 60ns 걸린다. 단계(932)에서, 데이터 비교를 통한 초기 검증 판독이 단계(930)의 지속기간과 병렬로 실행된다. 검증 판독은 판독 결과를 기록 구동기 및 감지 증폭기(526-1)(예컨대, 도 14에서 단계(424))에 저장한다. 그러한 저장 동작은 도 23b에 도시한 바와 같이 데이터 래치 기능을 갖는 증폭기(866)에 의해 실행된다. 래치 회로(894)는 제어 입력(896)에 응답하여 증폭기/비교기 회로(892)로부터 제공된 검증 판독 데이터를 저장한다. 래치된 데이터는 비교를 위해 제공된다.
데이터 비교(예컨대, 도 14에서 단계(425 및 426))가 예컨대 배타적 NOR 게이트를 가진 기록 구동기 및 감지 증폭기(526-1 내지 526-4)에서 발생한다. 다른 예에서, 데이터 비교는 레지스터(530)에서 발생한다. 초기 검증 판독 및 데이터 비교가 실패한 이전 기록 동작을 나타내고(예컨대, 단계(426)), 기록의 최대 횟수에 도달하지 않았다면(예컨대, 단계(427)), 메모리는 단계(934)에서 기록된다. 일 실시예에서, 단계(934)는 대략 400ns 걸린다(도 25a에서 코어 기록 시간 참조). 단계(936)는 대략 60ns 동안 기록 검증을 위한 후속한 검증 판독을 실행한다(도 25b의 코어 판독 시간 참조). 단계(930, 932 내지 936)의 총 지속기간은 대략 520ns이다.
도 30은 기록 구동기 및 감지 증폭기 중 하나(예컨대, 제1 기록 구동기 및 감지 증폭기(526-1))에서 등가의 기능을 실행하기 위핸 데이터 흐름을 도시한다. 입력 데이터("Data_930"")는 레지스터(530)에 유지되며, 검증 판독 데이터는 기록 구동기 및 감지 증폭기(526-1)에 유지된다. 일 실시예에서, 레지스터(530)에 저장된 입력 데이터(Data_930)와 감지 증폭기 출력(882-1)(도 23)은 직간접적으로 배타적 NOR 게이트와 통신한다. 배타적 NOR 게이트의 출력은, Data_mask 신호(790)로서 직간접적으로 기록 구동기(도 22)와 통신한다. 예컨대, 데이터 비교는 기록 구동기 및 감지 증폭기(526-1 내지 562-4)에서 실행된다.
도 31은 도 18에 도시한 레지스터(530)에서 등가의 기능을 실행하기 위한 데이터 흐름을 도시한다. 입력 데이터(Data_930)는 레지스터(530)에 유지되며, 검증 판독은 기록 구동기 및 감지 증폭기(526-1)에 유지된다. 레지스터는 입력 데이터를 저장하며, 감지 증폭기 출력(882-1)(도 23)에 의해 제공된 검증 판독 데이터에 연결된 메모리 포트를 갖는다. 레지스터는 입력 데이터(Data_930)와 감지 증폭기 출력(882-1)이 일치하는지를 나타내는 신호를 기록 구동기(도 22)에 통신한다.
검증 판독으로부터의 데이터("Data_932")가 기록을 위한 입력 데이터(Data_930)와 일치할 경우, Data_mask(790)(도 22)는 "1"이며, 그에 따라 NOR 게이트(794 및 796)(도 22)를 디스에이블한다. 기록 구동기 출력(756-1)은 전류를 구동하지 않는다(예컨대, 3-상태 또는 "X"). 검증 판독으로부터의 데이터(Data_932)가 기록을 위한 입력 데이터(Data_930)와 일치하지 않을 경우, Data_mask(790)는 "0"이며, 그에 따라 NOR 게이트(794 및 796)(도 22)를 인에이블한다. 기록 구동기 출력(756-1)은 기록을 위한 입력 데이터(Data_930)의 상태에 의해 결정된 전류(예컨대, 리세트 전류(778) 또는 세트 전류(780))를 구동한다. 예로서, 데이터 비교가 레지스터(530)에서 실행된다.
도 32a는 도 18, 도 31 및 도 31에 도시한 레지스터(530)를 도시한다. 도면들을 참조하면, 레지스터(530)는 4개의 16-비트 레지스터(942-1 내지 942-4)를 갖는다. 레지스터(530)는 기록을 위한 입력 데이터(Data_930)를 수신한다. I/O 0 & 1(PCM 셀 서브-어레이 1(542-1))를 위한 2비트에 대응하는 제1 2비트는 2-비트 데이터 경로(532-1)를 통해 제공되어 제1 16-비트 레지스터(942-1)의 비트(B0, B2 및 B1, B3)에 저장된다. I/O 2 & 3(PCM 셀 서브-어레이 1(542-2))를 위한 2비트에 대응하는 제1 2비트는 2-비트 데이터 경로(532-2)를 통해 제공되어 제2 16-비트 레지스터(942-2)의 비트(B0, B2 및 B1, B3)에 저장된다. I/O 4 & 5(PCM 셀 서브-어레이 1(542-3))를 위한 2비트에 대응하는 제1 2비트는 2-비트 데이터 경로(532-3)를 통해 제공되어 제3 16-비트 레지스터(942-3)의 비트(B0, B2 및 B1, B3)에 저장된다. I/O 6 & 7(PCM 셀 서브-어레이 1(542-4))를 위한 2비트에 대응하는 제1 2비트는 2-비트 데이터 경로(532-4)를 통해 제공되어 제4 16-비트 레지스터(942-4)의 비트(B0, B2 및 B1, B3)에 저장된다.
유사하게, I/O 0 & 1, 2 & 3, 4 & 5 및 6 & 7을 위한 매 2비트에 대응하는 제2 2비트는 2-비트 데이터 경로(532-1 내지 532-4)를 통해 제공되어 16-비트 레지스터(942-1 내지 942-4)의 비트(B4, B6 및 B5 및 B7)에 저장된다. 더 나아가, I/O에 대응하는 2비트는 16-비트 레지스터(942-1 내지 942-4)의 남은 비트에 저장된다.
예로서, 4개의 16-비트 비교기(944-1 내지 944-4)는 레지스터(530)에 저장된다. 다른 예로서, 4개의 16-비트 비교기(944-1 내지 944-4)는 기록 구동기 및 감지 증폭기(526-1 내지 526-4)에 포함된다.
예컨대, 비교기는 배타적 NOR 게이트에 의해 형성되고 비트-바이-비트 비교가 실행된다. 검증 판독으로부터의 데이터(Data_932) 중 수신된 8-비트 데이터는 기록을 위해 저장된 입력 데이터(Data_930)에 비교된다. 비교기는 비교 결과(946)를 출력한다.
도 32b는 16-비트 비교기(944-1 내지 944-4)의 예를 도시한다. 비교기는 16개의 배타적 NOR 게이트(954-0(1) 내지 954-15(1), 954-0(2) 내지 954-15(2), 954-0(3) 내지 954-15(3), 및 954-0(4) 내지 954-15(4))를 포함한다. 배타적 NOR 게이트 각각은 제1 및 제2 입력을 갖는다. 16개의 배타적 NOR 게이트의 4개의 그룹의 제1 입력은 입력 데이터("Data_930")의 각 비트 데이터(b0-1 내지 b15-1, b0-2 내지 b15-2, b0-3 내지 b15-3, b0-4 내지 b15-4)를 수신한다. 16개의 배타적 NOR 게이트의 4개의 그룹의 제2 입력은 판독 데이터("Data_932")의 각 비트 데이터(c0-1 내지 c15-1, c0-2 내지 c15-2, c0-3 내지 c15-3, c0-4 내지 c15-4)를 수신한다.
16개의 배타적 NOR 게이트(954-0(1) 내지 954-15(1), 954-0(2) 내지 954-15(2), 954-0(3) 내지 954-15(3), 및 954-0(4) 내지 954-15(4))는 판독 데이터("Data_932")의 비트 데이터(c0-1 내지 c15-1, c0-2 내지 c15-2, c0-3 내지 c15-3, c0-4 내지 c15-4)를 각 입력 데이터("Data_930")(b0-1 내지 b15-1, b0-2 내지 b15-2, b0-3 내지 b15-3, b0-4 내지 b15-4)에 비교하여, 비교 결과(946)로서 각각 비교 출력(956-0(1) 내지 956-15(1), 956-0(2) 내지 956-15(2), 956-0(3) 내지 956-15(3), 및 956-0(4) 내지 956-15(4))를 제공한다.
WRITE의 예로서, 단계(930)에서 초기 검증에 대한 데이터 입력은 8-비트 레지스터(942)에 의해 입력 데이터를 저장함으로써 실행된다. 단계(932)에서 데이터 비교를 통한 초기 검증 판독은 저장된 데이터 비트(B1 내지 B8)를 8-비트 판독 데이터(SAout1 내지 SAout8)에 비교함으로써 실행된다. 두 단계(930 및 932)의 동작은 그러나 병렬로 실행된다. 8-비트 판독 데이터(SAout1 내지 SAout8)는 기록 구동기 및 감지 증폭기의 감지 증폭기 회로에서 보유(또는 래치)되며, 감지 증폭기 회로는 데이터 래치 기능을 갖는다(도 23b를 참조). 비교기로부터의 비교 결과는 기록 구동기 및 감지 증폭기의 기록 구동기 회로에 제공된다. 기록 드라이브 회로는 상술한 바와 같은 기록 동작을 실행한다(도 25a를 참조). 그 이후, 기록 검증을 위한 후속한 검증 판독이 단계(936)에서 실행되며, 그 동작은 단계(932)의 동작과 유사하다.
검증 판독으로부터의 데이터(Data_932)와 기록을 위한 입력 데이터(Data_930) 그리고 그들의 비교 결과의 예를 표 3에 기재한다. 간략화하기 위해, 데이터는 8비트로 도시된다.
데이터 및 비교
Data_in Di1 Di2 Di3 Di4 Di5 Di6 Di7 Di8
판독 데이터("Data_932") 1 0 0 1 0 1 0 1
입력 데이터("Data_930") 1 1 0 0 1 1 1 1
데이터 일치? Y N Y N N Y N Y
기록할 데이터 X 1 X 0 1 X 1 X
Data_Mask 신호(790) 1 0 1 0 0 1 0 1
검증 판독으로부터의 데이터(Data_932)는 기록을 위한 입력 데이터(Data_930)와 비교된다. 특정한 예에서, Di1, Di3, Di6 및 Di8에 대응하는 데이터는 서로 일치하며, 이러한 데이터는 재기록될 필요가 없다("X"로 기재). Di2, Di4, Di5 및 Di7에 대응하는 데이터는 그러나 서로 일치하지 않아, 이러한 데이터는 재기록되어야 한다. 재기록할 데이터(Di2, Di4, Di5 및 Di7)는 "1", "0", "1", "1"이며, 도 22에 도시한 바와 같이 Data_in 2.....로서 대응하는 데이터 라인 구동 회로(770-2,...)에 제공된다. 동시에, Data_mask"1" 신호(790)는 제1 데이터 라인 구동 회로(770-1)와 제3, 제6 및 제8 데이터 라인 구동 회로에 공급되며, 따라서 이들 데이터 라인 구동 회로의 NOR 게이트(794 및 796)는 디스에이블된다. Data_mask "0" 신호(790)는 제2 데이터 라인 구동 회로(770-2)와, 제4, 제5 및 제7 데이터 라인 구동 회로에 공급되며, 따라서 이들 데이터 라인 구동 회로의 NOR 게이트(794 및 796)는 인에이블된다. WDEb가 "로우 상태"로 제어된다고 가정한다. 데이터("1", "0", "1", "1")는 제2 데이터 라인 구동 회로(770-2)와, 제4, 제5 및 제7 데이터 라인 구동 회로의 NOR 게이트(794)에 입력 데이터로서 제공된다. "0" 입력 데이터에 대한 응답으로, 전류("IR")(778)이 제4 데이터 라인 구동 회로에 흐른다. "1" 입력 데이터에 대한 응답으로, 전류("IS")(780)가 제2 데이터 라인 구동 회로(770-2)와 제5 및 제7 데이터 라인 구동 회로에 흐른다. 전류("IR" 및 "IS")의 미러 전류가 대응하는 기록 데이터 라인(WDL)을 통해 흐르며, 또한 기록 글로벌 열 선택 신호(GYW1 내지 GYW16)에 의해 선택된 글로벌 비트라인, 로컬 열 선택 신호(Y1, Y2,.....,Ym)에 의해 선택된 로컬 비트라인 및 사전-행-디코더 출력("Xq", "Xr" 및 "Xs")에 의해 선택된 워드라인을 통해 흐른다. 선택된 비트라인과 워드라인에 연결된 PCM 셀의 GST(126)의 프로그램 가능한 부피(130)는, 도 4b 및 도 3에 도시한 바와 같이 전류(I_Reset 및 I_Set)에 응답하여 "리세트" 및 "세트" 상태를 생성한다.
다른 예로서, 4개의 16-비트 비교기(944-1 내지 944-4)는 레지스터(530)와 기록 구동기 및 구동 증폭기(526-1 내지 526-4) 사이에 위치한다.
다른 예로서, 도 23b의 래치(894)는, 감지된 출력이 비교 회로에 의해 직접 입력 데이터에 비교될 경우 불필요하다. 또한, 감지된 출력은 도 22에 도시된 바와 같이 데이터 구동기에서의 데이터 기록을 제어하기 위해 논리 회로에 직접 공급될 수 있다.
앞서 언급한 실시예와 예의 메모리 셀에서, 도 6에 도시한 바와 같은 다이오드 기반의 PCM 셀이 구현되어 있다. 다이오드는 2-단자 스위칭 소자이다. 도 7에 도시한 FET 기반의 PCM 셀과 도 8에 도시한 바이폴라 트랜지스터 기반의 PCM 셀의 PCM 셀을 구현할 수 있다. FET 및 바이폴라 기반의 PCM 셀로서의 그러한 구현은 수직 P-N 다이오드를 도 10에 도시한 양극(186)과 음극(188)으로서 대체하여 바이폴라 트랜지스터의 이미터, 베이스와 P-채널 FET의 드레인, 게이트를 형성하고, 바이폴라 트랜지스터의 컬렉터와 FET의 소스는 접지가 될 필요가 있다. 바이폴라 트랜지스터와 FET는 3-단자 스위칭 소자이므로, 바이폴라 및 FET 기반의 PCM 셀을 제어하는 회로 구조는 다이오드 기반의 PCM 셀의 회로 구조와 상이할 수 있다.
도 33a 및 도 33b는 본 발명의 실시예에 따른 메모리 디바이스에 적용 가능한 PCM 셀 어레이의 다른 예를 도시한다. 도 33a에 도시한 메모리 셀 어레이는 스위칭 소자로서 FET를 포함하는 다수의 PCM 셀을 포함한다. 도 33b에 도시한 메모리 셀 어레이는 스위칭 소자로서 바이폴라 트랜지스터를 포함하는 다수의 PCM 셀을 포함한다.
본 발명의 실시예에 따라, 프로그램된 데이터의 반복적 검증 특성을 갖는 상변화 메모리 디바이스가 제공된다.
실시예에서, 특정 회로, 디바이스 및 소자는 예로서 사용한다. 여러 변경이 구현될 수 있다. 예컨대, 디바이스 및 전압의 극성은 변화할 수 있어, 정반대 극성을 갖는 바이폴라 트랜지스터 및 FET가 사용될 수 있다.
전술된 실시예에서, 디바이스 소자와 회로는 간략화를 위해 도면들에서 도시한 바와 같이 서로 연결된다. 본 발명의 실제 적용 시, 소자, 회로 등은 서로 직접 연결될 수 도 있다. 또한, 소자, 회로 등은 디바이스 및 장치의 동작에 필요한 다른 소자, 회로 등을 통해 서로 간접적으로 연결될 수 도 있다. 따라서, 실제 구성에서, 회로 소자와 회로는 서로 직간접적으로 결합 또는 연결된다.
본 발명의 전술한 실시예는 단지 예를 들고자 한 것이다. 첨부한 청구범위에 의해서만 한정되는 본 발명의 범위로부터 벗어나지 않고, 수정, 변경 및 변동이 특정 실시예에서 실현될 수 있다.

Claims (59)

  1. 다수의 메모리 셀을 갖는 상변화 메모리에 데이터를 기록하는 방법으로서,
    다수의 비트를 포함하는 입력 데이터를 수신하는 단계;
    상기 다수의 메모리 셀로부터 판독된 다수의 비트를 포함하는 이전(previous) 데이터를 판독하는 단계;
    상기 판독 단계와 병렬로 상기 입력 데이터를 상기 이전 데이터와 비교하는 단계;
    상기 입력 데이터와 상기 이전 데이터 사이에 하나 이상의 비트가 상이한지를 판정하여 데이터 판정 결과를 제공하는 단계; 및
    상기 데이터 판정 결과에 응답하여, 상기 입력 데이터로 상기 다수의 메모리 셀 중 하나 이상을 프로그래밍하는 단계를 포함하는 데이터 기록 방법.
  2. 청구항 1에 있어서, 카운트 값이 최대값 미만인지를 판정하여 카운트 판정 결과를 제공하는 단계를 더 포함하는 데이터 기록 방법.
  3. 청구항 2에 있어서, 상기 프로그래밍하는 단계는, 상기 데이터 판정 결과와 카운트 판정 결과에 응답하여, 실행되어 상기 카운트 값을 업데이트하는, 데이터 기록 방법.
  4. 청구항 1에 있어서, 상기 입력 데이터를 수신하는 단계는 상기 입력 데이터의 버스트를 수신하는 단계를 더 포함하고, 상기 버스트는 다수의 데이터를 포함하는, 데이터 기록 방법.
  5. 청구항 4에 있어서, 상기 입력 데이터의 버스트를 수신하는 단계는:
    단일 데이터 레이트(SDR: Single Data Rate)로 상기 입력 데이터의 버스트를 수신하는 단계로서, 상기 다수의 데이터 각각은 하나의 클록 에지에서 클로킹되는, 단계, 또는
    더블 데이터 레이트(DDR: Double Data Rate)로 상기 입력 데이터의 버스트를 수신하는 단계로서, 상기 다수의 데이터 각각은 상승 및 하강 클록 에지 중 하나에서 클로킹되는, 단계를 포함하는, 데이터 기록 방법.
  6. 청구항 1에 있어서,
    상기 입력 데이터를 레지스터에 저장하는 단계; 및
    상기 이전 데이터를 데이터 저장 기능을 가진 비교기에 저장하는 단계를 더 포함하며,
    상기 입력 데이터를 상기 이전 데이터와 비교하는 단계는,
    상기 저장된 입력 데이터를 상기 비교기에 존재하는 저장된 이전 데이터와 비교하여 비교 결과들이 기록 구동기에 통신되는 단계, 또는
    상기 저장된 입력 데이터를 상기 레지스터에 존재하는 저장된 이전 데이터와 비교하여 비교 결과들이 기록 구동기에 통신되는 단계를 포함하는, 데이터 기록 방법.
  7. 청구항 1에 있어서,
    상기 카운트 값은 초기에는 초기값으로 설정되어 업데이트될 수 있는, 데이터 기록 방법.
  8. 청구항 1에 있어서,
    상기 카운트 값이 미리 결정된 값에 도달할 경우 실패를 나타내는 단계를 더 포함하는, 데이터 기록 방법.
  9. 상변화 메모리에 데이터를 기록하는 장치로서,
    다수의 메모리 셀의 세트 상태 또는 리세트 상태인 메모리 상태를 감지하도록 구성된 감지 증폭기;
    데이터의 다수의 비트의 상태를 보유하도록 구성된 보유기(retainer);
    기록 전류 브랜치, 리세트 전류 브랜치 및 세트 전류 브랜치를 갖는 기록 구동기로서,
    상기 리세트 전류 브랜치는 리세트 상태에 의해 인에이블되고 데이터-마스크(data-mask) 상태에 의해 디스에이블되고,
    상기 세트 전류 브랜치는 세트 상태에 의해 인에이블되고 데이터-마스크 상태에 의해 디스에이블되며,
    상기 기록 전류 브랜치는 상기 리세트 전류 브랜치와 상기 세트 전류 브랜치 중 하나의 전류를 미러링(mirroring)하는, 기록 구동기; 및
    상기 다수의 메모리 셀에서의 대응하는 감지된 비트가 상기 세트 상태를 가질 경우 상기 세트 상태를 갖는 데이터에서의 비트에 대응하는 데이터-마스크 상태를 셋팅하고,
    상기 다수의 메모리 셀에서의 대응하는 감지된 비트가 상기 리세트 상태를 가질 경우 상기 리세트 상태를 갖는 데이터에서의 비트에 대응하는 데이터-마스크 상태를 셋팅하도록 구성된 등가 회로를 포함하는, 데이터 기록 장치.
  10. 청구항 9에 있어서, 상기 감지 증폭기는 바이어스 트랜지스터와 차동 전압 증폭기를 포함하며,
    상기 바이어스 트랜지스터는 차동 전압 증폭기의 양의 입력과 통신하고,
    다수의 메모리 셀 중 하나는 상기 차동 전압 증폭기의 양의 입력과 통신하고,
    상기 차동 전압 증폭기의 양의 입력에서의 감지 전압은, 상기 다수의 메모리 셀 중 하나의 메모리 셀 저항과 상기 바이어스 트랜지스터의 바이어스 저항에 비례하며,
    기준 전압은 상기 차동 전압 증폭기의 음의 입력과 통신하고, 상기 기준 전압은, 상기 세트 상태인 상기 다수의 메모리 셀 중 하나와 상기 리세트 상태인 상기 다수의 메모리 셀 중 하나에 대해 상기 차동 전압 증폭기의 양의 입력에서 얻은 감지 전압 사이인, 데이터 기록 장치.
  11. 청구항 9에 있어서, 상기 등가 회로는 논리 회로를 포함하는, 데이터 기록 장치.
  12. 청구항 11에 있어서, 상기 논리 회로는 배타적-NOR 회로를 포함하며, 상기 대응하는 감지된 비트는 상기 배타적-NOR 회로의 한 입력과 통신하며, 상기 데이터에서의 비트는 상기 배타적-NOR 회로의 다른 입력과 통신하는, 데이터 기록 장치.
  13. 청구항 9에 있어서, 상기 등가 회로는 상태를 보유하기 위한 보유기를 포함하는, 데이터 기록 장치.
  14. 청구항 9에 있어서, 상기 다수의 메모리 셀은 상변화 메모리를 포함하는, 데이터 기록 장치.
  15. 청구항 9에 있어서, 상기 레지스터가 데이터 버스트를 수신하는 제1 지속기간은, 상기 감지 증폭기가 상기 다수의 메모리 셀 중 하나를 감지하고 상기 등가 회로가 상기 데이터-마스크 상태를 셋팅하는 제2 지속기간과 실질적으로 겹치는, 데이터 기록 장치.
  16. 청구항 15에 있어서, 상기 데이터 버스트는 미리 결정된 데이터 유닛 수에 의해 한정된 데이터를 포함하는, 데이터 기록 장치.
  17. 다수의 행 중 하나와 다수의 열 중 하나에 각각 위치한 다수의 메모리 셀을 포함하는 메모리 어레이;
    다수의 열과 각각 통신하는 다수의 로컬 열 선택기;
    상기 다수의 로컬 열 선택기와 통신하는 글로벌 열 선택기;
    다수의 메모리 셀의 세트 상태나 리세트 상태인 메모리 상태를 감지하도록 구성된 감지 증폭기;
    데이터에서의 다수의 비트의 상태를 보유하도록 구성된 레지스터;
    상기 글로벌 열 선택기와 통신하는 기록 구동기로서, 기록 전류 브랜치, 리세트 전류 브랜치 및 세트 전류 브랜치를 가지며,
    상기 리세트 전류 브랜치는 리세트 상태에 의해 인에이블되고 데이터-마스크 상태에 의해 디스에이블되며,
    상기 세트 전류 브랜치는 세트 상태에 의해 인에이블되고 데이터-마스크 상태에 의해 디스에이블되며,
    상기 기록 전류 브랜치는 상기 리세트 전류 브랜치와 상기 세트 전류 브랜치 중 하나의 전류를 미러링하는, 기록 구동기; 및
    상기 다수의 메모리 셀에서의 대응하는 감지된 비트가 상기 세트 상태를 가질 경우 상기 세트 상태를 갖는 데이터에서의 비트에 대응하는 데이터-마스크 상태를 셋팅하고,
    상기 다수의 메모리 셀에서의 대응하는 감지된 비트가 상기 리세트 상태를 가질 경우 상기 리세트 상태를 갖는 데이터에서의 비트에 대응하는 데이터-마스크 상태를 셋팅하도록 구성된 등가 회로를 포함하는, 상변화 메모리 시스템.
  18. 청구항 17에 있어서, 상기 감지 증폭기는 상기 글로벌 열 선택기와 통신하며, 상기 감지 증폭기는 바이어스 트랜지스터와 차동 전압 증폭기를 포함하며,
    상기 바이어스 트랜지스터는 차동 전압 증폭기의 양의 입력과 통신하고,
    다수의 메모리 셀 중 하나는 상기 차동 전압 증폭기의 양의 입력과 통신하며,
    상기 차동 전압 증폭기의 양의 입력에서의 감지 전압은, 상기 다수의 메모리 셀 중 하나의 메모리 셀 저항과 상기 바이어스 트랜지스터의 바이어스 저항에 비례하며,
    기준 전압은 상기 차동 전압 증폭기의 음의 입력과 통신하고, 상기 기준 전압은, 상기 세트 상태인 상기 다수의 메모리 셀 중 하나와 상기 리세트 상태인 상기 다수의 메모리 셀 중 하나에 대해 상기 차동 전압 증폭기의 양의 입력에서 얻은 감지 전압 사이인, 상변화 메모리 시스템.
  19. 청구항 17에 있어서, 상기 등가 회로는 논리 회로를 포함하는, 상변화 메모리 시스템.
  20. 청구항 19에 있어서, 상기 논리 회로는 배타적-NOR 회로를 포함하며, 상기 대응하는 감지된 비트는 상기 배타적-NOR 회로의 한 입력과 통신하고, 상기 데이터에서의 비트는 상기 배타적-NOR 회로의 다른 입력과 통신하는, 상변화 메모리 시스템.
  21. 청구항 17에 있어서, 상기 등가 회로는 상태를 보유하기 위한 보유기를 포함하는, 상변화 메모리 시스템.
  22. 청구항 17에 있어서, 상기 다수의 메모리 셀은 상변화 메모리를 포함하는, 상변화 메모리 시스템.
  23. 청구항 17에 있어서, 상기 레지스터가 데이터 버스트를 수신하는 제1 지속기간은, 상기 감지 증폭기가 상기 다수의 메모리 셀 중 하나를 감지하고 상기 등가 회로가 상기 데이터-마스크 상태를 셋팅하는 제2 지속기간과 실질적으로 겹치는, 상변화 메모리 시스템.
  24. 청구항 22에 있어서, 상기 데이터 버스트는 미리 결정된 수의 데이터 유닛을 포함하는, 상변화 메모리 시스템.
  25. 청구항 24에 있어서, 상기 미리 결정된 수의 데이터 유닛은 미리 결정된 수의 데이터 바이트나 비트를 포함하는, 상변화 메모리 시스템.
  26. 청구항 25에 있어서, 상기 데이터는 데이터 워드에 의해 형성되는, 상변화 메모리 시스템.
  27. 청구항 21에 있어서, 상기 보유기는, 제어 신호에 응답하여 데이터 상태를 유지하는 기능을 실행하는, 상변화 메모리 시스템.
  28. 청구항 27에 있어서, 상기 보유기는 데이터 상태들을 비교하는 기능을 더 실행하는, 상변화 메모리 시스템.
  29. k개의 행 x j개의 열을 갖는 다수의 메모리 셀을 갖는 어레이- k 및 j는 각각 1보다 큰 정수임 -;
    상기 j개의 열 중 적어도 하나를 선택하도록 구성된 열 선택기;
    상기 k개의 행 중 적어도 하나를 선택하도록 구성된 행 선택기;
    상기 열들 및 행들 중 상기 선택된 것(들)을 통해 입력 데이터를 상기 다수의 메모리 셀 중 선택된 것(들)에 제공하도록 구성된 데이터 기록기;
    상기 입력 데이터를 보유하도록 구성된 입력 데이터 보유기; 및
    상기 데이터 기록기를 제어하도록 구성된 데이터 기록 제어기를 포함하며, 상기 데이터 기록기는,
    상기 입력 데이터의 제1 상태 시에 제1 전류의 흐름을 실행하도록 구성된 제1 전류 회로,
    상기 입력 데이터의 제2 상태 시에 제2 전류의 흐름을 실행하도록 구성된 제2 전류 회로, 및
    상기 입력 데이터의 제1 및 제2 상태에서의 상기 제1 전류 및 상기 제2 전류에 비례하는 제3 전류의 흐름을 실행하도록 구성된 제3 전류 회로를 포함하고,
    상기 제1 및 제2 전류 회로의 동작은 상기 데이터 기록 제어기에 의해 제어되는, 상변화 메모리(PCM).
  30. 청구항 29에 있어서, 상기 열 선택기는 로컬 열 선택기와 글로벌 열 선택기를 포함하며,
    상기 로컬 열 선택기는 상기 j개의 열의 m개의 그룹에서 하나 이상의 열을 선택하도록 구성되고, j/m은 글로벌 열들이고, m은 정수이며,
    상기 글로벌 열 선택기는 하나 이상의 글로벌 열을 선택하도록 구성되는, 상변화 메모리(PCM).
  31. 청구항 30에 있어서, 상기 열들 및 행들 중 선택된 것(들)을 통해 상기 다수의 메모리 셀 중 메모리 셀(들)에 기록된 데이터를 판독하도록 구성된 데이터 판독기를 더 포함하는, 상변화 메모리(PCM).
  32. 청구항 31에 있어서,
    상기 입력 데이터의 제1 상태는 리세트 상태에 대응하고, 상기 제1 전류는 상기 리세트 상태에 응답하여 상기 제1 전류 회로를 통해 흐르고;
    상기 입력 데이터의 제2 상태는 세트 상태에 대응하고, 상기 제2 전류는 상기 세트 상태에 응답하여 상기 제2 전류 회로를 통해 흐르며; 및
    상기 제3 전류는 상기 제1 또는 제2 전류의 미러(mirror) 전류인, 상변화 메모리(PCM).
  33. 청구항 32에 있어서, 상기 데이터 판독기는 리세트 및 세트 데이터 각각을 판독하기 위한 범위를 제공하도록 구성되는, 상변화 메모리(PCM).
  34. 청구항 32에 있어서, 상기 데이터 기록 제어기는 제어 신호에 응답하여 상기 제1 및 제2 전류 회로를 인에이블하거나 디스에이블하는, 상변화 메모리(PCM).
  35. 청구항 34에 있어서, 상기 판독 데이터와 상기 입력 데이터를 비교하도록 구성된 데이터 비교기를 더 포함하는, 상변화 메모리(PCM).
  36. 청구항 35에 있어서, 상기 비교기는 상기 판독 데이터의 상기 입력 데이터에 대한 비교에서의 판정 신호를 제공하며, 상기 판정 신호는 상기 두 데이터 사이의 상이성(difference)을 나타내는, 상변화 메모리(PCM).
  37. 청구항 36에 있어서, 상기 판정 신호는, 상기 판독 데이터와 입력 데이터의 비트 상태들이 상이할 때를 나타내는, 상변화 메모리(PCM).
  38. 청구항 37에 있어서, 상기 비교기는 상기 데이터 기록기 내에, 상기 데이터 판독기 내에, 또는 상기 데이터 판독기와 상기 데이터 기록기 사이에 위치하는, 상변화 메모리(PCM).
  39. 청구항 38에 있어서, 상기 데이터 기록 제어기는 상기 판정 신호에 응답하여 상기 입력 데이터의 데이터 비트를 기록하며, 상기 데이터 비트는 상기 판독 데이터와는 상이한 것으로 판정된 비트에 대응하는, 상변화 메모리(PCM).
  40. 청구항 39에 있어서, 상기 판정 신호에 응답하여 기록 실패를 판정하도록 구성된 판정기를 더 포함하는, 상변화 메모리(PCM).
  41. 청구항 40에 있어서,
    기록 실패가 제공되지 않은 경우에, 상기 데이터 기록기는, 상기 데이터의 상이성의 표시에 응답하여, 상기 판독 데이터의 비트와 상이한 상기 입력 데이터의 상이한 비트를 기록하도록 인에이블되며;
    기록 실패가 제공되는 경우에, 상기 데이터 기록 제어기에 의한 제어 신호에 응답하여 추가 데이터 기록은 실행되지 않는, 상변화 메모리(PCM).
  42. 청구항 36에 있어서, 상기 비교기는, 상기 판독 데이터와 상기 입력 데이터의 데이터 비트들을 비교하도록 구성된 논리 회로를 포함하는, 상변화 메모리(PCM).
  43. 청구항 42에 있어서, 상기 논리 회로는 NOR 게이트들이나 배타적 NOR 게이트들을 포함하는, 상변화 메모리(PCM).
  44. 청구항 42에 있어서, 상기 판독 데이터를 보유하도록 구성된 판독 데이터 보유기를 더 포함하며, 상기 보유된 판독 데이터는 보유된 입력 데이터와 비교되는, 상변화 메모리(PCM).
  45. 청구항 42에 있어서, 상기 판독 데이터 보유기는 상기 데이터 판독기 내에, 상기 데이터 기록기 내에 또는 상기 데이터 판독기와 상기 데이터 기록기 사이에 위치하는, 상변화 메모리(PCM).
  46. 청구항 30에 있어서, 상기 j/m(=u)개의 글로벌 열은 t개의 그룹으로 분류되며, t는 정수인, 상변화 메모리(PCM).
  47. 청구항 46에 있어서, j, k, m 및 t는 각각 1024, 512, 8 및 16인, 상변화 메모리(PCM).
  48. 청구항 46에 있어서,
    상기 데이터 기록기는 t개의 기록 데이터 라인에 연결된 t개의 데이터 라인 구동기를 포함하며, 미러 전류는 상기 기록 데이터 라인들 각각에 흐르며; 그리고
    데이터 판독기는 t개의 판독 데이터 라인에 연결된 t개의 감지 증폭기를 포함하며, 바이어스 데이터 판독 전류가 상기 판독 데이터 라인들 각각에 흐르는, 상변화 메모리(PCM).
  49. 청구항 48에 있어서,
    u/t(=w)개의 글로벌 열은 하나의 기록 데이터 라인과 하나의 판독 데이터 라인에 대응하는, 상변화 메모리(PCM).
  50. 청구항 49에 있어서,
    상기 w개의 글로벌 열은 기록 경로 제어 회로를 통해 하나의 공통 기록 데이터 라인에 연결되고; 및
    상기 w개의 글로벌 열은 판독 경로 제어 회로를 통해 하나의 공통 판독 데이터 라인에 연결되는, 상변화 메모리(PCM).
  51. 청구항 50에 있어서,
    상기 기록 경로 제어 회로는 w개의 송신 게이트를 포함하며; 및
    상기 판독 경로 제어 회로는 w개의 트랜지스터 회로를 포함하는, 상변화 메모리(PCM).
  52. 청구항 50에 있어서, 상기 w개의 송신 게이트와 상기 w개의 트랜지스터 회로는 다수의 글로벌 열 선택 신호에 의해 제어되는, 상변화 메모리(PCM).
  53. 청구항 50에 있어서, 로컬 열 선택기는, 다수의 로컬 열 선택 신호에 의해 제어되는 다수의 로컬 열 선택 트랜지스터를 포함하는, 상변화 메모리(PCM).
  54. 청구항 29에 있어서, 상기 다수의 메모리 셀 각각은 2-단자 디바이스나 3-단자 디바이스를 포함하는, 상변화 메모리(PCM).
  55. 청구항 54에 있어서, 상기 2-단자 디바이스는 다이오드 기반의 메모리 셀을 포함하는, 상변화 메모리(PCM).
  56. 청구항 54에 있어서, 상기 3-단자 디바이스는 바이폴라 트랜지스터나 전계 효과 트랜지스터 기반의 메모리 셀을 포함하는, 상변화 메모리(PCM).
  57. 청구항 32에 의해 한정된 상변화 메모리(PCM)를 각각 포함하는 다수의 상변화 메모리(PCM) 셀 어레이를 각각 포함하는 다수의 메모리 뱅크를 포함하는 메모리 시스템.
  58. 청구항 57에 있어서, 뱅크 멀티플렉서 및 디멀티플렉서 그리고 입출력 회로를 더 포함하며,
    상기 뱅크 멀티플랙서 및 디멀티플렉서는 상기 다수의 뱅크와 통신하여 메인 데이터를 송수신하도록 구성되며;
    상기 입출력 회로는 상기 뱅크 멀티플렉서 및 디멀티플렉서와 통신하여 상기 메인 데이터를 송수신하도록 구성되는, 메모리 시스템.
  59. 청구항 57에 있어서, 상기 다수의 메모리 뱅크 각각은 4개의 PCM 셀 어레이를 포함하는, 메모리 시스템.
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