KR20090063087A - 인쇄회로기판, 전자 소자, 시스템, 전기 회로의 테스트 방법 및 인쇄회로기판의 형성 방법 - Google Patents

인쇄회로기판, 전자 소자, 시스템, 전기 회로의 테스트 방법 및 인쇄회로기판의 형성 방법 Download PDF

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KR20090063087A
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진범준
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Abstract

인쇄회로기판, 전자 소자, 시스템, 전기 회로의 테스트 방법 및 인쇄회로기판의 형성 방법이 제공된다. 외부 소자와 결합되는 복수의 외부 패드들이 제공된다. 전기 회로를 테스트하기 위한 복수의 바이패스(by-pass) 패드들이 제공된다. 상기 복수의 바이패스 패드들 중 적어도 하나는 상기 인쇄회로기판의 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출된다.

Description

인쇄회로기판, 전자 소자, 시스템, 전기 회로의 테스트 방법 및 인쇄회로기판의 형성 방법{Printed circuit board, electronic device, system, method of testing electric circuit and method of forming printed circuit board}
본 발명은 반도체 장치에 관한 것이고, 특히 반도체 칩의 패키지에 이용되는 인쇄회로기판, 이러한 인쇄회로기판을 이용한 전자 소자 및 시스템에 관한 것이다.
인쇄회로기판(printed circuit board; PCB)은 전자 소자 또는 시스템의 기판으로 이용된다. 이러한 전자 소자는 반도체 칩, 예컨대 메모리 칩 또는 로직 칩을 포함할 수 있다. 전자 소자들은 시스템, 예컨대 메모리 칩 및 로직 칩이 병합된 시스템에 이용될 수 있다.
전자 제품이 소형화 및 고용량화 됨에 따라서, 이러한 전자 제품에 사용되는 전자 소자 및 시스템도 소형화되고 있다. 따라서, 이러한 전자 소자 및 시스템 탑재되는 반도체 칩의 신뢰성을 확보하기가 쉽지 않다. 이에 따라서, 전자 소자 및 시스템의 완성 후에도 반도체 칩을 테스트할 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 칩의 테스트를 위한 바이패스 패드의 보호 신뢰성이 높으면서 노출이 가능한 인쇄회로기판 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 인쇄회로기판을 이용한 전자 소자 및 시스템 및 그 테스트 방법을 제공하는 데 있다.
하지만, 전술한 기술적 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
본 발명의 일 형태에 따른 인쇄회로기판(PCB)이 제공된다. 외부 소자와 결합되는 복수의 외부 패드들이 제공된다. 전기 회로를 테스트하기 위한 복수의 바이패스(by-pass) 패드들이 제공된다. 상기 복수의 바이패스 패드들 중 적어도 하나는 상기 인쇄회로기판의 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출된다.
상기 바이패스 패드들은 상기 인쇄회로기판 내에 전적으로 포함될 수 있다. 나아가, 상기 바이패스 패드들 및 상기 외부 패드들은 상기 인쇄회로기판의 동일 면에 인접하게 배치될 수 있다.
본 발명의 다른 형태에 따른 인쇄회로기판이 제공된다. 제 1 표면 및 상기 제 1 표면 반대쪽 제 2 표면을 갖는 코어 절연체가 제공된다. 바이패스 패드들은 상기 코어 절연체의 상기 제 1 표면 상에 형성되고, 전기 회로를 테스하기 위해 제공된다. 외부 패드들은 상기 코어 절연체의 상기 제 1 표면 상에 형성되고, 외부 소자와 결합된다. 솔더 레지스트층은 상기 외부 패드들을 노출하고 상기 바이패스 패드들의 적어도 하나를 덮도록 제공된다.
본 발명의 일 형태에 따른 전자 소자가 제공된다. 제 1 표면 및 제 2 표면을 갖는 절연 기판이 제공된다. 상기 절연 기판의 상기 제 1 표면 상에 배치되고 외부 소자와 결합되는 복수의 외부 패드들이 제공된다. 상기 절연 기판의 상기 제 2 표면 상의 반도체 소자가 제공된다. 상기 반도체 소자의 전기 회로를 테스트하기 위해서 상기 절연 기판의 상기 제 1 표면 상에 배치된 복수의 바이패스들이 제공된다. 상기 바이패스 패드들의 하나 또는 그 이상은 상기 절연 기판의 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 상기 절연 기판으로부터 노출된다.
본 발명의 다른 형태에 따른 전자 소자가 제공된다. 인쇄회로기판, 상기 인쇄회로기판 상의 반도체 칩이 제공된다. 상기 인쇄회로기판은 전술한 인쇄회로기판들의 한 형태로 제공될 수 있다.
본 발명의 일 형태에 따른 시스템이 제공된다. 전술한 인쇄회로기판들 가운데 한 형태의 인쇄회로기판이 제공된다. 반도체 메모리 칩은 상기 인쇄회로기판 상에 제공된다. 제어기 및 중앙처리장치(central processing unit) 중 적어도 하나가 제공된다.
본 발명의 다른 형태에 따른 시스템이 제공된다. 전자 소자, 상기 전자 소자에 맞춰진 소켓; 상기 소켓을 통해서 상기 전자 소자를 제어하도록 구성된 카드 인 터페이스 제어기; 및 상기 카드 인터페이스 제어기를 제어하도록 구성된 호스트가 제공된다. 상기 소켓은 상기 전자 소자의 삽입 및 상기 전자 소자와 접촉을 허용하도록 구성된다. 상기 전자 소자는 인쇄회로기판; 및 상기 인쇄회로기판 상의 반도체 메모리 칩을 포함한다. 상기 소켓은 상기 인쇄회로기판의 복수의 외부 패드들에 결합되도록 구성된다.
본 발명의 일 형태에 따른 전기 회로의 테스트 방법이 제공된다. 외부 소자와 결합되는 복수의 외부 패드들; 및 전기 회로를 테스트하기 위한 복수의 바이패스(by-pass) 패드들을 포함하고, 상기 복수의 바이패스 패드들 중 적어도 하나는 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출된, 인쇄회로기판을 제공한다. 상기 복수의 바이패스 패드들의 적어도 하나를 노출하도록 상기 인쇄회로기판의 일부분을 제거한다. 상기 복수의 바이패스 패드들의 상기 적어도 하나를 통해서 상기 전기 회로를 테스트한다.
본 발명의 일 형태에 따른 인쇄회로기판의 형성 방법이 제공된다. 코어 절연체를 제공한다. 상기 코어 절연체의 표면 상에 외부 패드들 및 바이패스 패드들을 형성한다. 상기 코어 절연체의 상기 표면 상에 솔더 레지스트층을 형성한다. 상기 솔더 레지스트층은 상기 바이패스 패드들의 적어도 하나를 덮고 상기 외부 패드들을 노출한다.
본 발명의 실시예들에 따른 인쇄회로기판에 의하면, 바이패스 패드는 절연 기판 내에 신뢰성 있게 보호될 수 있고, 나아가 비상시에 절연 기판의 일부를 제거 함으로써 노출될 수 있다.
본 발명의 실시예들에 따른 소자 및 시스템에 의하면, 바이패스 패드를 이용하여 반도체 칩, 예컨대 메모리 칩 및/또는 제어 칩을 테스트하여 오동작의 원인을 분석할 수 있다. 이러한 분석 결과는 반도체 칩, 예컨대 메모리 칩 및/또는 제어 칩의 설계 및 제조에 피드백 될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 실시예들에 따른 인쇄회로기판(PCB)을 보여주는 평면도이다.
도 1을 참조하면, PCB(100)는 절연 기판(105) 상의 외부 패드들(115) 및 절연 기판(105) 내에 바이패스 패드들(120)을 포함할 수 있다. 외부 패드들(115)은 외부 소자(external device), 예컨대 PCB(105) 상에 탑재된 반도체 칩들을 갖는 개인 컴퓨터, 디지털 카메라, 전자 게임 기계 또는 휴대폰을 상호 연결하는데 이용될 수 있고, 이에 따라 신호가 이들 사이에 전송될 수 있다. PCB(100)는 다중 응용 장치들 사이에 이용될 수 있고, 이들 다중 응용 장치는 전자 소자(electronic device), 예컨대 도 24에 도시된 고상 디스크(solid state disk; SSD), 메모리 카드, 또는 시스템-인-패키지(system-in-package; SIP) 반도체 소자 등을 포함할 수 있다. 이러한 전자 소자는 둘 또는 그 이상의 반도체 칩, 예컨대 메모리 칩 및 로직 칩을 포함할 수 있다. 칩들이 패키징 된 후 그리고/또는 전자 소자가 제조된 후, 반도체 칩의 신뢰성을 보증하기 위해서, 테스트 공정이 수행될 수 있다. 또한, 예컨대 전자 소자의 개발 중과 같이 테스트가 필요한 다양한 다른 경우가 있다.
테스트를 위해서, 전자 소자, 예컨대 SIP는 외부 패드들(115)에 부가하여 바이패스 패드들(120)을 포함할 수 있다. 바이패스 패드들(120)은 테스트 패드들로 불릴 수도 있다. 바이패스 패드들(120)은 반도체 칩을 포함하는 전자 소자가 매우 작은 경우에 특히 유용할 수 있다. 바이패스 패드들(120)은 전자 소자들 내의 메모리 칩들을 테스트하기 위해서 이용될 수 있다. 결과적으로, 정상적인(normal) 제조 공정 동안 또는 특정 테스트 단계들이 유발될 때, 메모리 칩들은 제어기 칩이 정상 동작하지 않는 경우에도 테스트될 수 있다.
만일 바이패스 패드들(120)이 절연 기판(105) 또는 PCB(100)의 외부 표면으로부터 외부로 노출된다면, 절연 테이프가 노출된 바이패스 패드들(120)을 외부 환경으로부터 보호하기 위해서 적용될 필요가 있다. 그러나, 정상 사용의 경우, 절연 테이프는 벗겨지거나 또는 손상되어 바이패스 패드들(120)의 일부분 또는 전체를 외부 환경에 노출시킬 수 있다. 바이패스 패드들(120)이 외부 환경에 노출될 경우, 바이패스 패드들(120) 사이에 쇼트(short)가 발생하거나 전자 소자의 오동작이 발생할 수 있다.
도 2는 본 발명의 제 1 실시예에 따른, 도 1의 인쇄회로기판의 단면도이다.
도 2를 참조하면, PCB(100)는 제 1 표면(107) 및 제 1 표면(107) 반대편 제 2 표면(108)을 갖는 절연 기판(105)을 포함할 수 있다. 절연 기판(105)은 리지드(rigid) 또는 플렉서블(flexible) 기판으로 제공될 수 있고, 적절한 절연물, 예를 들어 하나 또는 복수의 절연층들을 포함할 수 있다. PCB(100)는 또한 제 2 표면(108)에 인접하게 배치된 외부 패드들(115) 및 제 1 표면(107) 및 제 2 표면(108) 사이에 배치된 바이패스 패드들(120)을 포함한다. 일 실시예에서, 바이패스 패드들(120)은 도시된 바와 같이 제 1 표면(107)보다 제 2 표면(108)에 더 근접하고 가깝게 배치될 수 있다.
외부 패드들(115)은 절연 기판(105)의 제 2 표면(108)으로부터 노출될 수 있다. 예를 들어, 외부 패드들(115)은 절연 기판(105)의 제 2 표면(108) 상에 제공되거나 또는 제 2 표면(108)의 표면으로부터 절연 기판(105)의 내부로 리세스되어 배치될 수 있다. 외부 패드들(115)은 절연 기판(105)으로부터 노출되기 때문에, PCB(100)와 외부 소자, 예컨대 랩탑 컴퓨터(lap top computer), PDA(personal digital assistant) 및 전자 게임 기계와 같은 다양한 전자 장치를 전기적으로 연결하는 데 이용될 수 있다.
바이패스 패드들(120)은 절연 기판(105)의 제 2 표면(108)으로부터 노출되지 않도록 절연 기판(105)의 내부에 배치될 수 있다. 예를 들어, 바이패스 패드들(120)은 절연 기판(105)의 제 1 표면(107) 보다는 제 2 표면(108)에 더 가깝게, 즉 제 2 표면(108) 근처에 배치될 수 있다. 바이패스 패드들(120)은 절연 기 판(105)으로부터 노출되지 않도록 보호되기 때문에, PCB(100)를 전자 제품과 연결하기 위해서 이용되지는 않는다.
일 실시예에서, 바이패스 패드들(120)은 예컨대 PCB(100)또는 절연 기판(105)의 제 2 표면(108)에 인접한 코어 절연체(도 2에는 도시되지 않았지만, 도 20의 106 참조)의 제 2 표면 상에 형성될 수 있다. PCB(100)는 코어 절연체 상에 솔더 레지스트층(도 2에는 도시되지 않았지만, 도 20의 124 참조)을 포함할 수 있다. 솔더 레지스트층은 도 20c를 참조하여 설명되듯이, 대응하는 바이패스 패드들(120)을 각각 노출하는 개구들을 포함할 수 있다.
외부 패드들(115)은 하나 또는 그 이상의 비어 플러그들(130)을 통해서 절연 기판(105) 또는 PCB(100)의 상면, 예컨대 제 1 표면(107) 상의 하나 또는 그 이상의 제 1 터미널 패드들(125)에 연결될 수 있다.
바이패스 패드들(120)은 하나 또는 그 이상의 제 2 비어 플러그들(140) 및/또는 배선 패턴들(145)(집합적으로 "회로 패턴(150)"으로 지칭됨)을 이용하여 제 1 표면(107) 상의 하나 또는 그 이상의 제 2 터미널 패드들(135)에 연결될 수 있다.
바이패스 패드들(120)은 예컨대 절연 기판(105)에 의해서 외부 환경으로부터 밀봉될 수 있다. 절연 기판(105)은 포토레지스트 물질을 포함할 수 있다. 특히, PCB(100)를 구성하는 물질은 바이패스 패드들(120)을 실질적으로 둘러쌀 수 있다. 바이패스 패드들(120)은 PCB(100)의 일부 영역 내에 배치되고, 모든 표면들이 PCB(100)에 의해서 둘러싸일 수 있다.
따라서, 일부 실시예들에서, 바이패스 패드들(120)은 외부 환경으로부터 보 호되고, PCB(100) 및 PCB(100)를 포함하는 전자 소자들의 신뢰성이 높아진다. PCB(100) 또는 PCB(100)를 포함하는 전자 소자들에 스트레스 또는 외부 충격이 가해지더라도, 바이패스 패드들(120)이 절연 기판(105) 또는 PCB(100) 내에 배치되어 있기 때문에, 바이패스 패드들(120)은 안전하게 보호될 수 있다. 이러한 본 사상은 휘발성 및 비휘발성 전자 소자들에 응용될 수 있다. 즉, 전술한 반도체 칩들은 예컨대 DRAM, PRAM, MRAM, 비휘발성 메모리 등 또는 그 조합으로 제공될 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 인쇄회로기판을 보여주는 단면도이다.
도 3을 참조하면, 전자 소자의 제조 공정 중 또는 제조 공정이 완료 된 후, PCB(100) 상의 반도체 칩들을 테스트 할 필요가 있을 수 있다. 이 경우, 절연 기판(105)의 제 2 표면(108)이 부분적으로 제거되어 바이패스 패드들(120)의 하나 또는 그 이상이 PCB(100)로부터 노출될 수 있다. 노출된 바이패스 패드들(120)은 반도체 칩들을 테스트하기 위해서 이용될 수 있다.
바이패스 패드들(120)의 노출은 다양한 방법으로 수행될 수 있다. 예를 들어, 건식 식각 또는 습식 식각을 이용하여 절연 기판(105)의 제 2 표면(108)의 일부분을 선택적으로 제거할 수 있다. 다른 방법으로, 절연 기판(105)을 평탄화하여 제 2 표면(108)으로부터 바이패스 패드들(120)을 노출할 수 있다. 예를 들어, 평탄화는 에치백(etch-back) 또는 화학적기계적연마(CMP)를 이용할 수 있다.
테스트 절차 후, 제 2 표면(108)의 제거된 부분은 만일 원한다면 복원될 수 있고, 예컨대 포토레지스트층을 증착하여 복원될 수 있다.
외부 패드들(115) 및 바이패스 패드들(120)의 수는 인쇄회로기판(100)의 용 도에 따라서 적절하게 선택될 수 있다. 다만, 외부 패드들(115)은 인쇄회로기판(100)의 폭 방향으로 배열되고, 따라서 PCB(100)의 폭에 따라서 제한될 수 있다. 반면, 바이패스 패드들(120)은 매트릭스 형태로 배치될 수 있고, 따라서 바이패스 패드들(120)의 수는 외부 패드들(115)의 수보다 많을 수 있다.
도 4 및 도 5는 본 발명의 제 3 실시예에 따른 전자 소자를 보여주는 평면도들이다.
도 4 및 도 5를 참조하면, 전자 소자(200)는 절연 기판(105)의 제 1 표면(107) 상에 배치된 반도체 칩(205)을 포함한다. 전자 소자(200)는 메모리 카드 등이 될 수 있고, 반도체 칩(205)은 예컨대 메모리 칩 또는 로직 칩(또는 제어 칩)이 될 수 있다. 반도체 칩(205)은 외부 패드들(115) 및/또는 바이패스 패드들(120)에 전기적으로 연결될 수 있다. 외부 패드들(115)은 반도체 칩(205) 및 전자 소자(200)의 외부 컴포넌트들, 예컨대 디지털 카메라 등과 같은 외부 소자 사이에 신호를 전달하기 위해 이용될 수 있다. 바이패스 패드들(120)은 반도체 칩(205)의 통상적인 테스트 및/또는 결함 분석에 이용될 수 있다.
반도체 칩(205)은 하나 또는 그 이상 세트들의 칩 패드들(210, 240)을 포함할 수 있다. 칩 패드들(210, 240)의 세트들은 연결 수단들, 예컨대 본딩 와이어들(215, 245)을 각각 이용하여 제 1 및 제 2 터미널 패드들(125, 135)에 결합될 수 있다. 본딩 와이어들(215, 245)의 단부들은 도전성 범프들 또는 도전성 관통 비어들을 이용하여 칩 패드들(210, 240) 및 제 1 및 제 2 터미널 패드들(125, 135)에 연결될 수 있다.
일 실시예에서, 하나 또는 그 이상의 수동 소자들, 예컨대 커패시터(capacitor), 레지스터(resistor) 또는 인덕터(inductor)는 절연 기판(105)의 제 1 표면 상에 형성된다.
일부 실시예에서, 에폭시 몰딩 컴파운드(EMC)와 같은 물질로 형성된 인캡슐런트(encapsulant, 225)가 반도체 칩(205)을 덮도록 형성될 수 있다. 도 4에서, 인캡슐런트(225)는 점선으로 도시된다. 인캡슐런트(225)는 또한 세라믹 물질로 형성되거나 또는 인캡슐런트(225)는 금속과 같은 물질로 형성된 포장재(casing)일 수 있다.
전자 소자(200)는 외부 패드들(115)을 이용하여 외부 소자, 예컨대 다양한 전자 소자들에 전기적으로 연결될 수 있다. 통상 사용에 있어서, 바이패스 패드들(120)은 절연 기판(105) 내에 안전하게 보호될 수 있다. 그러나, 전술한 바와 같이, 전자 소자(200) 또는 반도체 칩(205)을 테스트할 필요가 있을 때, 바이패스 패드들(120)은 테스트를 위해 노출될 수 있다.
도 6 및 도 7은 본 발명의 제 4 실시예에 따른 전자 소자를 보여주는 평면도 및 단면도이다. 도 7 및 도 8에 도시된 실시예들은 도 5 및 도 6을 참조한 전술한 것들과 유사한 특징을 갖는다. 따라서, 간략화를 위해서 중복된 설명은 생략된다.
도 6 및 도 7을 참조하면, 전자 소자(300)는 절연 기판(105)의 제 1 표면(107) 상에 적층된 메모리 칩(305) 및 로직 칩(335)을 포함할 수 있다. 메모리 칩(305)은 다양한 종류의 메모리 소자들, 예컨대 플래시 메모리, DRAM, SRAM, PRAM(phase change RAM), 및 RRAM(resistance RAM)을 포함할 수 있다. 로직 칩(335)은 메모리 칩(305)을 제어하기 위해 제공될 수 있고, 메모리 칩(305)은 로직 칩(335)으로부터 명령에 대응하여 데이터를 전송할 수 있다. 전자 소자(300)는 예컨대 멀티미디어 카드(multimedia card; MMC), 및 보안 디지털 카드(secure digital card; SD), 마이크로 MMC, 마이크로 SD 등일 수 있다.
외부 패드들(115)은 로직 칩(335)에 전기적으로 연결될 수 있고 그 결과 로직 칩(335)은 외부 소자와 신호들을 교환할 수 있다.
하나 또는 그 이상의 수동 소자들(320)은 또한 PCB(100)의 절연 기판(105)의 제 1 표면(107) 상에 제공될 수 있다. 수동 소자(320)는 바이패스 패드들(120)에 전기적으로 연결될 수 있고 커패시터(capacitor), 레지스터(resistor) 및/또는 인덕터(inductor)를 포함할 수 있다.
일부 실시예들에서, 에폭시 몰딩 컴파운드(EMC)와 같은 물질로 형성된 인캡슐런트(325)는 반도체 칩(205)을 덮기 위해서 형성될 수 있다.
도 8은 본 발명의 제 5 실시예에 따른 전자 소자를 보여주는 평면도이다.
도 8을 참조하면, 전자 소자(300a)는 PCB(100)의 절연 기판(105) 상에 적층된 메모리 칩(305a) 및 로직 칩(335)을 포함할 수 있다. 메모리 칩(305a)의 칩 패드들(310a) 및 로직 칩(335)의 칩 패드들(340, 350)은 다른 방향으로 배치될 수 있다. 특히, 메모리 칩(305a)의 칩 패드들(310a)은 길이 방향으로 배치되는 반면, 로직 칩(335)의 칩 패드들(340, 350)은 측면 방향으로 배치될 수 있다. 메모리 칩(305a)의 칩 패드들(310a)은 제 3 터미널 패드들(135a)에 연결될 수 있고, 이는 제 2 터미널 패드들(135)에 연결될 수 있다. 이러한 식으로, 로직 칩(335) 및 메모 리 칩(305a) 각각의 본딩 와이어들(315a, 345, 355)은 서로 다른 방향으로 배치되고 그 결과 본딩 와이어들 사이의 전기적인 쇼트(shorts)가 회피될 수 있다.
도 9는 본 발명의 제 6 실시예에 따른 전자 소자를 보여주는 단면도이다.
도 9를 참조하면, 전자 소자(300b)는 메모리 칩(305) 및 로직 칩(335) 사이에 배치된 하나 또는 그 이상의 부가적인 메모리 칩들(305b)을 포함할 수 있다. 이 경우, 로직 칩(335)은 메모리 칩(305) 및 부가적인 메모리 칩(305b)을 제어할 수 있다. 부가적인 메모리 칩들(305b)은 메모리 칩(305)의 칩 패드들(310)을 노출하도록 적층될 수 있다. 이에 따라, 부가적인 메모리 칩들(305b)의 칩 패드들(310b)은 연결 수단들, 예컨대 본딩 와이어들(315b)에 의해서 메모리 칩(305)의 칩 패드들(310)에 연결될 수 있다. 로직 칩(335), 메모리 칩(305), 및 부가적인 메모리 칩들(305b)은 제 2 터미널 패드들(135) 및 회로 패턴(150)을 통해서 바이패스 패드들(120)에 전기적으로 연결될 수 있다.
도 10은 본 발명의 제 7 실시예에 따른 전자 소자를 보여주는 단면도이다.
도 10을 참조하면, 전자 소자(300c)는 메모리 칩(305) 및 로직 칩(335) 사이에 배치된 하나 또는 그 이상의 부가적인 메모리 칩들(305b)을 포함한다. 부가적으로, 부가적인 메모리 칩들(305b)의 하나 또는 그 이상의 부가적인 칩 패드들(310b)은 칩 패드들(310)을 통해서라기보다는 본딩 와이어들(315c)에 의해서 제 2 터미널 패드들(135)에 직접 연결될 수 있다.
도 11 및 도 12는 본 발명의 제 8 실시예에 따른 전자 소자를 보여주는 단면도들이다.
도 11 및 도 12를 참조하면, 전자 소자(300d)는, 다른 실시예들에서 적층 구조와는 달리, 절연 기판(105) 상에 둘 다 직접 배치된 메모리 칩(305d) 및 로직 칩(335d)을 포함한다. 로직 칩(335d)은 제 1 터미널 패드들(125) 및 제 2 터미널 패드들(135) 사이에 배치될 수 있다. 따라서, 본딩 와이어들(345, 355)은 로직 칩(335d)의 양측에 대향 형성될 수 있다. 이에 따라, 본딩 와이어들(345, 355) 사이의 쇼트(short)가 방지될 수 있다.
도 13 및 도 14는 도 11 및 도 12의 대체적인 실시예들을 보여주는 단면도들이다.
도 13 및 도 14를 참조하면, 전자 소자(300e)는 절연 기판(105) 상에 둘 다 직접 배치된 메모리 칩(305d) 및 로직 칩(335d)과, 그리고 메모리 칩(305d) 상에 배치된 부가적인 메모리 칩(305e)을 포함할 수 있다. 로직 칩(335d)은 메모리 칩(305d) 및 부가적인 메모리 칩(305e)을 둘 다 제어할 수 있다. 부가적인 메모리 칩(305e)은 메모리 칩(305d)의 칩 패드들(310)을 노출하도록 배치될 수 있다. 이에 따라, 칩 패드들(310e)은 본딩 와이어들(도 14의 315e)에 의해서 메모리 칩(305d)의 칩 패드들(310)에 연결될 수 있다. 대안으로, 칩 패드들(310e)은 본딩 와이어들(315f)을 이용하여 제 2 터미널 패드들(135)에 직접 연결될 수 있다. 나아가, 로직 칩(335d), 메모리 칩(305d) 및 부가적인 메모리 칩(305e)은 제 2 터미널 패드들(135)에 의해서 바이패스 패드들(120)에 전기적으로 연결될 수 있다.
도 15 내지 도 17은 도 13에 도시된 전자 소자의 바이패스 부분을 보여주는 단면도이다.
도 15 및 도 16을 참조하면, 바이패스 패드들(120)은 절연 물질층(160)에 의해서 보호될 수 있고, 그 결과 바이패스 패드들(120)은 외부적으로 노출되지 않는다. 절연 물질층(160)은 바이패스 패드들(120) 상에 직접 배치될 수 있다. 절연 물질층(160)은 솔더 레지스트 물질과는 다른 물질, 예컨대 에폭시 수지, 비어 필링 물질, 또는 이방성 도전성 필름(anisotropic conductive film; ACF)을 포함할 수 있다. 절연 물질층(160)이 ACF로 형성되고 전자 소자 내의 메모리 칩을 테스트할 필요가 있을 경우, 테스트 팁은 ACF에 압력을 인가하도록 배치되고 그 결과 도 21을 참조하여 후술하는 바와 같이 바이패스 패드들(120)에 전기적으로 연결될 수 있다. 바이패스 패드들(120)을 노출하기 위한 부가적인 공정이 필요하지 않기 때문에, 제조 비용 및 시간이 실질적으로 감소될 수 있다.
반면, 만일 바이패스 패드들(120)이 구리로 형성된 경우, 절연 물질층(160)은 구리의 표면 상에 직접 형성될 수 있다. 따라서, Ni-Au(Ni-gold) 도금이 씨드층으로 필요하지 않게 된다. 그 결과, 물질 비용 및 공정 시간 측면에서 제조 비용이 감소될 수 있다.
또한, 바이패스 패드들 위에 절연 테이프가 사용되는 종래 방법에 비해서, 절연 물질층(160)이 벗겨져 바이패스 패드들(120)이 외부 환경에 노출되기 더 어렵다.
절연 물질층(160)은 절연 물질층(160) 옆의 PCB(100)의 제 2 표면(108)에 인접한 솔더 레지스트층에 비해서 식각 선택비를 갖는 유전 물질을 포함할 수 있다. 이에 따라서, 절연 물질층(160)은 화학적 및/또는 기계적 방법들, 예컨대 식각 및 연마에 의해서 포토 솔더 레지스트(photo solder resist; PSR)보다 더 쉽게 제거될 수 있다. PSR의 경우, PSR이 딱딱한 물질이기 때문에, PSR의 식각은 강한 화학적 에천트, 예컨대 질산 또는 황산을 필요로 한다. 결과적으로, 강한 화학적 에천트는 다른 절연 물질들을 식각하여 쇼트 회로를 초래할 수 있다. 제거하기 쉬운 절연 물질층(160)을 이용함으로써, 이러한 문제들, 예컨대 쇼트 회로가 감소될 수 있다.
도 16에 도시된 바와 같이, 절연 물질층(160)은 필요에 따라서 바이패스 패드들(120)의 총 수의 단지 일부분 상에 배치될 수 있다. 즉, 절연 기판(105)은 바이패스 패드들(120)의 일부분을 노출하는 하나 또는 그 이상의 개구들(159)을 포함할 수 있다. 하나 또는 그 이상의 개구들(159)은 절연 기판(105), 예컨대 절연 기판(105)을 형성하는 솔더 레지스트층에 대해서 식각 선택비를 갖는 절연 물질층(160)으로 채워질 수 있다.
부가적인 솔더 레지스트층은 도 17에 도시된 바와 같이 솔더 레지스트층 및 절연 물질층(160)을 덮도록 PCB(100)의 제 2 표면(108) 상에 형성될 수 있다.
도 17을 더 참조하면, 절연 물질층(160)은 PCB(100)의 내부(즉, PCB(100)의 제 2 표면(108) 아래)에 그리고/또는 PCB(100)의 제 2 표면(108) 상에 형성된 부가적인 솔더 레지스트층(123) 아래에 배치될 수 있다. 이 경우, 바이패스 패드들(120)을 노출하기 위해서, 기계적인 연마 및 화학적 식각이 순차로 적용될 수 있다.
도 18은 일 실시예에 따른 PCB의 표면의 바이패스 패드 영역을 덮는 절연 물질을 보여주는 평면도이다. 도 19는 도 18에 도시된 전자 소자의 바이패스 패드 부 분을 보여주는 단면도이다.
도 17에서, 절연 물질층(160)은 바이패스 패드들(120) 사이의 영역들 위보다는 개별적인 바이패스 패드들(120) 위에 형성된다. 그러나, 도 18 및 도 19에 도시된 바와 같이, 단일 절연 물질층(160')은 바이패스 패드들(120) 사이의 영역들을 포함하여 복수의 바이패스 패드들(120) 위에 배치될 수 있다. 즉, 단지 개별적인 바이패스 패드(120) 위가 아닌 복수의 바이패스 패드들(120) 위의 절연 기판(105)의 일부분 내에 단일 개구(161)가 제공될 수 있다. 단일 절연 물질층(160')은 복수의 바이패스 패드들(120) 위에 배치된 단일 개구(161) 내에 배치될 수 있다. 절연 기판(105)의 다른 부분은 단일 절연 물질층(160')이 형성되지 않은 영역 내의 솔더 레지스트층을 포함하고, 다만 도 19에 이러한 솔더 레지스트층이 별도로 도시되지 않았다. 단일 절연 물질층(160')은 솔더 레지스트층에 비해서 식각 선택비를 갖는 유전 물질로 형성될 수 있다. 솔더 레지스트층은 복수의 바이패스 패드들(120) 위에 배치된 단일 개구(161)를 포함하는 것처럼 도시되었다. 즉, 솔더 레지스트층은 바이패스 패드들(120)의 복수를 노출하는 단일 개구(161)를 포함할 수 있다.
일 실시예에서, 단일 절연 물질층(160')은 예컨대 도 17의 절연 물질층(160)과 유사한 물질로 형성될 수 있다.
도 20a 내지 도 20c는 본 발명의 일부 실시예들에 따른 바이패스 패드들을 포함하는 PCB의 제조 방법을 보여주는 단면도들이다.
도 20a를 참조하면, PCB 제조 방법은 코어 절연체(106)를 제공하는 단계를 포함한다. 코어 절연체(106)는 BT(bismaleimide-triazine) 수지 물질을 포함할 수 있지만, 이에 제한되지 않는다. 이어서, 도전성 패턴을 코어 절연체(106) 상에 형성한다. 도전성 패턴은 외부 패드들(115) 및 바이패스 패드들(120)을 포함한다. 도전성 패턴을 형성하는 단계는 도전성 물질층을 형성하고 이어서 (예컨대 포토리소그래피 공정을 이용하여) 이 도전성 물질층을 패터닝하여 외부 패드들(115) 및 바이패스 패드들(120)을 형성하는 단계를 포함한다.
도 20b를 참조하면, 유전층(122)은 외부 패드들(115) 및 바이패스 패드들(120)을 포함하여 실질적으로 코어 절연체(106)의 전체 표면 상에 형성된다. 유전층(122)은 솔더 레지스트일 수 있고, 보다 구체적으로는 포토 솔더 레지스트(PSR)일 수 있다.
도 20c를 참조하면, 유전층(122)의 일부분을 제거하여 솔더 레지스트층(124)을 형성한다. 유전층(122)의 일부분을 제거하는 것은 포토리소그래피 공정을 포함할 수 있다. 외부 패드들(115)은 솔더 레지스트층(124)에 의해서 노출된다. 바이패스 패드들(120)은 솔더 레지스트층(124)에 의해서 노출되지 않을 수 있다(또는 덮일 수 있다). 선택적으로, 바이패스 패드들(120)의 일부는 솔더 레지스트층(124)에 의해서 노출될 수 있고, 바이패스 패드들(120)의 다른 것들은 노출되지 않고 솔더 레지스트층(124)에 의해서 덮일 수 있다. 간략화를 위해서 표현하지 않았지만, 다른 통상적인 PCB 물질들이 코어 절연체(106) 상에 형성될 수 있다. 예를 들어, 다른 포토레지스트층이 솔더 레지스트층(124) 반대편 코어 절연체(106)의 다른 면 상에 형성된다.
일 실시예에서, 도 15 내지 도 17을 통해서 도시된 절연 기판(105)은 도 20c 에 도시된 구조와 유사한 구조를 가질 수 있다. 즉, 절연 기판(105)은 바이패스 패드들(120)이 그 위에 형성된 코어 절연체를 포함할 수 있고, 솔더 레지스트층은 도 20c에 도시된 바와 같이 바이패스 패드들 및 코어 절연체를 덮을 수 있다. 그러나, 이 실시예는 특정 구조에 제한되지 않고 여하의 다른 적당한 PCB 구조에 적용될 수 있다.
또한, 특정 도면 또는 실시예에 대해서 설명된 일부 또는 모든 특징은 다른 실시예들 또는 도면들에 적용될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 이방성 도전 필름(ACF)을 갖는 PCB의 단면도이다.
도 21을 참조하면, 일 실시예에서, PCB(101)는 코어 절연체(106), 외부 패드들(115), 바이패스 패드들(120), 및 솔더 레지스트층(124)을 포함할 수 있다. 외부 패드들(115)은 솔더 레지스트층(124)으로부터 노출된다. 바이패스 패드들(120)은 솔더 레지스트층(124)으로부터 또한 노출되지만, 이 경우에 이방성 도전성 필름(anisotropic conductive film; ACF, 126)은 바이패스 패드들(120)을 덮는다. ACF(126)를 이용하여, 테스트 프로브(2010)는 메모리 칩을 테스트하기 위해서 바이패스 패드들(120)에 전기적으로 접촉될 수 있다.
도 22는 본 발명의 일부 실시예들에 따른 전자 소자의 테스트 방법을 보여주는 개략도이다.
도 22를 참조하면, 전자 소자를 테스트하는 방법은 PCB를 제공하는 단계(2110)를 포함한다. PCB는 외부 소자와 결합될 복수의 바이패스 패드들 및 전기 회로를 테스트하기 위한 복수의 바이패스 패드들을 포함한다. 외부 패드들은 PCB의 외부 표면으로부터 노출된다. 그러나, 하나 또는 그 이상의 바이패스 패드들은 PCB의 외부 표면으로부터 노출되지 않는다. 이 방법은 PCB의 일부분을 제거하여 복수의 바이패스 패드들의 적어도 하나를 노출하는 단계(2120)를 더 포함한다. 마지막으로, 이 방법은 복수의 바이패스 패드들의 적어도 하나를 통해서 전기 회로를 테스트하는 단계(2130)를 포함한다.
도 23은 본 발명의 일부 실시예들에 따른 전자 소자를 이용한 시스템을 보여주는 개략도이다.
도 23을 참조하면, 시스템(400)은 소켓(420), 전술한 실시예들을 참조하여 설명된 PCB를 포함하는 전자 소자(410), 카드 인터페이스 제어기(430) 및 호스트 또는 외부 소자(440)를 포함한다. 소켓(420)은 삽입이 가능하고 전자 소자(410)와 접촉되도록 제공될 수 있다. 전자 소자(410)는 예를 들어, 메모리 카드일 수 있다. 소켓(420)은 예를 들어 도 15에 도시된 전자 소자(410)의 외부 패드들(115)에 연결될 수 있다. 카드 인터페이스 제어기(430)는 소켓(420)을 통해서 전자 소자(410)와의 데이터 교환을 제어할 수 있다. 카드 인터페이스 제어기(430)는 또한 전자 소자(410) 내에 데이터를 저장하기 위해서 이용될 수 있다. 호스트(440)는 카드 인터페이스 제어기(430)를 제어할 수 있다.
도 24는 본 발명의 일부 실시예들에 따른 전자 소자를 이용한 다른 시스템을 보여주는 개략도이다.
도 24를 참조하면, 시스템(800)은 예를 들어 프로세서(810), 예컨대 개인용 컴퓨터, 게임 기계, PDA 등에 사용된 중앙처리장치(CPU), 전술한 여하의 실시예에 따라 제조된 전자 소자(820), 입출력 소자(830) 및 버스(840)를 포함할 수 있다. 입출력 소자(830)는 (예컨대 버스(840)를 통해서) 마이크로 프로세서(810) 및 전자 소자(820)에 전기적으로 결합될 수 있다. 도시되지는 않았지만, 제어기는 시스템(800)에 부가될 수 있다.
일 실시예에서, 시스템(800)은 모바일 폰, mP3 플레이어, 네비게이션 소자, 고상 디스크(SSD), 가전 장치 등의 부분으로 제공될 수 있다.
도 25는 본 발명의 일부 실시예들에 따른 전자 소자를 이용한 고상 디스크(SSD)를 보여주는 사진이다. 특히, 도 25는 SSD의 외부 케이스의 전면 및 후면을 보여주고 또한 외부 케이스 내에 놓여질 PCB의 전면 및 후면을 보여준다. 도시된 바와 같이, 제어기 및 커넥터는 전면 내에 놓여지고, 반면 플래시 메모리는 PCB의 양면 상에 놓여진다. 그러나, 본 발명의 실시예들은 이 특정 구조에 제한되지 않고 다른 구조에 적용될 수 있다. 예를 들어, 커넥터는 PCB의 다른 면에 놓여질 수 있고 커넥터의 위치는 응용 장치들에 따라서 놓여질 수 있다.
본 발명의 일부 실시예들에서, 인쇄회로기판(PCB)은 외부 소자와 결합되는 복수의 외부 패드들; 및 전기 회로를 테스트하기 위한 복수의 바이패스 패드들을 포함한다. 상기 외부 패드들은 상기 PCB의 외부 표면으로부터 노출될 수 있고 상기 바이패스 패드들의 하나 또는 그 이상은 상기 PCB의 외부 표면으로부터 노출되지 않을 수 있다. 또한, 상기 바이패스 패드들 및 상기 외부 패드들은 상기 PCB의 동일 면에 인접하게 배치될 수 있다.
본 발명의 다른 실시예들에서, 인쇄회로기판(PCB)은 상면 및 바닥 면을 갖는 코어 절연체; 상기 코어 절연체의 바닥면 상에 형성된 전기 회로를 테스트하기 위한 바이패스 패드들; 상기 코어 절연체의 바닥면 상에 형성된 외부 소자와 결합되는 외부 패드들; 그리고 상기 외부 패드들을 노출하고 상기 바이패스 패드들의 적어도 하나를 덮는 솔더 레지스트층(AR층)을 포함한다. 상기 PCB를 구성하는 물질들은 실질적으로 상기 바이패스 패드들을 둘러싼다. 상기 바이패스 패드들은 상기 PCB의 일부 영역 내에 상기 바이패스 패드들의 모든 표면들이 상기 PCB에 의해서 둘러 쌓이도록 배치될 수 있다. 상기 솔더 레지스트층은 상기 바이패스 패드들 가운데 해당하는 것들을 노출하는 개구들을 포함할 수 있다. 상기 개구들은 상기 솔더 레지스트층에 대해서 식각 선택비를 갖는 유전 물질로 채워질 수 있다. 상기 개구들은 ACF로 채워질 수 있다. 상기 유전 물질은 소정 에천트에 대해서 상기 솔더 레지스트층보다 더 빨리 식각될 수 있다. 상기 솔더 레지스트층은 상기 바이패스 패드들의 일부분을 노출하는 적어도 하나의 개구를 가질 수 있고 상기 적어도 하나의 개구는 상기 유전 물질로 채워지고 상기 개구들의 상기 적어도 하나의 다른 부분은 상기 솔더 레지스트층으로 채워질 수 있다. 선택적으로, 상기 솔더 레지스트층은 상기 복수의 바이패스 패드들을 노출하는 단일 개구를 포함할 수 있고, 상기 단일 개구는 상기 솔더 레지스트층에 대해서 식각 선택비를 갖는 유전 물질로 채워지고 상기 유전물질은 상기 복수의 바이패스 패드들을 덮을 수 있다. 상기 PCB는 상기 유전 물질을 덮도록 형성된 다른 솔더 레지스트층을 더 포함할 수 있고 상기 솔더 레지스트층은 상기 개구들을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 소자는 PCB 및 상기 PCB 상의 반도체 칩을 포함한다. 상기 PCB는 상면 및 바닥면을 갖는 코어 절연체; 상기 코어 절연체의 바닥면 상에 형성된 전기 회로를 테스트하기 위한 바이패스 패드들; 상기 코어 절연체의 바닥면 상에 형성된 외부 소자와 결합되는 외부 패드들; 및 상기 바이패스 패드들의 적어도 하나를 덮고 상기 외부 패드들을 노출하는 솔더 레지스트층을 포함한다. 상기 반도체 칩은 상기 PCB 위의 메모리 칩; 및 상기 PCB 위의 제어기 칩을 포함한다. 상기 소자는 스토리지 소자일 수 있다. 상기 스토리지 소자는 SSD 또는 메모리 카드일 수 있다.
본 발명의 또 다른 실시예에 따르면, 시스템은 PCB 기판; 솔더 레지스트; 반도체 메모리 칩; 제어기 및 CPU의 적어도 하나를 포함한다. 상기 PCB 기판은 상면 및 바닥면을 갖는 코어 절연체, 상기 코어 절연체의 바닥면 상에 형성된 전기 회로를 테스트하기 위한 바이패스 패드들; 및 상기 코어 절연체의 바닥면 상에 형성된 외부 소자와 결합되는 외부 패드들을 포함한다. 상기 솔더 레지스트는 외부 패드들을 노출하고, 상기 바이패스 패드들의 적어도 하나를 덮는다.
본 발명의 또 다른 실시예에 따르면, 방법은 외부 소자와 결합되는 복수의 외부 패드들 및 전기 회로를 테스트하기 위한 복수의 외부 패드들을 포함하는 인쇄회로기판(PCB)을 제공하는 단계; 상기 PCB의 일부분을 제거하여 상기 복수의 바이패스 패드들의 적어도 하나를 노출하는 단계; 그리고 상기 복수의 바이패스 패드들의 상기 적어도 하나를 통해서 상기 전기 회로를 테스트하는 단계를 포함한다. 상기 바이패스 패드들의 하나 또는 그 이상은 상기 PCB의 외부 표면으로부터 노출되 지 않고 상기 외부 패드들은 노출된다. 상기 전기 회로는 메모리일 수 있다.
상기 PCB는 솔더 레지스트층을 포함할 수 있고 상기 PCB의 일부분을 제거하는 단계는 상기 솔더 레지스트층의 일부분을 제거하여 상기 복수의 바이패스 패드들의 적어도 하나를 노출하는 적어도 하나의 개구를 포함하는 단계 및 상기 적어도 하나의 개구 내에 이방성 도전성 필름(ACF)을 형성하는 단계를 포함한다. 상기 전기 회로를 테스트 하는 단계는 테스트 프로브를 상기 ACF에 접촉시키는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 인쇄회로기판(PCB)을 형성하는 단계는, 코어 절연체를 제공하는 단계; 상기 코어 절연체의 표면 상에 외부 패드들 및 바이패스 패드들을 형성하는 단계; 및 상기 코어 절연체의 표면 상에 솔더 레지스트층을 형성하는 단계를 포함한다. 상기 솔더 레지스트층은 상기 외부 패드들을 노출하고 상기 바이패스 패드들의 적어도 하나를 덮는다. 상기 외부 패드들 및 상기 바이패스 패드들을 형성하는 단계는, 상기 코어 절연체의 표면 상에 도전성 물질을 형성하는 단계; 및 상기 도전성 물질을 패터닝하여 상기 외부 패드들 및 상기 바이패스 패드들을 형성하는 단계를 포함한다. 상기 솔더 레지스트층을 형성하는 단계는, 상기 코어 절연체, 상기 외부 패드들, 및 상기 바이패스 패드들의 표면 상에 유전층을 형성하는 단계; 및 상기 유전층을 패터닝하여 상기 솔더 레지스트층을 형성하는 단계를 포함한다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 실시예들에 따른 인쇄회로기판(PCB)을 보여주는 평면도이고;
도 2는 본 발명의 제 1 실시예에 따른, 도 1의 인쇄회로기판의 단면도이고;
도 3은 본 발명의 제 2 실시예에 따른 인쇄회로기판을 보여주는 단면도이고;
도 4 및 도 5는 본 발명의 제 3 실시예에 따른 전자 소자를 보여주는 평면도들이고;
도 6 및 도 7은 본 발명의 제 4 실시예에 따른 전자 소자를 보여주는 단면도이고;
도 8은 본 발명의 제 5 실시예에 따른 전자 소자를 보여주는 평면도이고;
도 9는 본 발명의 제 6 실시예에 따른 전자 소자를 보여주는 단면도이고;
도 10은 본 발명의 제 7 실시예에 따른 전자 소자를 보여주는 단면도이고;
도 11 및 도 12는 본 발명의 제 8 실시예에 따른 전자 소자를 보여주는 단면도들이고;
도 13 및 도 14는 도 11 및 도 12의 대체적인 실시예들을 보여주는 단면도들이고;
도 15 내지 도 17은 도 13에 도시된 전자 소자의 바이패스 부분을 보여주는 단면도이고;
도 18은 일 실시예에 따른 PCB의 표면의 바이패스 패드 영역을 덮는 절연 물질을 보여주는 평면도이고;
도 19는 도 18에 도시된 전자 소자의 바이패스 패드 부분을 보여주는 단면도이고;
도 20a 내지 도 20c는 본 발명의 일부 실시예들에 따른 바이패스 패드들을 포함하는 PCB의 제조 방법을 보여주는 단면도들이고;
도 21은 본 발명의 일부 실시예들에 따른 이방성 도전 필름(ACF)을 갖는 PCB의 단면도이고;
도 22는 본 발명의 일부 실시예들에 따른 전자 소자의 테스트 방법을 보여주는 개략도이고;
도 23은 본 발명의 일부 실시예들에 따른 전자 소자를 이용한 시스템을 보여주는 개략도이고;
도 24는 본 발명의 일부 실시예들에 따른 전자 소자를 이용한 다른 시스템을 보여주는 개략도이고; 그리고
도 25는 본 발명의 일부 실시예들에 따른 전자 소자를 이용한 고상 디스크(SSD)를 보여주는 사진이다.

Claims (38)

  1. 외부 소자와 결합되는 복수의 외부 패드들; 및
    전기 회로를 테스트하기 위한 복수의 바이패스(by-pass) 패드들을 포함하고,
    상기 복수의 바이패스 패드들 중 적어도 하나는 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출된 것을 특징으로 하는 인쇄회로기판.
  2. 제 1 항에 있어서, 상기 바이패스 패드들은 상기 인쇄회로기판 내에 전적으로 포함된 것을 특징으로 하는 인쇄회로기판.
  3. 제 1 항에 있어서, 상기 바이패스 패드들 및 상기 외부 패드들은 상기 인쇄회로기판의 동일 면에 인접하게 배치된 것을 특징으로 하는 인쇄회로기판.
  4. 제 1 표면 및 상기 제 1 표면 반대쪽 제 2 표면을 갖는 코어 절연체;
    상기 코어 절연체의 상기 제 1 표면 상에 형성되고, 전기 회로를 테스하기 위한 바이패스 패드들;
    상기 코어 절연체의 상기 제 1 표면 상에 형성되고, 외부 소자와 결합되는 외부 패드들; 및
    상기 외부 패드들을 노출하고 상기 바이패스 패드들의 적어도 하나를 덮는 솔더 레지스트층을 포함하는 것을 특징으로 하는 인쇄회로기판.
  5. 제 4 항에 있어서, 상기 솔더 레지스트층은 상기 바이패스 패드들을 노출하는 개구들을 포함하는 것을 특징으로 하는 인쇄회로기판.
  6. 제 5 항에 있어서, 상기 개구들은 이방성 도전 필름(anisotropic conductive film; ACF)으로 채워진 것을 특징으로 하는 인쇄회로기판.
  7. 제 5 항에 있어서, 상기 개구들은 상기 솔더 레지스트층에 대해서 식각 선택비를 갖는 유전 물질로 채워진 것을 특징으로 하는 인쇄회로기판.
  8. 제 7 항에 있어서, 상기 유전 물질은 일부 에천트에 대해서 상기 솔더 레지스트층보다 빠르게 식각되는 것을 특징으로 하는 인쇄회로기판.
  9. 제 7 항에 있어서, 상기 유전 물질 및 상기 개구를 갖는 상기 솔더 레지스트층을 덮도록 형성된 다른 솔더 레지스트층을 더 포함하는 것을 특징으로 하는 인쇄회로기판.
  10. 제 4 항에 있어서, 상기 솔더 레지스트층은 상기 바이패스 패드들의 복수를 노출하는 단일 개구를 포함하는 것을 특징으로 하는 인쇄회로기판.
  11. 제 10 항에 있어서, 상기 단일 개구는 상기 솔더 레지스트층에 대해서 식각 선택비를 갖는 절연 물질로 채워지고, 상기 절연 물질은 상기 바이패스 패드들 사이의 영역들을 포함하여 상기 복수의 바이패스 패드들을 덮는 것을 특징으로 하는 인쇄회로기판.
  12. 제 4 항에 있어서, 상기 바이패스 패드들은 상기 제 1 표면보다 상기 제 2 표면에 가깝게 배치된 것을 특징으로 하는 인쇄회로기판.
  13. 제 4 항에 있어서, 상기 인쇄회로기판을 구성하는 물질들은 상기 바이패스 패드들을 둘러싸는 것을 특징으로 하는 인쇄회로기판.
  14. 제 4 항에 있어서, 상기 바이패스 패드들은 상기 인쇄회로기판의 일부 영역 내에 배치되고, 상기 바이패스 패드들의 모든 표면들은 상기 인쇄회로기판에 의해서 둘러싸인 것을 특징으로 하는 인쇄회로기판.
  15. 제 1 표면 및 제 2 표면을 갖는 절연 기판;
    상기 절연 기판의 상기 제 1 표면 상에 배치되고 외부 소자와 결합되는 복수의 외부 패드들;
    상기 절연 기판의 상기 제 2 표면 상의 반도체 소자; 및
    상기 반도체 소자의 전기 회로를 테스트하기 위해서 상기 절연 기판의 상기 제 1 표면 상에 배치된 복수의 바이패스들을 포함하고,
    상기 바이패스 패드들의 하나 또는 그 이상은 상기 절연 기판의 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 상기 절연 기판으로부터 노출된 것을 특징으로 하는 전자 소자.
  16. 제 15 항에 있어서, 상기 바이패스 패드들의 적어도 하나는 상기 절연 기판이 상기 제 2 표면 위의 제 1 터미널 패드들에 전기적으로 연결되고 상기 외부 패드들은 상기 절연 기판의 상기 제 2 표면 위의 제 2 터미널 패드들에 각각 연결된 것을 특징으로 하는 전자 소자.
  17. 제 16 항에 있어서, 상기 바이패스 패드들은 비어 플러그를 통해서 상기 제 1 터미널 패드들에 전기적으로 연결된 것을 특징으로 하는 전자 소자.
  18. 제 17 항에 있어서, 상기 절연 기판은 상기 바이패스 패드들의 일부분을 노출하는 하나 또는 그 이상의 개구들을 포함하고, 상기 하나 또는 그 이상의 개구들은 상기 절연 기판에 대해서 식각 선택비를 갖는 절연 물질로 채워진 것을 특징으로 하는 전자 소자.
  19. 제 17 항에 있어서, 상기 반도체 소자를 덮는 인캡슐런트(encapsulant)를 더 포함하는 것을 특징으로 하는 전자 소자.
  20. 제 19 항에 있어서, 상기 인캡슐런트는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 전자 소자.
  21. 제 19 항에 있어서, 상기 인캡슐런트는 포장재(casing)를 포함하는 것을 특징으로 하는 전자 소자.
  22. 제 17 항에 있어서, 상기 반도체 소자는 메모리 소자를 포함하는 것을 특징으로 하는 전자 소자.
  23. 제 17 항에 있어서, 상기 절연 기판은 상기 바이패스 패드들의 복수를 노출하는 단일 개구를 포함하는 것을 특징으로 하는 전자 소자.
  24. 제 23 항에 있어서, 상기 단일 개구는 절연 물질로 채워지고, 상기 절연 물질은 상기 바이패스 패드들 사이의 영역들을 포함하여 상기 복수의 바이패스들을 덮는 것을 특징으로 하는 전자 소자.
  25. 인쇄회로기판; 및
    상기 인쇄회로기판 상의 반도체 칩을 포함하고, 상기 인쇄회로기판은,
    제 1 표면 및 제 2 표면을 갖는 코어 절연체;
    상기 코어 절연체의 상기 제 1 표면 상에 형성되고, 전기 회로를 테스하기 위한 바이패스 패드들;
    상기 코어 절연체의 상기 제 1 표면 상에 형성되고, 외부 소자와 결합되는 외부 패드들; 및
    상기 외부 패드들을 노출하고 상기 바이패스 패드들의 적어도 하나를 덮는 솔더 레지스트층을 포함하는 것을 특징으로 하는 전자 소자.
  26. 제 25 항에 있어서, 상기 반도체 칩은,
    상기 인쇄회로기판 상의 메모리 칩; 및
    상기 인쇄회로기판 상의 제어기 칩을 포함하는 것을 특징으로 하는 전자 소자.
  27. 제 25 항에 있어서, 상기 소자는 스토리지 소자(storage device)인 것을 특징으로 하는 전자 소자.
  28. 제 27 항에 있어서, 상기 스토리지 소자는 고상 디스크(solid state disk) 또는 메모리 카드인 것을 특징으로 하는 전자 소자.
  29. 제 25 항에 있어서, 상기 반도체 칩의 패드들은 상기 외부 패드들에 전기적으로 연결된 것을 특징으로 하는 전자 소자.
  30. 인쇄회로기판;
    상기 인쇄회로기판 상의 반도체 메모리 칩; 및
    제어기 및 중앙처리장치 중 적어도 하나를 포함하고, 상기 인쇄회로기판은,
    외부 소자와 결합되는 복수의 외부 패드들; 및
    상기 반도체 메모리 칩의 전기 회로를 테스트하기 위한 복수의 바이패스 패드들을 포함하고, 상기 복수의 바이패스 패드들의 적어도 하나는 상기 인쇄회로기판의 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출된 것을 특징으로 하는 시스템.
  31. 전자 소자;
    상기 전자 소자에 맞춰진 소켓;
    상기 소켓을 통해서 상기 전자 소자를 제어하도록 구성된 카드 인터페이스 제어기; 및
    상기 카드 인터페이스 제어기를 제어하도록 구성된 호스트를 포함하고, 상기 소켓은 상기 전자 소자의 삽입 및 상기 전자 소자와 접촉을 허용하도록 구성되고, 상기 전자 소자는,
    인쇄회로기판; 및
    상기 인쇄회로기판 상의 반도체 메모리 칩을 포함하고, 상기 인쇄회로기판은,
    외부 소자와 결합되는 복수의 외부 패드들; 및
    상기 반도체 메모리 칩의 전기 회로를 테스트하기 위한 복수의 바이패스 패드들을 포함하고, 상기 복수의 바이패스 패드들의 적어도 하나는 상기 인쇄회로기판의 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출되고,
    상기 소켓은 상기 복수의 외부 패드들에 결합되도록 구성된 것을 특징으로 하는 시스템.
  32. 제 31 항에 있어서, 상기 카드 인터페이스 제어기는 상기 전자 소자 내에 데이터를 저장하는 것을 특징으로 하는 시스템.
  33. 외부 소자와 결합되는 복수의 외부 패드들; 및 전기 회로를 테스트하기 위한 복수의 바이패스(by-pass) 패드들을 포함하고, 상기 복수의 바이패스 패드들 중 적어도 하나는 외부 표면으로부터 노출되지 않고 상기 외부 패드들은 노출된, 인쇄회로기판을 제공하는 단계;
    상기 복수의 바이패스 패드들의 적어도 하나를 노출하도록 상기 인쇄회로기판의 일부분을 제거하는 단계; 및
    상기 복수의 바이패스 패드들의 상기 적어도 하나를 통해서 상기 전기 회로를 테스트하는 단계를 포함하는 것을 특징으로 하는 전기 회로의 테스트 방법.
  34. 제 33 항에 있어서, 상기 인쇄회로기판은 솔더 레지스트층을 포함하고,
    상기 인쇄회로기판의 일부분을 제거하는 단계는,
    상기 복수의 바이패스 패드들의 상기 적어도 하나를 노출하는 적어도 하나의 개구를 형성하도록 상기 솔더 레지스트층의 일부분을 제거하는 단계; 및
    상기 적어도 하나의 개구 내에 이방성 도전 필름(ACF)을 형성하는 단계를 포함하는 것을 특징으로 하는 전기 회로의 테스트 방법.
  35. 제 34 항에 있어서, 상기 전기 회로를 테스트하는 단계는, 상기 이방성 도전 필름(ACF)에 테스트 프로브를 접촉시키는 단계를 포함하는 것을 특징으로 하는 전기 회로의 테스트 방법.
  36. 코어 절연체를 제공하는 단계;
    상기 코어 절연체의 표면 상에 외부 패드들 및 바이패스 패드들을 형성하는 단계; 및
    상기 코어 절연체의 상기 표면 상에 솔더 레지스트층을 형성하는 단계를 포함하고, 상기 솔더 레지스트층은 상기 바이패스 패드들의 적어도 하나를 덮고 상기 외부 패드들을 노출하는 것을 특징으로 하는 인쇄회로기판의 형성 방법.
  37. 제 36 항에 있어서, 상기 외부 패드들 및 바이패스 패드들을 형성하는 단계는,
    상기 코어 절연체의 표면 상에 도전성 물질층을 형성하는 단계; 및
    상기 외부 패드들 및 상기 바이패스 패드들을 형성하도록 상기 도전성 물질층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판의 형성 방법.
  38. 제 36 항에 있어서, 상기 솔더 레지스트층을 형성하는 단계는,
    상기 코어 절연체, 상기 외부 패드들 및 상기 바이패스 패드들의 상기 표면 상에 유전층을 형성하는 단계; 및
    상기 유전층을 패터닝하여 상기 솔더 레지스트층을 형성하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판의 형성 방법.
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