JP2009111392A - スタック・パッケージ及びその製造方法 - Google Patents
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- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
【解決手段】パッケージ基板上に第1チップを備え、第1チップは、少なくとも1つのダミーボンディングパッドを有し、少なくとも1つのダミーボンディングパッドは、第1チップの回路に電気的に連結されず、第1ダミーボンディングワイヤは、第1ダミーボンディングパッド及びパッケージ基板に連結され、第2チップは、第1チップの少なくとも一部分上に配され、少なくとも1つの第2ボンディングパッドを有し、第1ボンディングワイヤは、第2ボンディングパッド及び第1ダミーボンディングワイヤに電気的に連結されるスタック・パッケージである。
【選択図】図1
Description
一実施形態で、前記スタック・パッケージは、パッケージ基板上に第1チップを備える。前記第1チップは、少なくとも1つのダミーボンディングパッドを有し、前記少なくとも1つのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない。第1ダミーボンディングワイヤは、前記第1ダミーボンディングパッド及び前記パッケージ基板に連結される。第2チップは、前記第1チップの少なくとも一部分上に配され、少なくとも1つの第2ボンディングパッドを有する。第1ボンディングワイヤは、前記第2ボンディングパッド及び前記第1ダミーボンディングワイヤに電気的に連結される。
他の例で、前記第1ダミーボンディングパッド及び前記第1ボンディングパッドは、前記第1チップの同一縁に沿って、前記第1チップの同一表面上に形成される。
他の例で、前記第1ボンディングパッドは、前記第1チップの表面の第1縁に沿って形成され、前記第1ダミーボンディングパッドは、前記第1チップの前記表面の第2縁に沿って形成され、前記第2縁は、前記第1縁の反対側となる。
前記第1チップは、前記第2チップより大きい面積を有するか、または前記第2チップは、前記第1チップより大きい面積を有することができる。
他の例で、前記第1チップ及び第2チップ間に配されたインターポージング部材をさらに備え、前記インターポージング部材は、前記第1ボンディングワイヤ及び前記第1ダミーボンディングワイヤに連結され、前記第1ボンディングワイヤ及び前記第1ダミーボンディングワイヤを電気的に連結する。
一実施形態で、前記方法は、パッケージ基板上に第1チップを配する段階を含む。前記第1チップは、少なくとも1つのダミーボンディングパッドを有し、前記少なくとも1つのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない。前記第1ダミーボンディングパッド及び前記パッケージ基板に連結された第1ダミーボンディングワイヤを形成する。前記第1チップの少なくとも一部分上に、少なくとも1つの第2ボンディングパッドを有する第2チップを配する。前記第2ボンディングパッド及び前記第1ダミーボンディングワイヤに電気的に連結された第1ボンディングワイヤを形成する。
他の実施形態で、前記方法は、前記第1ダミーボンディングワイヤの前記露出された部分上に連結パッドを形成する段階をさらに含む。前記第1ボンディングワイヤを形成する段階は、前記第1ボンディングワイヤを前記連結パッドに電気的に連結することを含む。
一実施形態で、前記スタック・パッケージは、カードに応用されうる。例えば、前記カードはメモリを備え、前記メモリは、前述の実施形態によるスタック・パッケージを備える。前記カードは、前記メモリを制御するように構成された制御器をさらに備える。
図1及び図2を参照すれば、パッケージ基板110が提供される。パッケージ基板110は、板状となりうる。例えば、パッケージ基板110は、印刷回路基板(PCB:Printed Circuit Board)、またはフィルム・タイプ基板でありうる。パッケージ基板110は、多様な電子素子、例えばモバイル素子、メモリ素子、ディスプレイ素子、またはディスプレイ駆動素子(DDI:Display Driver IC)などに適切に利用される基板形態でありうる。
図3ないし図5を参照すれば、パッケージ基板110aは、ホール113を備えることができる。第1ボンディングパッド140及び第1ダミーボンディングパッド145が第1チップ135の互いに反対側面に配される。第1ボンディングパッド140は、第1チップ135の表面137の反対側表面139上、詳しくは、第1チップ135表面139の真ん中付近に配され、第1ダミーボンディングパッド145は、第1チップ135の表面137の縁付近に配されうる。
従って、第1ボンディングパッド140と第1ダミーボンディングパッド145とを分離し、別途に形成する必要がない。従って、スタック・パッケージの構造を単純化することができる。
図13及び図14を参照すれば、該実施形態は、第1チップ135に隣接したパッケージ基板100上に、第3チップ335を備える。接着層330はパッケージ基板100上に形成され、第3チップ335は接着層330上に配され、パッケージ基板100と結合される。
図15及び図16を参照すれば、該実施形態は、第2チップ235上に第3半導体チップ435をさらに備えることができる。特に、接着層430は第2チップ235の第2保護層260’上に配され、第3チップ435は接着層430上に配される。接着層430は、エポキシとすることができる。
第3保護層460は、第3チップ435を覆って保護するために、第3チップ435及び第3ボンディングワイヤ450上に形成される。第3保護層460は、エポキシ層、例えばエポキシモールディング・コンパウンドであってもよい。
図17及び図18を参照すれば、第2ボンディングワイヤ250及び第1ダミーボンディングワイヤ155間に連結パッド190を介在させることができる。例えば、連結パッド190は、第1ダミーボンディングワイヤ155の露出されたピーク付近と連結されるように、第1保護層160上に配することができる。また、第2ボンディングワイヤ250は、連結パッド190及び第2チップ235を連結できる。これにより、第2チップ235の信号が第2ボンディングワイヤ250、連結パッド190及び第1ダミーボンディングワイヤ155を経て、パッケージ基板110に伝えられる。
図19及び図20を参照すれば、連結パッド190’は、第1保護層160’上に形成され、第1パート152の露出部分と接触される。ボンディングワイヤ250は、ボンディングパッド240を連結パッド190’に連結する。連結パッド190’は、アルミニウム、銅、金などを含むことができる。
図21及び図22を参照すれば、コンタクトホール186は、第1保護層160内に各ダミーボンディングワイヤ155を露出するように形成される。連結パッド195は、コンタクトホール186内に形成され、各連結パッド195は、それぞれ露出されたダミーボンディングワイヤ155に接触される。ボンディングワイヤ250は、ボンディングパッド240を各連結パッド195に連結する。連結パッド195は、アルミニウム、銅、金などを含む。
図23を参照すれば、第2チップ235は、図8の実施形態とは異なり、第1チップ135aより大きい面積を有する。ダミーボンディングワイヤ155は、リバースワイヤボンディングによって形成されない。
図26Aないし図26Dは、本発明の一実施形態によるスタック・パッケージの製造方法を示している。特に、該実施形態は、図1及び図2で説明したスタック・パッケージの形成方法に係る。
選択的に、該段階で、導電性バンプ125を利用して第1チップ135の性能をテストできる。もし第1チップ135で欠陥が発生すれば、後続の図26Bないし図26Dの段階が省略され、第1チップ135はスクラップ処理される。
例えば、モールディング樹脂160’の一部の除去は、平坦化法、例えば化学的機械的研磨(CMP:Chemical Mechanical Polishing)、エッチバック(etchback)などを利用できる。この場合、第1保護層160の表面が平坦であるという長所がある。
次に、第2チップ235及び第1ダミーボンディングワイヤ155を電気的に連結する第2ボンディングワイヤ250を形成できる。例えば、ワイヤボンディング法を利用し、第2ボンディングワイヤ250の一端は第2ボンディングパッド240に付着され、他端は第1ダミーボンディングワイヤ155のピーク付近に付着することができる。
前述の方法によれば、1つのパッケージ基板110上に、第1チップ135及び第2チップ235を積層し、スタック・パッケージを経済的に形成できる。さらに、第2チップ235を積層する前に、第1チップ135を独立的にテストすることができる。従って、スタック・パッケージは、全体構造が完成した後で、半導体チップに対するテストが可能な一般的なMCP構造より、高い収率を有することができる。
図26Aないし図26Dの実施形態は、図9及び図10の実施形態の形成に応用され、ただし第1チップ135は、一側にボンディングパッド140を備えて反対側にダミーボンディングパッド145を備える。
図24及び図25の実施形態による構造を形成するための工程段階は、前述の説明から容易に分かるであろう。
111 パッケージ基板の第1面
112 パッケージ基板の第2面
113 ホール
115 ボンディングフィンガ
117 基板上のボンディングパッド
120 バンプパッド
122 ソルダレジスト層
125 導電性バンプ
130,230,330,430 接着層
135,135a 第1チップ
137 第1チップの表面
140 第1ボンディングパッド
145 第1ダミーボンディングパッド
147 伝導性ビア
150 第1ボンディングワイヤ
152 第1ダミーボンディングワイヤの第1パート
154 第1ダミーボンディングワイヤの第2パート
155,155a,155b 第1ダミーボンディングワイヤ
160,160’ 第1保護層
186 コンタクトホール
190,190’,195 連結パッド
231 第1縁
233 第2縁
235 第2チップ
237 第2チップの表面
240 第2ボンディングパッド
245 第2ダミーボンディングパッド
250 第2ボンディングワイヤ
251 ボンディングワイヤ
255 第2ダミーボンディングワイヤ
260,260’ 第2保護層
310 インターポーザ構造
315 上部パッド
320 下部パッド
322 上下部パッド周囲の第1面
324 上下部パッド周囲の第2面
335 第3チップ
340 第3ボンディングパッド
345 第3ダミーボンディングパッド
350 第3ボンディングワイヤ
355 ダミーボンディングワイヤ
435 第3半導体チップ
440 第3ボンディングパッド
450 第3ボンディングワイヤ
460 第3保護層
500 カード
510 メモリ
520 メモリ制御器
600 コンピュータシステム
610 CPU
620 半導体素子
630 インターフェース
640 バス
Claims (42)
- パッケージ基板上に配され、少なくとも1つのダミーボンディングパッドを有する第1チップであって、前記少なくとも1つのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない第1チップと、
前記第1ダミーボンディングパッド及び前記パッケージ基板に連結された第1ダミーボンディングワイヤと、
前記第1チップの少なくとも一部分上に配され、少なくとも1つの第2ボンディングパッドを有する第2チップと、
前記第2ボンディングパッド及び前記第1ダミーボンディングワイヤに電気的に連結された第1ボンディングワイヤとを備えることを特徴とするスタック・パッケージ。 - 前記第1チップ上に形成された少なくとも1つの第1ボンディングパッドと、
前記第1ボンディングパッド及び前記パッケージ基板に電気的に連結された第2ボンディングワイヤとをさらに備えることを特徴とする請求項1に記載のスタック・パッケージ。 - 前記第1ダミーボンディングパッド及び前記第1ボンディングパッドは、前記第1チップの同一縁に沿って、前記第1チップの同一表面上に形成されたことを特徴とする請求項2に記載のスタック・パッケージ。
- 前記第1ボンディングパッドは、前記第1チップの第1表面上に形成され、
前記第1ダミーボンディングパッドは、前記第1チップの前記第1表面の反対側の第2表面上に形成されたことを特徴とする請求項2に記載のスタック・パッケージ。 - 前記第1ダミーボンディングパッドは、前記第1表面の縁に沿って形成され、
前記第1ボンディングパッドは、前記第2表面の2つの反対側の縁二反対縁を基準に、前記第2表面の中心部分上に形成されたことを特徴とする請求項4に記載のスタック・パッケージ。 - 前記第1ボンディングパッドは、前記第1チップの表面の第1縁に沿って形成され、前記第1ダミーボンディングパッドは、前記第1チップの前記表面の第2縁に沿って形成され、前記第2縁は、前記第1縁の反対側にあることを特徴とする請求項2に記載のスタック・パッケージ。
- 前記第1チップは、少なくとも1つの第1ボンディングパッド及び導電性ビアを備え、前記導電性ビアは、前記第1ボンディングパッド及び前記パッケージ基板に電気的に連結されたことを特徴とする請求項1に記載のスタック・パッケージ。
- 前記第1ダミーボンディングパッド及び前記第1ボンディングパッドは、前記第1チップの同一縁に沿って、前記第1チップの同一表面上に形成されたことを特徴とする請求項7に記載のスタック・パッケージ。
- 前記第1チップは、前記第2チップより大きい面積を有することを特徴とする請求項1に記載のスタック・パッケージ。
- 前記第2チップは、前記第1チップより大きい面積を有することを特徴とする請求項1に記載のスタック・パッケージ。
- 前記第1チップに隣接した前記パッケージ基板上に配され、少なくとも1つの第3ダミーボンディングパッドを有する第3チップと、
前記第3ダミーボンディングパッド及び前記パッケージ基板に連結された第2ダミーボンディングワイヤとをさらに備え、
前記第2チップは、前記第1チップの少なくとも一部分上、そして前記第3チップの少なくとも一部分上に配され、
前記第2チップは、一つ以上の第2ボンディングパッドを有し、
前記第1ボンディングワイヤは、前記第2ボンディングパッドの一つ、及び前記第1ダミーボンディングワイヤに電気的に連結され、
前記第2ボンディングワイヤは、前記第2ボンディングパッドの一つ、及び前記第2ダミーボンディングワイヤに電気的に連結されたことを特徴とする請求項1に記載のスタック・パッケージ。 - 前記第1ボンディングワイヤは、前記第2チップの表面上の前記第2ボンディングパッドの一つに電気的に連結され、前記第2チップの表面は、前記第2ボンディングワイヤが電気的に連結された第2ボンディングパッドの表面の他の縁に沿って配されたことを特徴とする請求項11に記載のスタック・パッケージ。
- 前記第1チップ上に形成された少なくとも1つの第1ボンディングパッドと、
前記第1ボンディングパッド及び前記パッケージ基板に電気的に連結された第3ボンディングワイヤと、
前記第3チップ上に形成された少なくとも1つの第3ボンディングパッドと、
前記第3ボンディングパッド及び前記パッケージ基板に電気的に連結された第4ボンディングワイヤとをさらに備えることを特徴とする請求項11に記載のスタック・パッケージ。 - 前記第1ダミーボンディングパッド及び前記第1ボンディングパッドは、前記第1チップの同一縁に沿って、前記第1チップの同一表面上に形成され、
前記第3ダミーボンディングパッド及び前記第3ボンディングパッドは、前記第3チップの同一縁に沿って、前記第3チップの同一表面上に形成されたことを特徴とする請求項13に記載のスタック・パッケージ。 - 前記第2チップ上に配され、第3ボンディングパッドを有する第3チップをさらに備え、
前記第1チップは、一つ以上の第1チップダミーボンディングパッドを備え、
前記第1ダミーボンディングワイヤは、前記第1ダミーボンディングパッドの一つ及び前記パッケージ基板に連結され、
前記第2ダミーボンディングワイヤは、前記第1ダミーボンディングパッドの他の一つ、及び前記パッケージ基板に連結され、
前記第2チップは、少なくとも1つの第2チップダミーボンディングパッドを有し、
第3ダミーボンディングワイヤは、前記第2チップダミーボンディングパッド及び前記第2ダミーボンディングワイヤに連結され、
第2ボンディングワイヤは、前記第3ボンディングパッド及び前記第3ダミーボンディングワイヤに電気的に連結されたことを特徴とする請求項1に記載のスタック・パッケージ。 - 前記第1チップ上に形成された少なくとも1つの第1ボンディングパッドと、
前記第1ボンディングパッド及び前記パッケージ基板に電気的に連結された第3ボンディングワイヤをさらに備えることを特徴とする請求項15に記載のスタック・パッケージ。 - 前記第1ダミーボンディングワイヤに連結された連結パッドをさらに備え、
前記第1ボンディングワイヤは、前記連結パッドに電気的に連結されたことを特徴とする請求項1に記載のスタック・パッケージ。 - 前記第1チップダミーボンディングワイヤの少なくとも一部が露出されるように、前記第1チップ上に形成された保護層をさらに備え、
前記連結パッドは、前記第1ダミーボンディングワイヤの前記露出された部分と接触しつつ、前記保護層上に形成されたことを特徴とする請求項17に記載のスタック・パッケージ。 - 前記第1チップ上に形成された保護層をさらに備え、前記保護層は、前記第1ダミーボンディングワイヤの一部を露出するリセスを備え、
前記連結パッドは、前記第1ダミーボンディングワイヤの前記露出された一部と接触しつつ、前記リセス内に形成されたことを特徴とする請求項17に記載のスタック・パッケージ。 - 前記第1チップ及び第2チップ間に配されたインターポージング部材をさらに備え、前記インターポージング部材は、前記第1ボンディングワイヤ及び前記第1ダミーボンディングワイヤに連結され、前記第1ボンディングワイヤ及び前記第1ダミーボンディングワイヤを電気的に連結することを特徴とする請求項1に記載のスタック・パッケージ。
- 前記第2チップは、前記第1チップより大きい面積を有することを特徴とする請求項20に記載のスタック・パッケージ。
- 前記第1チップは、前記第1チップの前記回路に電気的に連結された少なくとも1つの第1ボンディングパッドを有し、
第2ボンディングワイヤは、前記第2ボンディングパッドの一つ、及び前記第1ボンディングパッドの一つに連結されたことを特徴とする請求項1に記載のスタック・パッケージ。 - 前記第1チップは、前記第1チップの回路に電気的に連結された第1ボンディングパッドを有し、
第2ボンディングワイヤは、前記第1ボンディングパッド及び前記パッケージ基板に連結され、
第3ボンディングワイヤは、前記第2ボンディングパッドの一つ及び前記第2ボンディングワイヤに電気的に連結されたことを特徴とする請求項1に記載のスタック・パッケージ。 - パッケージ基板上に配され、第1セットのダミーボンディングパッドを有する第1チップであって、前記第1セットのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない第1チップと、
前記第1セットのダミーボンディングパッドの一つ、及び前記パッケージ基板にそれぞれ連結した第1セットのダミーボンディングワイヤと、
前記第1チップの少なくとも一部分上に配され、第2セットのボンディングパッドを有する第2チップと、
前記第2セットのボンディングパッドの一つ、及び前記第1セットのダミーボンディングワイヤの一つに電気的にそれぞれ連結された第1セットのボンディングワイヤとを備えることを特徴とするスタック・パッケージ。 - パッケージ基板上に配され、少なくとも1つのダミーボンディングパッドを有する第1チップであって、前記第1ダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない第1チップと、
前記第1ダミーボンディングパッドに連結された第1ダミーボンディングワイヤパートと、
前記パッケージ基板に連結された第2ダミーボンディングワイヤパートと、
前記第1チップの一部分上に配され、少なくとも1つの第2ボンディングパッドを有する第2チップと、
前記第2ボンディングパッドと、前記第2ダミーボンディングワイヤパートとに電気的に連結された第1ボンディングワイヤとを備えることを特徴とするスタック・パッケージ。 - 前記第2ダミーボンディングワイヤパートに連結された連結パッドをさらに備え、
前記第1ボンディングワイヤは、前記連結パッドに電気的に連結されたことを特徴とする請求項25に記載のスタック・パッケージ。 - パッケージ基板上に少なくとも1つのダミーボンディングパッドを有する第1チップを配する段階であって、前記少なくとも1つのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない第1チップを配する段階と、
前記第1ダミーボンディングパッド及び前記パッケージ基板に連結された第1ダミーボンディングワイヤを形成する段階と、
前記第1チップの少なくとも一部分上に、少なくとも1つの第2ボンディングパッドを有する第2チップを配する段階と、
前記第2ボンディングパッド及び前記第1ダミーボンディングワイヤに電気的に連結された第1ボンディングワイヤを形成する段階とを含むことを特徴とするスタック・パッケージの製造方法。 - 前記第2チップを配する段階前に、
前記第1チップ上に第1保護層を形成する段階と、
前記第1ダミーボンディングワイヤの少なくとも一部が露出されるまで、前記第1保護層を除去する段階とをさらに含み、
前記第1ボンディングワイヤを形成する段階は、前記第1ボンディングワイヤを前記第1ダミーボンディングワイヤの前記露出された部分に電気的に連結することを特徴とする請求項27に記載のスタック・パッケージの製造方法。 - 前記第1保護層は、エポキシであることを特徴とする請求項28に記載のスタック・パッケージの製造方法。
- 前記第1ダミーボンディングワイヤの前記露出された部分上に連結パッドを形成する段階をさらに含み、
前記第1ボンディングワイヤを形成する段階は、前記第1ボンディングワイヤを前記連結パッドに電気的に連結することを特徴とする請求項28に記載のスタック・パッケージの製造方法。 - 前記第2チップ上に第2保護層を形成する段階をさらに含むことを特徴とする請求項28に記載のスタック・パッケージの製造方法。
- 前記第2チップを配する段階前に、
前記第1チップ上に第1保護層を形成する段階と、
前記第1ダミーボンディングワイヤの少なくとも一部を露出するために、前記第1保護層内にリセスを形成する段階と、
前記リセスの少なくとも一部を連結パッドで充填する段階とをさらに含み、
前記第1ボンディングワイヤを形成する段階は、前記第1ボンディングワイヤを前記連結パッドに電気的に連結することを特徴とする請求項27に記載のスタック・パッケージの製造方法。 - 前記第2チップ上に第2保護層を形成する段階をさらに含むことを特徴とする請求項32に記載のスタック・パッケージの製造方法。
- 前記第2チップを配する段階前に、
前記第1チップ上に第1保護層を形成する段階と、
前記第1ダミーボンディングワイヤが第1パート及び第2パートに分離されるまで、前記第1保護層を除去する段階とをさらに含み、前記第1パートは、前記第1ダミーボンディングパッドに連結され、前記第2パートは、前記パッケージ基板に連結され、
前記第1ボンディングワイヤを形成する段階は、前記第1ボンディングワイヤを前記第2パートに電気的に連結することを特徴とする請求項27に記載のスタック・パッケージの製造方法。 - 前記第1保護層上に前記第2パートに連結されるように連結パッドを形成する段階をさらに含み、
前記第1ボンディングワイヤを形成する段階は、前記第1ボンディングワイヤを前記連結パッドに電気的に連結することを特徴とする請求項34に記載のスタック・パッケージの製造方法。 - 前記第2チップ上に第2保護層を形成する段階をさらに含むことを特徴とする請求項34に記載のスタック・パッケージの製造方法。
- 前記第1ダミーボンディングワイヤは、リバースワイヤボンディングによって形成されたことを特徴とする請求項27に記載のスタック・パッケージの製造方法。
- 前記第2チップは、前記第1チップより大きい面積を有することを特徴とする請求項37に記載のスタック・パッケージの製造方法。
- 前記パッケージ基板上に第1接着層を形成する段階をさらに含み、
前記第1チップは、前記第1接着層上に配されたことを特徴とする請求項27に記載のスタック・パッケージの製造方法。 - 前記第1チップ上に第1保護層を形成する段階と、
前記第1保護層上に第2接着層を形成する段階とをさらに含み、
前記第2チップは、前記第2接着層上に配されたことを特徴とする請求項39に記載のスタック・パッケージの製造方法。 - スタック・パッケージを備えるメモリと、
前記メモリを制御するように構成された制御器とを備え、前記スタック・パッケージは、
パッケージ基板上に配され、少なくとも1つのダミーボンディングパッドを有する第1チップであって、前記少なくとも1つのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない第1チップと、
前記第1ダミーボンディングパッド及び前記パッケージ基板に連結された第1ダミーボンディングワイヤと、
前記第1チップの少なくとも一部分上に配され、少なくとも1つの第2ボンディングパッドを有する第2チップと、
前記第2ボンディングパッド及び前記第1ダミーボンディングワイヤに電気的に連結された第1ボンディングワイヤとを備えることを特徴とするカード。 - バスと、
前記バスに連結され、スタック・パッケージを備える半導体素子と、
前記バスに連結された入/出力素子と、
前記バスに連結され、前記入/出力素子及び前記半導体素子と前記バスを介して通信するように構成されたプロセッサとを備え、前記スタック・パッケージは、
パッケージ基板上に配され、少なくとも1つのダミーボンディングパッドを有する第1チップであって、前記少なくとも1つのダミーボンディングパッドは、前記第1チップの回路に電気的に連結されない第1チップと、
前記第1チップダミーボンディングパッド及び前記パッケージ基板に連結された第1ダミーボンディングワイヤと、
前記第1チップの少なくとも一部分上に配され、少なくとも1つの第2ボンディングパッドを有する第2チップと、
前記第2ボンディングパッド及び前記第1ダミーボンディングワイヤに電気的に連結された第1ボンディングワイヤとを備えることを特徴とするシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070109700A KR20090043898A (ko) | 2007-10-30 | 2007-10-30 | 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템 |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2009111392A true JP2009111392A (ja) | 2009-05-21 |
Family
ID=40581786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008279611A Pending JP2009111392A (ja) | 2007-10-30 | 2008-10-30 | スタック・パッケージ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US8030747B2 (ja) |
JP (1) | JP2009111392A (ja) |
KR (1) | KR20090043898A (ja) |
TW (1) | TW200919691A (ja) |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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