JP6271004B2 - 基板における埋込みブリッジ構造 - Google Patents
基板における埋込みブリッジ構造 Download PDFInfo
- Publication number
- JP6271004B2 JP6271004B2 JP2016525856A JP2016525856A JP6271004B2 JP 6271004 B2 JP6271004 B2 JP 6271004B2 JP 2016525856 A JP2016525856 A JP 2016525856A JP 2016525856 A JP2016525856 A JP 2016525856A JP 6271004 B2 JP6271004 B2 JP 6271004B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- interconnects
- dielectric layer
- die
- bridge structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 212
- 229910000679 solder Inorganic materials 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 60
- 238000004891 communication Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 description 120
- 229910052751 metal Inorganic materials 0.000 description 120
- 229920002120 photoresistant polymer Polymers 0.000 description 59
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 29
- 229910052802 copper Inorganic materials 0.000 description 29
- 239000010949 copper Substances 0.000 description 29
- 230000008569 process Effects 0.000 description 28
- 238000005530 etching Methods 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 238000000059 patterning Methods 0.000 description 11
- 238000007747 plating Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 239000000654 additive Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本出願は、内容の全体が参照によって本明細書に組み込まれる、2013年10月30日に米国特許商標庁に出願された、米国非仮特許出願第14/067,677号の優先権および利益を主張する。
いくつかの新規の特徴は、第1の誘電体層と、ブリッジ構造とを含む基板に関する。ブリッジ構造は、第1の誘電体層に埋め込まれる。ブリッジ構造は、第1のダイと第2のダイとの間の電気的接続を可能にするように構成される。第1のダイおよび第2のダイは基板に結合されるように構成される。ブリッジ構造は、相互配線の第1のセットと、第2の誘電体層とを含む。相互配線の第1のセットは、第1の誘電体層に埋め込まれる。いくつかの実装形態によれば、ブリッジ構造は、相互配線の第2のセットをさらに含む。いくつかの実装形態では、第2の誘電体層は第1の誘電体層に埋め込まれる。いくつかの実装形態では、第1の誘電体層は、ブリッジ構造の相互配線の第1のセットと、ブリッジ構造における相互配線の第2のセットと、ブリッジ構造におけるパッドのセットとを含む。いくつかの実装形態では、ブリッジ構造は、パッドのセットをさらに含む。いくつかの実装形態では、パッドのセットは、第1のダイ用のバンプおよび相互配線の第1のセットに結合するように構成される。パッドのセットは、第2のダイ用のバンプおよび相互配線の第2のセットに結合するようにも構成される。いくつかの実装形態では、基板は、プリント回路基板(PCB)に結合されるように構成された実装基板である。
図4は、第1のダイ400と、第2のダイ402と、ブリッジ構造404と、基板406とを含むデバイス構成(たとえば、半導体デバイス構成)を示す。いくつかの実装形態では、基板406は実装基板である。基板406は、第1の誘電体層430と、第2の誘電体層432と、第3の誘電体層434とを含む。いくつかの実装形態では、第1、第2、および第3の誘電体層430、432、および434は基板406の単一の誘電体層であってもよい。図4に示すように、第1のダイ400は、相互配線の第1のセット408を介してブリッジ構造404に結合される。相互配線の第1のセットは、いくつかの実施形態ではバンプおよびはんだボールのセットを含む。第2のダイ402は、相互配線の第2のセット410を介してブリッジ構造404に結合される。相互配線の第2のセット410は、いくつかの実施形態ではバンプおよびはんだボールのセットを含む。
いくつかの実装形態では、埋込みブリッジ構造はいくつかの相互配線層を含んでもよい。図6は、そのような埋込みブリッジ構造の一例を示す。詳細には、図6は、第1のダイ600と、第2のダイ602と、ブリッジ構造604と、基板606とを含むデバイス構成(たとえば、半導体デバイス構成)を示す。いくつかの実装形態では、基板606は実装基板である。基板606は、第1の誘電体層630と、第2の誘電体層632と、第3の誘電体層634とを含む。いくつかの実装形態では、第1、第2、および第3の誘電体層630、632、および634は基板606の単一の誘電体層であってもよい。図6に示すように、第1のダイ600は、相互配線の第1のセット608を介してブリッジ構造604に結合される。相互配線の第1のセットは、いくつかの実施形態ではバンプおよびはんだボールのセットを含む。第2のダイ602は、相互配線の第2のセット610を介してブリッジ構造604に結合される。相互配線の第2のセット610は、いくつかの実施形態ではバンプおよびはんだボールのセットを含む。
図9A〜図9Kは、埋込みブリッジ構造を含む基板(たとえば、実装基板)を形成/製造するための例示的なシーケンスを示す。説明を明快かつ単純にするために、図9A〜図9Kのシーケンスは、1つまたは複数の埋込みブリッジ構造を含む基板を形成/製造するすべてのステップおよび/または段階を必ずしも含まないことに留意されたい。さらに、いくつかの例では、いくつかのステップおよび/または段階は、シーケンスの説明を簡単にするために、単一のステップおよび/または段階として組み合わされている場合がある。いくつかの実装形態では、図9A〜図9Kのプロセスは修正セミアディティブプロセス(mSAP)である。いくつかの実装形態では、図9A〜図9Kのプロセスはセミアディティブプロセス(SAP)である。
図10は、埋込みブリッジ構造を含む基板(たとえば、実装基板)を形成/製造するためのハイレベルな方法の例示的な流れ図を示す。説明を明快かつ単純にするために、図10のフロー図は、1つまたは複数の埋込みブリッジ構造を含む基板を形成/製造するステップのすべてを必ずしも含まないことに留意されたい。さらに、いくつかの例では、いくつかのステップは、シーケンスの説明を簡単にするために、単一のステップとして組み合わされている場合がある。
図11は、埋込みブリッジ構造を含む基板(たとえば、実装基板)を形成/製造するためのハイレベルな方法の例示的な流れ図を示す。説明を明快かつ単純にするために、図11のフロー図は、1つまたは複数の埋込みブリッジ構造を含む基板を形成/製造するステップのすべてを必ずしも含まないことに留意されたい。さらに、いくつかの例では、いくつかのステップは、シーケンスの説明を簡単にするために、単一のステップとして組み合わされている場合がある。
図12は、上述した基板、半導体デバイス、集積回路、ダイ、インターポーザ、またはパッケージのうちのいずれかと一体化されてもよい様々な電子デバイスを示す。たとえば、携帯電話1202、ラップトップコンピュータ1204、および固定位置端末1206は、本明細書に記載のように、集積回路(IC)1200を含んでもよい。IC1200は、たとえば、本明細書において説明する集積回路、ダイ、またはパッケージのいずれかであってもよい。図12に示すデバイス1202、1204、1206は例示にすぎない。限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せを含む、他の電子デバイスが、IC1200を搭載してもよい。
102 第2のダイ
104 インターポーザ
106 実装基板
108 はんだボールの第1のセット
110 はんだボールの第2のセット
112 相互配線の第1のセット
114 相互配線の第2のセット
116 はんだボールの第3のセット
200 第1のダイ
202 第2のダイ
204 ブリッジ構造
206 実装基板
208 はんだボールの第1のセット
210 はんだボールの第2のセット
212 相互配線の第1のセット
214 誘電体層
300 第1のダイ
302 第2のダイ
304 ブリッジ構造
306 実装基板
308 はんだボールの第1のセット
310 はんだボールの第2のセット
312 相互配線の第1のセット
314 誘電体層
320 誘電体層
400 第1のダイ
402 第2のダイ
404 ブリッジ構造
406 基板
408 相互配線の第1のセット
410 相互配線の第2のセット
412 相互配線の第3のセット
414 誘電体層
416 パッドの第1のセット
418 パッドの第2のセット
420 ビアの第1のセット
422 ビアの第2のセット
430 第1の誘電体層
432 第2の誘電体層
434 第3の誘電体層
600 第1のダイ
602 第2のダイ
604 ブリッジ構造
606 基板
608 相互配線の第1のセット
610 相互配線の第2のセット
612 相互配線の第3のセット
614 誘電体層
616 パッドの第1のセット
618 パッドの第2のセット
620 ビアの第1のセット
622 ビアの第2のセット
626 相互配線の第4のセット
628 誘電体層
630 第1の誘電体層
632 第2の誘電体層
634 第3の誘電体層
800 第1のダイ
802 第2のダイ
804 ブリッジ構造
806 基板
808 相互配線の第1のセット
810 相互配線の第2のセット
812 相互配線の第3のセット
814 誘電体層
816 パッドの第1のセット
818 パッドの第2のセット
820 ビアの第1のセット
822 ビアの第2のセット
830 第1の誘電体層
832 第2の誘電体層
834 第3の誘電体層
900 基板
901 キャリアコア
902 第1のキャリア金属層
904 第2のキャリア金属層
906 第1のシード層
908 第2のシード層
910 第1のフォトレジスト層
912 第2のフォトレジスト層
913 第1のキャビティ
914 第1の金属層
915 第2のキャビティ
916 第2の金属層
918 第1のブリッジ構造
919 第2のブリッジ構造
920 第1の誘電体層
921 第1のシード層
922 第2の誘電体層
923 第2のシード層
924 第1のフォトレジスト層
926 第2のフォトレジスト層
927 第1の金属層
929 第2の金属層
930 誘電体層
931 ビアキャビティ
932 金属層
934 誘電体層
936 金属層
938 パッド
939 ビア
940 パッド
942 第3の誘電体層
944 第4の誘電体層
946 第5の誘電体層
948 金属層
950 第6の誘電体層
951 ビアキャビティ
952 金属層
953 キャビティ
960 第1の基板
962 第2の基板
964 第3の基板
970 第1のフォトレジスト層
971 キャビティ
972 第2のフォトレジスト層
974 ビア
976 ビア
977 相互配線
978 相互配線
980 第1のフォトレジスト層
981 キャビティ
982 キャビティ
983 相互配線
984 相互配線
998 はんだレジスト層
1202 携帯電話
1204 ラップトップコンピュータ
1206 固定位置端末
Claims (27)
- 基板であって、
第1の表面及び第2の表面であって、前記第1の表面が前記第2の表面に対して反対側に位置する、第1の表面及び第2の表面と、
前記第2の表面に隣接する第1の誘電体層と、
前記第1の誘電体層に埋め込まれたブリッジ構造であって、第1のダイと第2のダイとの間の電気的接続を可能にするように構成され、前記第1および第2のダイは、前記基板に結合されるように構成され、前記ブリッジ構造は、相互配線の第1のセットと第2の誘電体層とを備え、前記相互配線の第1のセットは、前記第1の誘電体層に埋め込まれるブリッジ構造と、
第1のはんだレジスト層であって、前記第1のはんだレジスト層が、前記基板の第1の表面の一部を覆い、前記第1のはんだレジスト層が、前記第1のダイに結合するように構成される第1の相互配線及び前記第2のダイに結合するように構成される第2の相互配線を備える第1のはんだレジスト層と、を備える基板。 - 前記ブリッジ構造は、相互配線の第2のセットをさらに含む、請求項1に記載の基板。
- 前記第2の誘電体層は、前記第1の誘電体層に埋め込まれる、請求項1に記載の基板。
- 前記ブリッジ構造は、パッドのセットをさらに含む、請求項1に記載の基板。
- 前記パッドのセットは、前記第1のダイ用のバンプおよび相互配線の第1のセットに結合するように構成され、前記パッドのセットは、前記第2のダイ用のバンプおよび相互配線の第2のセットに結合するようにも構成される、請求項4に記載の基板。
- 前記基板は、プリント回路基板(PCB)に結合されるように構成された実装基板である、請求項1に記載の基板。
- 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる、請求項1に記載の基板。
- 前記第1の表面は、前記基板の底面である、請求項1に記載の基板。
- 第2のはんだレジスト層をさらに含み、前記第2のはんだレジスト層が、前記基板の上面の一部を覆う、請求項8に記載の基板。
- 第1の表面及び第2の表面を備える基板であって、前記第1の表面が前記第2の表面に対して反対側に位置する、基板と、
前記第2の表面に隣接する第1の誘電体層と、
前記第1の誘電体層に埋め込まれたブリッジ手段であって、第1のダイと第2のダイとの間の電気的接続を可能にするように構成され、前記第1および第2のダイは、前記基板に結合されるように構成され、前記ブリッジ手段は、相互配線の第1のセットと第2の誘電体層とを備え、前記相互配線の第1のセットは、前記第1の誘電体層に埋め込まれるブリッジ手段と、
第1のはんだレジスト層であって、前記第1のはんだレジスト層が、前記基板の第1の表面の一部を覆い、前記第1のはんだレジスト層が、前記第1のダイに結合するように構成される第1の相互配線及び前記第2のダイに結合するように構成される第2の相互配線を備える第1のはんだレジスト層と、を備える装置。 - 前記ブリッジ手段は、相互配線の第2のセットをさらに含む、請求項10に記載の装置。
- 前記第2の誘電体層は、前記第1の誘電体層に埋め込まれる、請求項10に記載の装置。
- 前記ブリッジ手段は、パッドのセットをさらに含む、請求項10に記載の装置。
- 前記パッドのセットは、前記第1のダイ用のバンプおよび相互配線の第1のセットに結合するように構成され、前記パッドのセットは、前記第2のダイ用のバンプおよび相互配線の第2のセットに結合するようにも構成される、請求項13に記載の装置。
- 前記基板は、プリント回路基板(PCB)に結合されるように構成された実装基板である、請求項10に記載の装置。
- 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれる、請求項10に記載の装置。
- 前記第1の表面は、前記基板の底面である、請求項10に記載の装置。
- 第2のはんだレジスト層をさらに含み、前記第2のはんだレジスト層が、前記基板の上面の一部を覆う、請求項17に記載の装置。
- 基板を形成するための方法であって、
第1の表面及び第2の表面を提供するステップであって、前記第1の表面が、前記第2の表面に対して反対側に位置する、第1の表面及び第2の表面を提供するステップと、
第1の誘電体層を形成するステップであって、前記第1の誘電体層が、前記第2の表面に隣接して位置するステップと、
前記第1の誘電体層に埋め込まれた相互配線の第1のセットを、前記相互配線の第1のセットが前記第1の誘電体層を介して結合されるように形成するステップであって、前記相互配線の第1のセットは、前記第1の誘電体層におけるブリッジ構造として構成され、前記ブリッジ構造は、第1のダイと第2のダイとの間の電気的接続を可能にするように構成されるステップと、
前記相互配線の第1のセット上に第2の誘電体層を形成するステップと、
前記基板の第1の表面の一部を覆うように第1のはんだレジスト層を形成するステップと、
前記第1のはんだレジスト層内に埋め込まれた第1の相互配線を形成するステップであって、前記第1の相互配線が、前記第1のダイに結合するように構成されるステップと、
前記第1のはんだレジスト層内に埋め込まれた第2の相互配線を形成するステップであって、前記第2の相互配線が、前記第2のダイに結合するように構成されるステップと、
を含む方法。 - 前記第1の誘電体層に相互配線の第2のセットを形成するステップをさらに含む、請求項19に記載の方法。
- 前記第2の誘電体層は、前記第1の誘電体層に埋め込まれる、請求項19に記載の方法。
- 前記相互配線の第1のセットに結合されたパッドのセットをさらに備える、請求項19に記載の方法。
- 前記パッドのセットは、前記第1のダイ用のバンプおよび相互配線の第1のセットに結合するように構成され、前記パッドのセットは、前記第2のダイ用のバンプおよび相互配線の第2のセットに結合するようにも構成される、請求項22に記載の方法。
- 前記基板は、プリント回路基板(PCB)に結合されるように構成された実装基板である、請求項19に記載の方法。
- 前記基板は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および/またはラップトップコンピュータのうちの少なくとも1つに組み込まれている、請求項19に記載の方法。
- 前記第1の表面は、前記基板の底面である、請求項19に記載の方法。
- 前記基板の上面の一部を覆うように第2のはんだレジスト層を形成するステップをさらに含む、請求項26に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/067,677 US9642259B2 (en) | 2013-10-30 | 2013-10-30 | Embedded bridge structure in a substrate |
US14/067,677 | 2013-10-30 | ||
PCT/US2014/062683 WO2015066047A1 (en) | 2013-10-30 | 2014-10-28 | Embedded bridge structure in a substrate |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016536787A JP2016536787A (ja) | 2016-11-24 |
JP2016536787A5 JP2016536787A5 (ja) | 2017-07-20 |
JP6271004B2 true JP6271004B2 (ja) | 2018-01-31 |
Family
ID=51866362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016525856A Active JP6271004B2 (ja) | 2013-10-30 | 2014-10-28 | 基板における埋込みブリッジ構造 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9642259B2 (ja) |
EP (1) | EP3063790B1 (ja) |
JP (1) | JP6271004B2 (ja) |
CN (1) | CN105745752B (ja) |
WO (1) | WO2015066047A1 (ja) |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9147663B2 (en) | 2013-05-28 | 2015-09-29 | Intel Corporation | Bridge interconnection with layered interconnect structures |
US9508636B2 (en) | 2013-10-16 | 2016-11-29 | Intel Corporation | Integrated circuit package substrate |
US9275955B2 (en) * | 2013-12-18 | 2016-03-01 | Intel Corporation | Integrated circuit package with embedded bridge |
US9583426B2 (en) | 2014-11-05 | 2017-02-28 | Invensas Corporation | Multi-layer substrates suitable for interconnection between circuit modules |
US10074630B2 (en) * | 2015-04-14 | 2018-09-11 | Amkor Technology, Inc. | Semiconductor package with high routing density patch |
US9595494B2 (en) * | 2015-05-04 | 2017-03-14 | Qualcomm Incorporated | Semiconductor package with high density die to die connection and method of making the same |
US10283492B2 (en) | 2015-06-23 | 2019-05-07 | Invensas Corporation | Laminated interposers and packages with embedded trace interconnects |
US9368450B1 (en) * | 2015-08-21 | 2016-06-14 | Qualcomm Incorporated | Integrated device package comprising bridge in litho-etchable layer |
US10163856B2 (en) * | 2015-10-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked integrated circuit structure and method of forming |
US9852994B2 (en) * | 2015-12-14 | 2017-12-26 | Invensas Corporation | Embedded vialess bridges |
WO2017111950A1 (en) * | 2015-12-22 | 2017-06-29 | Intel Corporation | Electronic assembly that includes a bridge |
WO2017111959A1 (en) * | 2015-12-22 | 2017-06-29 | Intel Corporation | Projecting contacts and method for making the same |
CN109087908B (zh) * | 2015-12-31 | 2020-10-27 | 华为技术有限公司 | 封装结构、电子设备及封装方法 |
KR101966328B1 (ko) * | 2016-03-29 | 2019-04-05 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
KR102473408B1 (ko) * | 2016-03-29 | 2022-12-02 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
US20170287838A1 (en) * | 2016-04-02 | 2017-10-05 | Intel Corporation | Electrical interconnect bridge |
US10276403B2 (en) * | 2016-06-15 | 2019-04-30 | Avago Technologies International Sales Pe. Limited | High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer |
WO2018004692A1 (en) * | 2016-07-01 | 2018-01-04 | Pietambaram Srinivas V | Molded embedded bridge for enhanced emib applications |
US20180005944A1 (en) * | 2016-07-02 | 2018-01-04 | Intel Corporation | Substrate with sub-interconnect layer |
US10283688B2 (en) * | 2016-08-22 | 2019-05-07 | Nichia Corporation | Light emitting device |
CN106356360B (zh) * | 2016-10-24 | 2019-03-01 | 华为技术有限公司 | 一种封装基板及其制作方法、集成电路芯片 |
US11625523B2 (en) | 2016-12-14 | 2023-04-11 | iCometrue Company Ltd. | Logic drive based on standard commodity FPGA IC chips |
TWI824467B (zh) | 2016-12-14 | 2023-12-01 | 成真股份有限公司 | 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器 |
US20190311983A1 (en) * | 2016-12-27 | 2019-10-10 | Intel Corporation | Stacking multiple dies having dissimilar interconnect structure layout and pitch |
KR20180086804A (ko) | 2017-01-23 | 2018-08-01 | 앰코 테크놀로지 인코포레이티드 | 반도체 디바이스 및 그 제조 방법 |
US10943869B2 (en) | 2017-06-09 | 2021-03-09 | Apple Inc. | High density interconnection using fanout interposer chiplet |
US20190019776A1 (en) * | 2017-07-11 | 2019-01-17 | Texas Instruments Incorporated | Structures and methods for capacitive isolation devices |
US10957679B2 (en) | 2017-08-08 | 2021-03-23 | iCometrue Company Ltd. | Logic drive based on standardized commodity programmable logic semiconductor IC chips |
US10622311B2 (en) * | 2017-08-10 | 2020-04-14 | International Business Machines Corporation | High-density interconnecting adhesive tape |
US10630296B2 (en) | 2017-09-12 | 2020-04-21 | iCometrue Company Ltd. | Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells |
US10957672B2 (en) * | 2017-11-13 | 2021-03-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method of manufacturing the same |
US10651126B2 (en) * | 2017-12-08 | 2020-05-12 | Applied Materials, Inc. | Methods and apparatus for wafer-level die bridge |
US10163798B1 (en) * | 2017-12-22 | 2018-12-25 | Intel Corporation | Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same |
US11569173B2 (en) | 2017-12-29 | 2023-01-31 | Intel Corporation | Bridge hub tiling architecture |
US10608642B2 (en) | 2018-02-01 | 2020-03-31 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells |
US10623000B2 (en) | 2018-02-14 | 2020-04-14 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips |
TWI670824B (zh) | 2018-03-09 | 2019-09-01 | 欣興電子股份有限公司 | 封裝結構 |
US10580738B2 (en) | 2018-03-20 | 2020-03-03 | International Business Machines Corporation | Direct bonded heterogeneous integration packaging structures |
US11373951B2 (en) | 2018-03-27 | 2022-06-28 | Intel Corporation | Via structures having tapered profiles for embedded interconnect bridge substrates |
US10872862B2 (en) * | 2018-03-29 | 2020-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure having bridge structure for connection between semiconductor dies and method of fabricating the same |
US10742217B2 (en) | 2018-04-12 | 2020-08-11 | Apple Inc. | Systems and methods for implementing a scalable system |
US10608638B2 (en) | 2018-05-24 | 2020-03-31 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips |
US11309334B2 (en) | 2018-09-11 | 2022-04-19 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells |
US11114308B2 (en) | 2018-09-25 | 2021-09-07 | International Business Machines Corporation | Controlling of height of high-density interconnection structure on substrate |
US10937762B2 (en) | 2018-10-04 | 2021-03-02 | iCometrue Company Ltd. | Logic drive based on multichip package using interconnection bridge |
US11616046B2 (en) | 2018-11-02 | 2023-03-28 | iCometrue Company Ltd. | Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip |
US11211334B2 (en) | 2018-11-18 | 2021-12-28 | iCometrue Company Ltd. | Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip |
KR102615197B1 (ko) * | 2018-11-23 | 2023-12-18 | 삼성전자주식회사 | 반도체 패키지 |
US11735533B2 (en) * | 2019-06-11 | 2023-08-22 | Intel Corporation | Heterogeneous nested interposer package for IC chips |
US11646274B2 (en) * | 2019-06-18 | 2023-05-09 | Intel Corporation | Multi-package assemblies having foam structures for warpage control |
US10985154B2 (en) | 2019-07-02 | 2021-04-20 | iCometrue Company Ltd. | Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits |
US11227838B2 (en) | 2019-07-02 | 2022-01-18 | iCometrue Company Ltd. | Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits |
US11887930B2 (en) | 2019-08-05 | 2024-01-30 | iCometrue Company Ltd. | Vertical interconnect elevator based on through silicon vias |
US11532580B2 (en) * | 2019-08-29 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure, semiconductor structure including interconnect structure and method for forming the same |
US11637056B2 (en) | 2019-09-20 | 2023-04-25 | iCometrue Company Ltd. | 3D chip package based on through-silicon-via interconnection elevator |
US11600526B2 (en) | 2020-01-22 | 2023-03-07 | iCometrue Company Ltd. | Chip package based on through-silicon-via connector and silicon interconnection bridge |
US11444019B2 (en) * | 2020-04-06 | 2022-09-13 | Qualcomm Incorporated | Package comprising a substrate with interconnect routing over solder resist layer and an integrated device coupled to the substrate and method for manufacturing the package |
KR20220065550A (ko) * | 2020-11-13 | 2022-05-20 | 삼성전기주식회사 | 연결구조체 내장기판 |
IT202100001637A1 (it) * | 2021-01-27 | 2022-07-27 | St Microelectronics Srl | Sistema elettronico incapsulato formato da piastrine accoppiate elettricamente e isolate galvanicamente |
KR20220135442A (ko) * | 2021-03-30 | 2022-10-07 | 삼성전기주식회사 | 연결구조체 내장기판 및 이를 포함하는 기판구조체 |
US20230035627A1 (en) * | 2021-07-27 | 2023-02-02 | Qualcomm Incorporated | Split die integrated circuit (ic) packages employing die-to-die (d2d) connections in die-substrate standoff cavity, and related fabrication methods |
US11848272B2 (en) | 2021-08-16 | 2023-12-19 | International Business Machines Corporation | Interconnection between chips by bridge chip |
CN116884947B (zh) * | 2023-09-05 | 2024-01-23 | 长电集成电路(绍兴)有限公司 | 半导体封装结构及其制备方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4581768B2 (ja) | 2005-03-16 | 2010-11-17 | ソニー株式会社 | 半導体装置の製造方法 |
JP2008091638A (ja) | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
JP4978269B2 (ja) | 2007-03-27 | 2012-07-18 | 日本電気株式会社 | 多層配線基板 |
US8064224B2 (en) | 2008-03-31 | 2011-11-22 | Intel Corporation | Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same |
US7863096B2 (en) | 2008-07-17 | 2011-01-04 | Fairchild Semiconductor Corporation | Embedded die package and process flow using a pre-molded carrier |
US8227904B2 (en) | 2009-06-24 | 2012-07-24 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US8654538B2 (en) | 2010-03-30 | 2014-02-18 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
JP5645592B2 (ja) * | 2010-10-21 | 2014-12-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US8736065B2 (en) * | 2010-12-22 | 2014-05-27 | Intel Corporation | Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same |
US9059179B2 (en) | 2011-12-28 | 2015-06-16 | Broadcom Corporation | Semiconductor package with a bridge interposer |
US8946900B2 (en) * | 2012-10-31 | 2015-02-03 | Intel Corporation | X-line routing for dense multi-chip-package interconnects |
US9236366B2 (en) | 2012-12-20 | 2016-01-12 | Intel Corporation | High density organic bridge device and method |
US8901748B2 (en) | 2013-03-14 | 2014-12-02 | Intel Corporation | Direct external interconnect for embedded interconnect bridge package |
-
2013
- 2013-10-30 US US14/067,677 patent/US9642259B2/en active Active
-
2014
- 2014-10-28 CN CN201480060242.8A patent/CN105745752B/zh active Active
- 2014-10-28 WO PCT/US2014/062683 patent/WO2015066047A1/en active Application Filing
- 2014-10-28 JP JP2016525856A patent/JP6271004B2/ja active Active
- 2014-10-28 EP EP14793972.2A patent/EP3063790B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP3063790A1 (en) | 2016-09-07 |
US9642259B2 (en) | 2017-05-02 |
JP2016536787A (ja) | 2016-11-24 |
CN105745752B (zh) | 2019-03-12 |
WO2015066047A1 (en) | 2015-05-07 |
CN105745752A (zh) | 2016-07-06 |
EP3063790B1 (en) | 2018-06-13 |
US20150116965A1 (en) | 2015-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6271004B2 (ja) | 基板における埋込みブリッジ構造 | |
CN107078101B (zh) | 在封装层中包括硅桥接的集成器件封装 | |
US9159670B2 (en) | Ultra fine pitch and spacing interconnects for substrate | |
CN107735860B (zh) | 包括电容器、重分布层、和分立同轴连接的封装基板 | |
US8772951B1 (en) | Ultra fine pitch and spacing interconnects for substrate | |
US10037941B2 (en) | Integrated device package comprising photo sensitive fill between a substrate and a die | |
US9633977B1 (en) | Integrated device comprising flexible connector between integrated circuit (IC) packages | |
JP6980530B2 (ja) | 相互接続のスタックと、はんだレジスト層上の相互接続と、基板の側面部分上の相互接続とを備える基板 | |
WO2016081320A1 (en) | Integrated device package comprising silicon bridge in photo imageable layer | |
CN107112310B (zh) | 包括高性能封装间连接的层叠封装(pop)器件 | |
WO2016018950A1 (en) | PACKAGE ON PACKAGE (PoP) INTEGRATED DEVICE COMPRISING A PLURALITY OF SOLDER RESIST LAYERS | |
US20160183379A1 (en) | Substrate comprising an embedded capacitor | |
JP6196396B2 (ja) | ダイトゥーワイヤコネクタを備えるダイパッケージ、およびダイパッケージに結合するように構成されたワイヤトゥーダイコネクタ | |
US9807884B2 (en) | Substrate comprising embedded elongated capacitor | |
JP6956095B2 (ja) | 集積回路(ic)パッケージ間にフレキシブルコネクタを備える集積デバイス | |
US10157824B2 (en) | Integrated circuit (IC) package and package substrate comprising stacked vias |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170605 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170605 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20170605 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20170808 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170821 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171226 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6271004 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |