KR101048638B1 - 반도체 탑재용 기판 - Google Patents

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이비덴 가부시키가이샤
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Abstract

반도체 탑재용 기판 (80) 은, 빌드업층 (30) 의 최상면에 형성된 익스터널 패드 (41) 및 인터널 패드 (43) 에 고강성의 인터포저 (60) 를 개재하여 IC 칩 (70) 이 전기적으로 접합되어 제작된다. 그 후, IC 칩 (70) 이 발열하면, 패드 (41) 는 중심에서 떨어져 있기 때문에, 패드 (41) 와 인터포저 (60) 의 접합부분에는 패드 (43) 와 인터포저 (60) 의 접합부분에 비하여 큰 전단응력이 가해진다. 여기서, 패드 (41) 는 대략 평탄한 배선부분에 형성되어 있기 때문에, 땜납 범프 (51) 에 의해 인터포저 (60) 와 접합할 때에 땜납 범프 (51) 의 내부에 응력이 집중되기 쉬운 보이드가 형성되거나 또는 코너부가 형성되는 일이 없다. 따라서, 접합 신뢰성이 높다.
Figure R1020097026801
반도체 탑재용 기판, 패드, 인터포저

Description

반도체 탑재용 기판{SUBSTRATE FOR MOUNTING SEMICONDUCTOR}
본 발명은, 반도체 탑재용 기판에 관한 것이다.
최근의 집적회로 (IC) 기술의 진전에 의해, IC 칩의 입출력단자의 수가 증대되고 있다. 그에 대응하기 위해, IC 칩을 프린트 배선판에 탑재하는 방식으로서 플립 칩 방식이 채용되는 경우가 있다. 이 플립 칩 방식에서는, IC 칩의 주평면에 입출력단자를 격자 형상 또는 지그재그 형상 등의 이차원으로 배치하고, 수지제 프린트 배선판의 표면에도 이것과 대응하는 위치에 패드를 형성하여, 양자를 땜납 범프로 접합한다. 그런데, IC 칩은, 수지제 프린트 배선판과 비교하여 열팽창계수가 현저히 작기 때문에, IC 칩의 탑재시 또는 사용시의 발열에 의해 양자의 열팽창계수차로부터 접합재인 땜납 범프에 전단응력 (剪斷應力) 이 작용하게 된다. 이 때문에, IC 칩의 발열에 수반되는 온도변화가 반복하여 발생되는 경우, 땜납 범프가 파괴될 우려가 있었다. 그래서, IC 칩과 프린트 배선판 사이에, 열팽창계수가 IC 칩과 프린트 배선판이 갖는 열팽창계수의 중간 값을 갖는 인터포저 (중계 기판) 을 개재시킴으로써, 전단응력을 완화하는 것이 제안되어 있다 (일본 공개특허공보 평10-12990호 (단락 0037)).
그러나, IC 칩과 프린트 배선판 사이에 이러한 인터포저가 개재되어 있지 않을 때에는, IC 칩 및 프린트 배선판은 그다지 강성이 높지 않기 때문에 양자가 동일 방향으로 휨으로써 전단응력을 완화할 수 있는 데 대하여, 세라믹과 같은 강성이 높은 인터포저가 개재하고 있을 때에는, 그 인터포저의 강성에 의해 IC 칩 및 프린트 배선판이 동일 방향으로 휘기 어려워진다. 이 때문에, 복수의 땜납 범프 중 가장 전단응력이 크게 가해지는 최외주 또는 그 근방에 위치하는 땜납 범프는 파괴되기 쉬워진다는 문제가 있었다.
본 발명은, 인터포저를 개재하여 전자부품이 탑재되는 반도체 탑재용 기판에 있어서 장기에 걸쳐 접합 신뢰성을 유지할 수 있는 것을 제공함을 목적으로 한다.
본 발명은, 전술한 목적의 적어도 일부를 달성하기 위해 이하의 수단을 채용하였다
즉, 본 발명의 반도체 탑재용 기판은, 코어 기판, 배선 패턴이 형성된 도체층 및 절연층이 상기 코어 기판 상에 교대로 적층된 빌드업층 (build-up layer), 이 빌드업층의 최외 절연층 상에 형성된 패드군, 및 이 패드군과 전기적으로 접속되는 인터포저를 구비한 반도체 탑재용 기판으로서, 상기 패드군 중 소정의 외주영역에 형성된 익스터널 패드가 대략 평탄 형상의 것이다.
이 반도체 탑재용 기판에서는, 빌드업층의 최외 절연층에 형성된 패드군에 인터포저를 개재하여 반도체 전자부품이 전기적으로 접속된다. 이 반도체 전자부품이 발열하면, 익스터널 패드와 인터포저의 접합부분에는, 패드군 중 외주영역보다 내측의 내주영역에 형성된 인터널 패드와 인터포저의 접합부분에 비하여 큰 전단응력이 가해진다. 여기서, 익스터널 패드는 대략 평탄하게 형성되어 있기 때문에, 땜납 등의 접합재에 의해 인터포저와 접합할 때에 접합재의 내부에 보이드 (공극) 가 형성되거나 또는 코너부가 형성되는 일이 없다. 이와 같이, 익스터널 패드와 인터포저의 접합부분에는 응력이 집중되기 쉬운 보이드 또는 코너부가 존재하지 않기 때문에, 이 접합부분은 용이하게는 파괴되지 않는다. 따라서, 이 반도체 탑재용 기판에 의하면, 장기에 걸쳐 접합 신뢰성을 유지할 수 있다. 또한, 인터널 패드는, 대략 평탄 형상이어도 되고, 후술하는 바와 같이 비아홀 (via hole) 이어도 된다.
본 발명의 반도체 탑재용 기판에 있어서, 상기 익스터널 패드는, 상기 최외 절연층 상에 적층된 최외 도체층 중 상기 패드군보다 외측에 형성된 배선 패턴에 접속되고, 상기 패드군 중 상기 외주영역보다 내측의 내주영역에 형성된 인터널 패드는, 상기 익스터널 패드에 접속되거나 또는 상기 최외 절연층 아래에 형성된 도체층에 접속되어 있는 것이 바람직하다. 이렇게 하면, 최외 절연층의 표면에서는, 인터널 패드로부터 패드군의 외측으로 배선을 인출할 필요가 없기 때문에, 익스터널 패드로부터 패드군의 외측에 형성되는 최외 도체층의 배선 패턴을 치밀하 게 할 수 있다. 또한, 익스터널 패드는, 별도의 익스터널 패드를 개재하여, 패드군보다 외측에 형성된 최외 도체층의 배선 패턴에 접속되어 있어도 된다.
본 발명의 반도체 탑재용 기판에 있어서, 상기 인터널 패드는, 상기 최외 절연층을 관통하는 비아홀이어도 된다. 이렇게 하면, 인터널 패드와 인터포저를 땜납 등의 접합재에 의해 접합할 때에 보이드 또는 코너부가 형성되는 경우가 있지만, 인터널 패드의 접합부분에 가해지는 전단응력은 익스터널 패드의 접합부분에 가해지는 전단응력에 비하여 작기 때문에 용이하게는 파괴되지 않는다.
또는, 상기 인터널 패드는 복수 형성되어 있고, 이 복수의 인터널 패드 중 2 이상의 인터널 패드가 이 인터널 패드와 동일 면 또는 동일 면보다 상방에서 전기적으로 접속되어 그룹화되고, 이 그룹화된 인터널 패드에는 상기 최외 절연층을 관통하는 비아홀로서 형성된 것 및 이 비아홀로서가 아니라 평탄하게 형성된 것이 혼재되도록 해도 된다. 이렇게 하면, 인터널 패드 중 비아홀로서 형성된 것의 수를 줄일 수 있으므로, 고밀도화가 가능해진다. 이 때, 상기 복수의 인터널 패드의 총 수에 대한, 상기 복수의 인터널 패드 중 상기 비아홀로서 형성된 것의 비율은, 1/3∼2/3 인 것이 바람직하다.
여기서, 상기 비아홀은, 도전재 (예를 들어 구리 또는 구리 합금 등) 로 충전되어 있는 것이 바람직하다. 이렇게 하면, 인터널 패드와 인터포저를 땜납 등의 접합재에 의해 접합할 때에 보이드 또는 코너부가 형성되는 일이 없기 때문에, 응력이 집중되기 어려워지는 점에서 한층 더 파괴되기 어려워진다. 또한, 도전재를 충전하기 위해 도금 기술을 이용해도 된다.
본 발명의 반도체 탑재용 기판에 있어서, 상기 빌드업층을 이루는 절연층 및 상기 코어 기판의 적어도 일방은 수지로 형성되고, 상기 인터포저는 세라믹으로 형성되어 있는 것이 바람직하다. 세라믹은 강성이 높지만, 실리콘 칩 등의 반도체 전자부품의 열팽창계수와 수지제 프린트 배선판 (예를 들어 코어 기판이 수지제여도 되고 빌드업층의 절연층이 수지제여도 된다) 의 열팽창계수의 중간 값을 갖는 것이 많은 점에서, 인터포저의 재질로서 바람직하다. 이러한 세라믹제 인터포저를 사용하면, 그 강성에 의해 반도체 전자부품 및 프린트 배선판이 동일 방향으로 휘기 어려워져 접속 신뢰성이 저하되는 경향이 있지만, 본 발명을 채용함으로써 접속 신뢰성을 유지하는 것이 가능해진다. 세라믹으로서는, 특별히 한정되지 않지만, 지르코니아계 세라믹, 알루미나계 세라믹, 실리카계 세라믹, 실리카알루미나계 세라믹, 유리 등을 들 수 있다. 또한, 세라믹제 인터포저를 사용하는 경우에는, 내구 강도를 고려하여 두께를 설정하는 것이 바람직하고, 구체적으로는 다층 프린트 배선판 (예를 들어, 코어 기판 + 빌드업층) 의 두께의 0.1배 이상으로 설정하는 것이 바람직하다. 0.1배 미만에서는, 세라믹제 인터포저에 가해지는 응력에 의해 인터포저가 파괴될 우려가 있기 때문이다.
본 발명의 반도체 탑재 기판에 있어서, 상기 인터포저의 두께는 상기 코어 기판 및 상기 빌드업층을 포함하여 이루어지는 프린트 배선판의 두께의 0.1∼0.8배 (특히 0.2∼0.4배) 인 것이 바람직하다. 이렇게 하면, 이 반도체 탑재 기판에 반도체를 탑재하였을 때의 히트 사이클 시험에서의 내구성이 한층 더 향상된다.
본 발명의 반도체 탑재용 기판에 있어서, 상기 익스터널 패드는, 상기 패드 군의 최외주 열의 패드로 해도 된다. 이렇게 하면, 가장 큰 전단응력을 받는 최외주 열의 패드와 인터포저에 있어서의 접합부분의 접합 신뢰성을 높일 수 있다.
본 발명의 반도체 탑재용 기판에 있어서, 상기 패드군은 세로 30개 이상, 가로 30개 이상의 패드로 이루어지고, 상기 익스터널 패드는 상기 패드군의 최외주 열을 1열째로 하였을 때 1열째로부터 n열째 (n 은 2∼10 중 어느 하나의 정수) 까지의 영역에 있는 패드로 해도 된다. 이렇게 하면, 비교적 큰 전단응력을 받기 쉬운 최외주 부근의 패드와 인터포저의 접합부분의 접합 신뢰성을 높일 수 있다.
발명을 실시하기 위한 최선의 형태
다음으로, 본 발명의 실시형태를 도면에 근거하여 설명한다. 도 1 은, IC 칩 (70) 을 탑재한 반도체 탑재용 기판 (80) 의 개략을 나타내는 단면도이고, 도 2 는, 다층 프린트 배선판 (10) 의 평면도이다. 또한, 이하에는「상」 또는 「하」로 표현하는 경우가 있지만, 이것은 상대적인 위치관계를 편의적으로 표현한 것에 불과하기 때문에, 예를 들어 상하를 교체하거나 또는 상하를 좌우로 치환해도 된다.
본 실시형태의 다층 프린트 배선판 (10) 은, 도 1 에 나타내는 바와 같이, 상하 양면에 형성된 배선 패턴 (22) 끼리를 스루홀 도체 (through hole conductor; 24) 를 개재하여 전기적으로 접속하는 코어 기판 (20), 이 코어 기판 (20) 의 상하에 형성된 빌드업층 (30), 빌드업층 (30) 의 최상면에 형성된 패드군 (40) 을 구비하고 있다 (도 2 참조). 이 다층 프린트 배선판 (10) 에 인터포저 (60) 를 전 기적으로 접속함으로써, 반도체 탑재용 기판 (80) 이 제작된다. 또한, 이 반도체 탑재용 기판 (80) 의 인터포저 (60) 에 전자부품인 IC 칩 (70 ; 열팽창계수는 약 3.5ppm/℃) 이 전기적으로 접속된다.
코어 기판 (20) 은, BT (비스말레이미드-트리아진) 수지 또는 유리 에폭시 수지 등으로 이루어지는 코어 기판 본체 (21) 의 상하 양면에 구리로 이루어지는 배선 패턴 (22, 22), 코어 기판 본체 (21) 의 상하를 관통하는 스루홀의 내주면에 형성된 구리로 이루어지는 스루홀 도체 (24) 를 갖고 있으며, 양 배선 패턴 (22, 22) 은 스루홀 도체 (24) 를 개재하여 전기적으로 접속되어 있다. 이 코어 기판 (20) 은, 본 실시형태에서는 두께 800㎛ 이고, 열팽창계수는 약 12∼20 ppm/℃ 이다.
빌드업층 (30) 은, 코어 기판 (20) 의 상하 양면에 수지 절연층 및 도체층을 교대로 적층한 것이다. 여기서, 수지 절연층으로서는, 변성 에폭시계 수지 시트, 폴리페닐렌에테르계 수지 시트, 폴리이미드계 수지 시트, 시아노에스테르계 수지 시트 등을 들 수 있고, 그 두께는 대략 20∼80㎛ 의 두께가 적합하다. 이들 시트에는, 유리, 알루미나, 지르코니아 등의 무기 필러 (filler) 가 분산되어 있어도 된다. 이 빌드업층 (30) 은, 본 실시형태에서는, 코어 기판 (20) 의 상면에는 제 1 수지 절연층 (31), 제 1 도체층 (32), 제 2 수지 절연층 (34), 제 2 도체층 (35) 이 이 순서로 쌓아 올려지고, 코어 기판 (20) 의 배선 패턴 (22) 과 제 1 도체층 (32) 은 제 1 비아홀 (33) 을 개재하여 전기적으로 접속되고, 제 1 도체층 (32) 과 제 2 도체층 (35) 은 제 2 비아홀 (36) 을 개재하여 전기적으로 접속 되어 있다. 이러한 빌드업층 (30) 은, 주지의 서브트랙티브법 (subtractive method) 또는 (세미어디티브법 또는 풀어디티브법을 포함하는) 어디티브법 (additive method) 에 의해 형성되지만, 형성방법에 관해서는 후술한다. 또한, 제 2 수지 절연층 (34) 이 본 발명의 최외 절연층에 상당하고, 제 2 도체층 (35) 이 최외 도체층에 상당한다.
패드군 (40) 은, 빌드업층 (30) 을 이루는 제 2 수지 절연층 (34) 의 상면에 형성된 익스터널 패드 (41) 및 인터널 패드 (43) 로 구성되는 군이다. 이 패드군 (40) 은, 본 실시형태에서는 도 2 에 나타내는 바와 같이, 세로 45개, 가로 45개의 패드 (41, 43) 를 격자 형상으로 대략 정사각형이 되도록 배치한 것으로 (도 2 중의 「···」는 패드를 생략했음을 나타낸다), 각 패드 (41, 43) 는 인터포저 (60) 의 하면에 형성된 외부 패드에 대응하는 위치에 형성되어 있다. 또한, 도 2 에 나타내는 바와 같이, 패드군 (40) 이 형성된 영역 중, 최외주 열을 외주영역 (Aext), 이 외주영역 (Aext) 보다 내주측의 영역을 내주영역 (Aint) 라고 한다. 그리고, 외주영역 (Aext) 에 배치된 패드를 익스터널 패드 (41), 내주영역 (Aint) 에 배치된 패드를 인터널 패드 (43) 라 한다. 또한, 도 2 에서는 패드 (41, 43) 를 격자 형상으로 배치하였지만, 배치 방법은 이것에 한정되는 것이 아니라, 예를 들어 지그재그 형상으로 배치해도 되고, 일부가 격자 형상이고 나머지가 지그재그 형상 또는 랜덤하게 배치해도 되고, 일부가 지그재그 형상이고 나머지가 격자 형상 또는 랜덤하게 배치해도 되며, 일부가 랜덤이고 나머지가 격자 형상 또는 지그재그 형상으로 배치해도 되고, 전체적으로 랜덤하게 배치해도 된다.
익스터널 패드 (41) 는, 고강성의 인터포저 (60) 를 개재하여 IC 칩 (70) 에 전기적으로 접합되는 것이다. 이 익스터널 패드 (41) 는, 빌드업층 (30) 의 제 2 도체층 (35) 중 외주방향으로 인출된 배선 패턴 (35a) 의 대략 평탄한 배선부분에 형성되어 있다. 또한, 익스터널 패드 (41) 가 형성된 배선 패턴 (35a) 은, 이 익스터널 패드 (41) 보다 외주 위치에 형성된 비아홀 (36a) 을 개재하여 하방의 제 1 도체층 (32) 과 전기적으로 접합되어 있다.
인터널 패드 (43) 는, 고강성의 인터포저 (60) 를 개재하여 IC 칩 (70) 에 전기적으로 접합되는 것이다. 이 인터널 패드 (43) 는, 빌드업층 (30) 의 제 2 수지 절연층 (34) 의 상면에서 외주방향으로 인출되지 않고 이 수지 절연층 (34) 을 대략 바로 아래에 관통하여 하방의 제 1 도체층 (32) 과 접합되고, 여기서는 제 2 수지 절연층 (34) 을 관통하는 제 2 비아홀 (36b) 및 제 2 도체층 (35) 중 비아홀 (36b) 의 개구 주연부분을 포함하여 형성되어 있다.
인터포저 (60) 는, 상하면을 관통하는 복수의 도체 포스트 (61), 이 도체 포스트 (61) 의 상면측에 형성된 랜드 (613), 도체 포스트 (61) 의 하면측에 형성된 랜드 (615) 를 구비한 세라믹제 기판으로서, 열팽창계수가 약 7ppm/℃, 두께가 400㎛ 인 것이다. 이 인터포저 (60) 는, 랜드 (613) 가 IC 칩 (70) 의 이면에 형성된 입출력단자와 땜납 범프 (71) 를 개재하여 전기적으로 접합되고, 랜드 (615) 가 다층 프린트 배선판 (10) 의 패드군 (40) 을 이루는 익스터널 패드 (41) 또는 인터널 패드 (43) 및 땜납 범프 (51, 53) 를 개재하여 전기적으로 접합된다.
다음으로, 다층 프린트 배선판 (10) 의 제조예에 관해서 도 3∼도 19 에 근 거하여 설명한다. 여기서는, 두께 0.8㎜ 의 유리 에폭시 수지 또는 BT (비스말레이미드 트리아진) 수지로 이루어지는 절연성 기판 (203) 의 양면에 구리박 (205) 이 라미네이트되어 있는 구리를 깐 적층판 (201) 을 출발재료로 하였다 (도 3 참조). 구리박 (205) 의 두께로서는, 후에 형성되는 빌드업층 (30) 상의 구리 도금 피막의 두께에 대하여, 1.2배 이상의 18∼150㎛ 정도의 두께가 적합하다. 그 범위이면 전원 강하에 의한 IC 칩 (70) 의 오동작이 발생하지 않기 때문이다. 본 실시예에서는, 코어 기판 (20) 으로서 구리를 깐 적층판 (201) 을 사용하고 있지만, 다층 코어를 사용하는 것도 가능하다. 그 경우, 내층의 구리 두께는, 표리의 구리 두께보다 두꺼운 편이 적합하다. 그것은, 코어 기판 (20) 상의 빌드업층 (30) 이 평탄해지기 때문이다.
그런데, 이 구리박 (205) 을 드릴로 스루홀 (207) 을 형성하고 (도 4 참조), 무전해 도금, 전해 도금을 실시함으로써 도금층 (209) 을 형성하였다 (도 5 참조). 계속해서, 이 기판에 대하여, NaOH (10g/ℓ), NaClO2 (40g/ℓ), Na3PO4 (6 g/ℓ) 를 함유하는 수용액을 흑화욕 (산화욕) 으로 하는 흑화처리를 실시하고, 추가로, NaOH (10g/ℓ), NaBH4 (6g/ℓ) 를 함유하는 수용액을 환원욕으로 하는 환원처리를 실시함으로써, 구리를 깐 적층판 (201) 의 상하면 및 스루홀 (207) 의 표면을 피복하는 도금층 (209) 에 조화면을 형성하였다.
다음으로, 스루홀 충전용 수지 조성물 (210) 을 스루홀 (207) 내에 스퀴지를 사용하여 충전한 후 (도 6 참조), 100℃, 20분의 조건으로 건조시켰다. 이 스루홀 충전용 수지 조성물 (210) 은 다음과 같이 하여 조제하였다. 즉, 비스페놀 F 형 에폭시 모노머 (유화쉘 제조, 분자량: 310, 상품명: YL983U) 100중량부, 표면에 실란 커플링제가 코팅된 평균입경이 1.6㎛ 에서 최대입자의 직경이 15㎛ 이하인 SiO2 구형 입자 (아드텍사 제조, 상품명: CRS101-CE) 72중량부 및 레벨링제 (산노푸코사 제조, 상품명: 페레놀S4) 1.5중량부를 용기에 넣고 교반혼합함으로써, 그 점도가 23±1℃ 에서 30∼60Pa·s 인 수지 조성물을 조제하였다. 또한, 경화제로서, 이미다졸 경화제 (시코쿠화성사 제조, 2E4MZ-CN) 6.5중량부를 사용하였다. 그리고, 스루홀 충전용 수지 조성물 (210) 을 충전한 기판을 도체 표면이 노출될 때까지 연마하여 평탄화하고, 100℃ 에서 1시간, 150℃ 에서 1시간의 가열처리를 행함으로써, 스루홀 충전용 수지 조성물 (210) 을 경화시켰다.
다음으로, 전술한 가열처리를 끝낸 기판을, 염화팔라듐 (PdCl2) 및 염화제일주석 (SnCl2) 을 함유하는 촉매액 중에 침지하고, 기판 표면에 팔라듐 금속을 석출시킴으로써 촉매를 부여하였다. 계속해서, 무전해 구리 도금 수용액 중에, 기판을 침지하고, 기판 표면에 두께 0.6∼3.0㎛ 의 무전해 구리 도금막 (211) 을 형성하였다. 또한, 무전해 구리 도금 수용액은 이하의 조성의 것을 사용하였다. 0.03mol/ℓ 황산구리, 0.200mol/ℓ EDTA, 0.1g/ℓ HCHO, 0.100mol/ℓ NaOH, 100㎎/ℓα,α'-비피리딜, 0.10g/ℓ 폴리에틸렌글리콜(PEG). 또한, 무전해 구리 도금의 조건은, 34℃ 의 액온도에서 40분으로 하였다. 이어서, 전해 구리 도금을 실시하여, 무전해 구리 도금막 (211) 상에 두께 20㎛ 의 전해 구리 도금막 (213) 을 형성하였다 (도 7 참조). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 200g/ℓ, 황산구리 80g/ℓ, 첨가제 19.5㎖/ℓ (아토텍쟈판사 제조, 카파라시드GL). 또한, 전해 구리 도금의 조건은, 전류밀도1A/d㎡, 시간 100분, 온도 22±2℃ 로 하였다.
그 후, 이 기판을 통상의 사진법으로 패턴 형상으로 에칭함으로써, 상하 양면에 배선 패턴 (22) 을 형성하여, 코어 기판 (20) 으로 하였다 (도 8 참조). 또한, 절연성 기판 (203) 은 코어 기판 본체 (21) 가, 스루홀 (207) 내의 도금층 (209) 은 스루홀 도체 (24) 가 된다. 계속해서, 배선 패턴 (22) 의 표면을 흑화처리 등으로 조화한 후, 절연층용 수지 필름 (301) 을, 온도 50∼150℃ 까지 승온시키면서, 0.5㎫ 에서 진공 압착 라미네이트하여 부착하였다 (도 9 참조). 이 절연층용 수지 필름 (301) 은 다음과 같이 하여 조제하였다. 즉, 우선 비스페놀 A 형 에폭시 수지 (유화쉘 제조, 상품명: E-1001) 40중량부와, 페놀노볼락형 에폭시 수지 (유화쉘 제조, 상품명: E-154) 60중량부와, 이미다졸형 경화제 (시코쿠화성 제조, 상품명: 2PHZ) 5중량부와 부틸셀로솔브아세테이트 75중량부를 3본 롤러로 교반, 혼합하여 필름 전구체를 조제하였다. 다음으로, 이 필름 전구체를 롤러 코터 (서머트리닉스무역 제조) 를 사용하여, 폴리메틸펜텐(TPX) (미쓰이석유화학공업 제조, 상품명: 오퓨란 X-88, 연화점 180℃) 제의 50㎛ 두께의 필름 형상으로 도포하고, 그 후, 80℃ 에서 2시간, 120℃ 에서 5시간, 150℃ 에서 2시간, 건조경화시켜 두께 40㎛ 의 절연층용 수지 필름을 형성하였다.
다음으로, 절연층용 수지 필름 (301) 에, 두께 1.2㎜ 의 관통구멍이 형성된 마스크를 개재하여, 파장 10.4㎛ 의 CO2 가스 레이저로, 빔 직경 4.0㎜, 톱 햇 모드, 펄스 폭 8.1μsec, 마스크의 관통구멍의 직경 1.0mm, 1쇼트의 조건으로 절연층용 수지 필름 (301) 에 직경 60∼100㎛ 의 스루홀 (303) 을 형성하였다 (도 10 참조). 다음으로, 150℃ 에서 3시간 열처리를 행하고, 절연층용 수지 필름 (301) 을 완전히 경화시켜 제 1 수지 절연층 (31) 으로 하였다. 그리고, 이 제작 도중의 기판을, 60g/ℓ 의 과망간산을 함유하는 80℃ 의 용액에 10분간 침지한 후, 중화용액 (시프레이사 제조) 에 침지하고나서 물세정하였다. 추가로, 제 1 수지 절연층 (31) 의 표면 (스루홀 (303) 의 내벽면도 포함한다) 에, 팔라듐 촉매를 부여함으로써 촉매핵을 부착시켰다. 즉, 이 기판을 염화팔라듐 (PdCl2) 및 염화제일주석 (SnCl2) 을 함유하는 촉매액 중에 침지하여, 팔라듐 금속을 석출시킴로써 촉매를 부여하였다.
다음으로, 이 제작 도중의 기판을 무전해 구리 도금 수용액 중에 침지하고, 제 1 수지 절연층 (31) 의 표면 (스루홀 (303) 의 내벽면도 포함한다) 에, 두께 0.6∼3.0㎛ 의 무전해 구리 도금막 (305) 을 형성하였다 (도 11 참조). 또한, 무전해 구리 도금 수용액은 이하의 조성의 것을 사용하였다. 1.03mol/ℓ 황산구리, 0.200mol/ℓ EDTA, 0.1g/ℓ HCHO, 0.100mol/ℓ NaOH, 100㎎/ℓ α,α'-비피리딜, 0.10g/ℓ 폴리에틸렌글리콜(PEG). 또한, 무전해 구리 도금의 조건은, 34℃ 의 액온도에서 40분으로 하였다.
다음으로, 무전해 구리 도금막 (305) 이 형성된 기판에 시판 중인 감광성 드 라이 필름을 부착하고, 마스크를 탑재하여, 110mJ/㎠ 로 노광하고, 0.8% 탄산나트륨 수용액으로 현상처리함으로써, 두께 25㎛ 의 도금 레지스트 (307) 를 형성하였다 (도 12 참조). 이어서, 이 기판을 50℃ 의 물로 세정하여 탈지하고, 25℃ 의 물로 세정 후, 다시 황산으로 세정하고나서 전해 구리 도금을 실시하여, 도금 레지스트 비형성부에 두께 20㎛ 의 전해 구리 도금막 (309) 을 형성하였다 (도 13 참조). 또한, 전해 구리 도금액은 이하의 조성의 것을 사용하였다. 황산 200g/ℓ, 황산구리 80g/ℓ, 첨가제 19.5㎖/ℓ (아트텍쟈판사 제조, 카파라시드 GL). 또한, 전해 구리 도금의 조건은, 전류밀도 1A/d㎡, 시간 100분, 온도 22±2℃ 로 하였다.
전해 구리 도금 후, 도금 레지스트 (307) 를 5% KOH 로 박리 제거한 후, 도금 레지스트하의 무전해 구리 도금막 (305) 을 황산 및 과산화수소수의 혼합액으로 에칭 제거하여, 독립적인 회로패턴인 제 1 도체층 (32) 을 형성하였다 (도 14 참조). 이 때, 제 1 도체층 (32) 은, 제 1 비아홀 (33) 을 개재하여 코어 기판 (20) 의 배선 패턴 (22) 과 도통 (導通) 하고 있다. 그리고, 이와 같이 패턴 형성한 기판에 대하여, NaOH (10g/ℓ), NaClO2 (40g/ℓ), Na3PO4 (6g/ℓ) 를 함유하는 수용액을 흑화욕 (산화욕) 으로 하는 흑화처리, 및, NaOH (10g/ℓ), NaBH4 (6g/ℓ)을 함유하는 수용액을 환원욕으로 하는 환원처리를 실시하여, 제 1 도체층 (32) 및 비아홀 (33) 의 표면에 조화 면을 형성하였다.
다음으로, 앞에서 사용한 절연층용 수지 필름 (301) 과 동일한 절연층용 수 지 필름 (311) 을, 온도 50∼150℃ 까지 승온시키면서 0.5㎫ 에서 진공 압착 라미네이트하여 부착하였다 (도 15 참조). 계속해서, 앞의 절연층용 수지 필름 (301) (제 1 수지 절연층 (31)) 에 제 1 도체층 (32) 또는 제 1 비아홀 (33) 을 형성하였을 때와 동일한 순서로, 절연층용 수지 필름 (311) (제 2 수지 절연층 (34)) 에 추가로 제 2 도체층 (35) 또는 제 2 비아홀 (36) 을 형성하여, 빌드업층 (30) 을 완성하였다 (도 16 참조). 또한, 도 16 이후에는 기판 단면의 상부 절반분만을 나타낸다.
이 제작 도중의 기판의 양면에, 시판 중인 땜납 레지스트 조성물 (320) 을 20㎛ 의 두께로 도포하였다 (도 17 참조). 이어서, 70℃ 에서 20분간, 70℃ 에서 30분간의 건조처리를 행한 후, 크롬층에 의해 땜납 레지스트 개구부의 원 패턴 (마스크 패턴) 이 묘화된 두께 5㎜ 의 소다 라임 (soda lime) 유리 기판을, 크롬층이 형성된 측을 땜납 레지스트 조성물 (320) 에 밀착시켜 탑재하고, 1000mJ/㎠ 자외선으로 노광하고, 1% 탄산나트륨 수용액으로 현상처리하였다. 그리고 다시, 80℃ 에서 1시간, 100℃ 에서 1시간, 120℃ 에서 1시간, 150℃ 에서 3시간의 조건으로 가열처리함으로써, 패턴화된 땜납 레지스트층 (45) 을 형성하여, 제 2 도체층 (35) 중 최외주에 형성된 배선 패턴 (35a) 의 대략 평탄한 소정의 배선부분을 개구하여 익스터널 패드 (41) 로 함과 함께, 제 2 도체층 (35) 중 최외주 이외의 패턴의 비아홀 (36) 및 그 주연부분을 개구하여 인터널 패드 (43) 로 하였다 (도 18 참조, 개구 직경은 180㎛).
다음으로, 땜납 레지스트층 (45) 을 형성한 기판을, 염화니켈 30g/ℓ, 차아 인산나트륨 10g/ℓ, 시트르산나트륨 10g/ℓ 로 이루어지는 pH5 의 무전해 니켈 도금액에 20분간 침지하여, 패드 (41, 43) 에 두께 5㎛ 의 니켈 도금층을 형성하였다. 다시, 그 기판을, 시안화금칼륨 2g/ℓ, 염화암모늄 75g/ℓ, 시트르산나트륨 50g/ℓ, 차아인산나트륨 10g/ℓ 로 이루어지는 무전해 금 도금액에 93℃ 의 조건으로 23초간 침지시켜, 니켈 도금층 상에 두께 0.03㎛ 의 금 도금층을 형성하였다. 그리고, 니켈 도금 및 금 도금이 실시된 패드 (41, 43) 상에, 땜납 페이스트를 인쇄하여 230℃ 에서 리플로우 (reflow) 함으로써 땜납 범프 (51, 53) 를 형성하여, 다층 프린트 배선판 (10) 을 완성시켰다 (도 19 참조). 이 다층 프린트 배선판 (10) 의 두께는 1㎜ 였다. 그리고, 이 다층 프린트 배선판 (10) 에 인터포저 (60) 를 개재하여, IC 칩 (70) 을 실장하였다. 또한, IC 칩 (70) 과 인터포저 (60) 사이 및 인터포저 (60) 와 다층 프린트 배선판 (10) 사이에는 언더필 (underfill) 을 충전해도 된다.
다음으로, 인터포저 (60) 의 제조방법을 도 20 을 참조하여 설명한다. 여기서는, 32㎜×32㎜×두께 400㎛ 의 절연성 기판인 지르코니아 기판 (601) 을 출발원료로 하였다. 이 지르코니아 기판 (601) 의 영률 (Young's Modulus) 은, 3점 굽힘법으로 측정한 결과, 200㎬ 였다. 이 지르코니아 기판 (601) 의 편면에 우레탄계 레지스트를 형성하고, 통상의 사진법에 의해, IC 의 외부전극에 대응하는 위치에 100㎛ 직경의 개구를 형성하였다. 이어서, 레지스트가 형성되어 있는 측으로부터, 마키나사 제조의 샌드블라스트 장치로, 하기의 조건으로, 샌드블라스트 처리하여 φ100㎛ 의 스루홀 (603) 을 형성하고, 그 후 레지스트를 박 리하였다 (도 20(a) 참조). 스루홀 (603) 의 배치는 IC 칩 (70) 의 외부전극에 1:1 로 대응하도록 하였다. 샌드블라스트 조건은, 숫돌 입자를 합성 다이아몬드, 숫돌 입경을 평균입경 25㎛, 압력을 0.2㎫, 쇼트수를 60 으로 하였다.
이와 같이 스루홀 (603) 을 형성한 기판 (601) 에, 금속 피막 (605) 을 형성하였다. 이 금속 피막 (605) 은, 기판 (601) 의 표면 및 스루홀 (603) 의 내벽에, 우선 스퍼터에 의해 0.1㎛ 의 크롬 피막을 형성하고, 계속해서 그 크롬 피막 상에 0.14㎛ 의 구리 피막을 증착함으로써 제작하였다 (도 20(b) 참조). 다음으로, 이 기판 (601) 을 무전해 구리 도금 수용액 중에 침지하여, 기판 (601) 의 표면과 스루홀 (603) 의 내벽에 두께 0.6∼3.0㎛ 의 무전해 구리 도금막 (607) 을 형성하였다 (도 20(c) 참조). 이 때의 무전해 구리 도금액의 조성은 이하와 같다. 황산구리 0.03mol/ℓ, EDTA 0.200mol/ℓ, HCHO 0.18g/ℓ, NaOH 0.100mol/ℓ, α,α'-비피리딜 100㎎/ℓ, 폴리에틸렌글리콜(PEG) 0.10g/ℓ. 또한, 무전해 구리 도금의 조건은, 34℃ 의 액온도에서 40분으로 하였다. 계속해서, 무전해 구리 도금막 (607) 상에, 스루홀 (603) 내에 우선적으로 석출되는 도금액 및 도금 조건을 사용하여, 스루홀 (603) 내의 충전 및 기판 (601) 의 표면에 전해 구리 도금막 (609) 을 형성하였다 (도 20(d) 참조). 이 때의 전해 도금액의 조성은 다음과 같다. 황산 150g/ℓ, 황산구리 160g/ℓ, 첨가제 19.5㎖/ℓ. 또한, 전해 도금의 조건은, 전류밀도를 6.5A/d㎡, 시간을 80분, 온도를 22±2℃, 교반을 분류(噴流)교반으로 하였다.
그 후, 양면을 기판 (601) 의 표면이 노출될 때까지 연마하였다. 그리 고, 노출된 양면의 비아홀의 구리 도금 상에, 니켈 (5㎛), 금 도금 (0.03㎛) 을 실시하여, 랜드 (613) 를 형성하였다 (도 20(e) 참조). 또한, 니켈 도금은, 염화니켈 30g/ℓ, 차아인산나트륨 10g/ℓ, 시트르산나트륨 10g/ℓ 로 이루어지는 pH5 의 무전해 니켈 도금액에 20분간 침지함으로써 행하였다. 또한, 금 도금은, 시안화금칼륨 2g/ℓ, 염화암모늄 75g/ℓ, 시트르산나트륨 50g/ℓ, 차아인산나트륨 10g/ℓ 로 이루어지는 무전해 금 도금액에 93℃ 의 조건으로 23초간 침지함으로써 행하였다. 계속해서 랜드 (613) 상에 땜납을 마스크 인쇄하고, 그 후 230℃ 에서 리플로우하여 땜납 범프 (615) 를 형성하여, 인터포저 (60) 를 완성하였다 (도 20(f) 참조). 또한, 땜납 인쇄는 생략해도 상관없다.
이상 상세히 설명한 반도체 탑재용 기판 (80) 에서는, IC 칩 (70) 이 발열하면, 익스터널 패드 (41) 와 인터포저 (60) 의 접합부분에는 인터널 패드 (43) 와 인터포저 (60) 의 접합부분에 비하여 큰 전단응력이 가해지지만, 익스터널 패드 (41) 는 대략 평탄하게 형성되어 있기 때문에, 땜납 범프 (51) 에 의해 인터포저 (60) 와 접합할 때에 땜납 범프 (51) 의 내부에 보이드가 형성되거나 또는 코너부가 형성되는 일이 없다. 이와 같이, 익스터널 패드 (41) 와 인터포저 (60) 의 접합부분에는 응력이 집중되기 쉬운 보이드 또는 코너부가 존재하지 않기 때문에, 땜납 범프 (51) 는 용이하게는 파괴되지 않는다. 따라서, 이 반도체 탑재용 기판 (80) 에 의하면, 장기에 걸쳐 접합 신뢰성을 유지할 수 있다.
또한, 익스터널 패드 (41) 는, 제 2 수지 절연층 (34) 상에서 패드군 (40) 보다 외측에 형성된 배선 패턴 (35a) 에 접속되고, 인터널 패드 (43) 는, 제 2 수 지 절연층 (34) 의 아래에 형성된 도체층 (32) 에 접속되어 있기 때문에, 제 2 수지 절연층 (34) 의 표면에서는, 인터널 패드 (43) 로부터 패드군 (40) 의 외측으로 배선을 인출할 필요가 없다. 이 때문에, 패드군 (40) 의 외측에 형성되는 배선 패턴 (35a) 의 배선을 치밀하게 할 수 있다. 또한, 인터널 패드 (43) 는 익스터널 패드 (41) 와 전기적으로 접속되어 있어도 되고, 익스터널 패드 (41) 는 다른 익스터널 패드 (41) 와 전기적으로 접속되어 있어도 된다. 이 경우에도 배선 패턴 (35a) 의 배선을 치밀하게 할 수 있다는 효과는 손상되지 않는다.
또한, 인터널 패드 (43) 는, 제 2 비아홀 (36) 로서 형성되어 있다. 이 때문에, 인터널 패드 (43) 와 인터포저 (60) 를 땜납 범프 (53) 로 접합할 때에 도 21(a) 에 나타내는 바와 같이 코너부 (53a) 또는 보이드 (53b) 가 형성되는 경우가 있지만, 인터널 패드 (43) 는 익스터널 패드 (41) 에 비하여 중심으로부터의 거리가 짧기 때문에, 땜납 범프 (53) 에 가해지는 전단응력이 작으므로 이 땜납 범프 (53) 는 용이하게는 파괴되지 않는다. 그것에 대하여, 익스터널 패드는 평탄하기 때문에, 코너부 (53a) 또는 보이드 (53b) 가 생기지 않는다. 이 비아홀 (36) 은, 도 21(b) 에 나타내는 바와 같이 도전재 (예를 들어 구리 또는 구리 합금 등) 로 충전되어 있어도 된다. 이렇게 하면, 인터널 패드 (43) 와 인터포저 (60) 를 땜납 범프 (53) 로 접합할 때에 보이드 또는 코너부가 형성되는 일이 없기 때문에, 응력이 집중되기 어려워지는 점에서 한층 더 파괴되기 어려워진다. 또한, 도 21(a) 에서는, 비아홀 (36) 의 바닥면의 구석, 요컨대 코너부에 발생하는 보이드 (53b) 를 나타내었지만, 보이드는 이러한 바닥면의 구석에만 발생하는 것은 아니라, 예를 들어 인쇄 중에 공기를 말려들게 하였을 때에는 충전재의 한가운데 부근에 보이드가 발생하는 경우도 있고, 한번 발생한 보이드가 리플로우시에 다른 장소로 이동하는 경우도 있다. 또한 비아홀 (36) 의 바닥면의 구석은 코너부 (53a) 와 마찬가지로, 코너부의 하나이다,
또한, 인터포저 (60) 는 세라믹이기 때문에 강성이 높지만, IC 칩 (70) 의 열팽창계수와 수지제 다층 프린트 배선판 (10) (코어 기판도 빌드업층의 절연층도 수지제) 의 열팽창계수의 중간 값을 갖는 것이 많은 점에서, 인터포저 (60) 의 재질로서 바람직하다. 이러한 세라믹제 인터포저 (60) 를 사용하면, 그 강성에 의해 IC 칩 (70) 및 다층 프린트 배선판 (10) 이 동일 방향으로 휘기 어려워져 접속 신뢰성이 저하되는 경향이 있지만, 여기서는 익스터널 패드 (41) 를 평탄 형상으로 하고 있기 때문에, 접속 신뢰성을 유지하는 것이 가능해진다.
또한, 외주영역 (Aext) 은 패드군 (40) 의 최외주 열로 하고 있기 때문에, 가장 큰 전단응력을 받는 최외주 열의 익스터널 패드 (41) 와 인터포저 (60) 의 접합부분의 접합 신뢰성을 높일 수 있다. 단, 외주영역 (Aext) 은 패드군 (40) 의 최외주를 1열째로 하였을 때 이 1열째로부터 내주측으로 3열째까지의 영역으로 하거나 또는 1열째로부터 내주측으로 5열째까지의 영역으로 해도 된다. 이렇게 하면, 비교적 큰 전단응력을 받기 쉬운 최외주 부근의 패드와 인터포저 (60) 의 접합부분의 접합 신뢰성을 높일 수 있다.
또한, 익스터널 패드 (41) 가 형성된 배선 패턴 (35a) 은, 이 익스터널 패드 (41) 보다 외주 위치에 형성된 비아홀 (36) 을 개재하여 하방의 제 1 도체층 (32) 과 접합하도록 하고 있기 때문에, 인터널 패드 (43) 로부터 제 1 도체층 (32) 에의 접합부분 및 익스터널 패드 (41) 로부터 제 1 도체층 (32) 에의 접합부분을 서로 간섭하지 않도록 형성할 수 있다.
그리고 또한, 인터널 패드 (43) 는, 모두 비아홀 (11) 을 개재하여 제 1 도체층 (32) 에 전기적으로 접속되어 있기 때문에, 인터널 패드 (43) 가 형성되어 있는 제 2 수지 절연층 (34) 상에 있어서, 기판 외주방향으로 배선을 인출할 필요가 없다. 이와 같이 인터널 패드 (43) 로부터 기판 외주방향으로 배선을 인출하지 않기 때문에, 인터널 패드 (43) 로부터 기판 외주방향으로 배선을 인출하는 경우에 비하여 익스터널 패드 (41) 가 방해가 되는 일이 없다. 또한, 익스터널 패드 (41) 로부터 기판 외주방향으로 인출하는 배선을 조밀하게 하여 전체적으로 배선밀도를 높게 할 수 있기 때문에, 각 패드 (41, 43) 의 피치 간격을 좁게 할 수 있고, 나아가서는 패드군 (40) 의 최외주 열에서 대각으로 위치하는 한 쌍의 패드 사이의 거리가 짧아져, 이 패드 사이에 걸리는 전단응력이 감소한다.
실시예
다음으로, 전술한 실시형태에서 설명한 제조 순서에 따라, 도 22 의 테이블에 나타내는 실시예 1∼8 및 비교예 1 의 익스터널 패드 및 인터널 패드를 구비한 반도체 탑재용 기판을 제작하고, 각 예에 관해서 인터포저를 개재하여 IC 칩을 탑재하였다. 또한, 패드군은 φ145㎛ 의 패드를 지그재그 형상으로 세로 30개×가로 30개 병렬하여 형성하고, 인접하는 패드 간 거리는 180㎛ (도 22 참조) 로 하였다. 또한, 비교예 1 에서는 익스터널 패드를 비아홀로 하여 바로 아래의 제 1 도체층과 접속하고, 홀내를 구리 도금으로 충전하지 않았다. 이들 반도체 탑재용 기판에 관해서, IC 칩을 개재한 특정 회로의 전기저항 (IC 칩 탑재 기판의 IC 칩 탑재면과는 반대측 면에 노출되어 IC 칩과 도통해 있는 한 쌍의 전극 사이의 전기저항) 을 측정하여, 그 값을 초기치로 하였다. 그 후, 이들 반도체 탑재용 기판에, -55℃×5분, 125℃×5분을 1사이클로 하여 이것을 1500사이클 반복하는 히트 사이클 시험을 행하였다. 이 히트 사이클 시험에 있어서, 250사이클째, 500사이클째, 750사이클째, 1000사이클째, 1500사이클째의 전기저항을 측정하여, 초기치와의 변화율 (100×(측정치-초기치)/초기치(%)) 를 구하였다. 그 결과를 도 22 의 테이블에 나타낸다. 이 테이블 중, 전기저항의 변화율이 ±3% 이내인 것을 「특히 양호」(◎), ±3∼7% 인 것을 「양호」(○), ±7∼10% 인 것을「보통」(△), ±10% 를 초과한 것을 「불량」(×) 로 하였다. 또한, 규격품에 요구되는 사양 (specification) 은 1000사이클째의 변화율이 ±10% 이내 (요컨대 평가에서 ◎, ○ 또는 △) 이다.
이 테이블로부터 명백하듯이, 실시예 1∼8 은 모두 비교예 1 보다 장기에 걸쳐 접합 신뢰성이 유지됨을 알 수 있었다. 또한, 인터널 패드를 필드 비아로 한 실시예 5∼8 에서는, 필드 비아로 하지 않은 실시예 1∼4 와 비교하여, 보다 장기에 걸쳐 접합 신뢰성이 유지됨을 알 수 있었다. 또한, 익스터널 패드를 패드군의 최외주 열만으로 한 경우 (실시예 1, 5) 에 비하여, 최외주 열∼3열째까지로 한 경우 (실시예 2, 6) 또는 최외주 열∼5열째까지로 한 경우 (실시예 3, 7) 또는 최외주 열∼10열째까지로 한 경우 (실시예 4, 8) 와 같이 익스터널 패드를 다수열 로 한 쪽이 좋은 결과가 되었다.
다음으로, 패드군의 최외주로부터의 열수 (n) 와 최외주로부터 n열째의 범프에 가해지는 전단응력/중앙부의 범프에 가해지는 전단응력 (전단응력비라 함) 의 관계에 관해서 설명한다. 반도체 탑재용 기판 (실시예 1∼8 과 마찬가지로, 패드군은 φ145㎛ 의 패드를 지그재그 형상으로 세로 30개×가로 30개 병렬하여 형성하고, 인접하는 패드 간 거리는 180㎛ (도 22 참조) 로 하였다) 에 관해서 최외주로부터의 열수 n 을 변화시켜 3D 스트립 시뮬레이션을 행함으로써, 최외주로부터 n열째의 범프에 가해지는 전단응력비를 계산하였다. 그 결과를 도 23 의 테이블 및 그래프에 나타낸다. 도 23 으로부터 명백하듯이, 최외주로부터 n열째의 범프에 가해지는 전단응력비는, n 이 1∼6 에서는 매우 크고, n 이 7 부터 작아지고, n 이 10 이상에서 대략 일정해졌다. 따라서, 패드군 중 최외주로부터 6열째까지, 바람직하게는 10열째까지를 외주영역으로 하고, 이 외주영역에 형성된 패드를 대략 평탄한 형상으로 하여 본 발명의 효과가 얻어지도록 하는 것이 바람직하다.
다음으로, 실시예 1 및 비교예 1 의 최외주의 땜납 범프 100개를 X-RAY TVSYSTEM ((주)시마즈제작소 제조) 로 관찰하여 5㎛ 이상의 보이드를 갖는 땜납 범프의 수를 카운트한 결과, 실시예 1 에서는 0/100, 비교예 1 에서는 10/100 이라는 결과가 되었다. 이 결과로부터도 익스터널 패드가 대략 평탄 형상인 것에 땜납 범프를 형성하는 것은 수명을 연장하는 데 유효함을 알 수 있다. 또한, 별도의 효과로서, 땜납 범프의 저항이 저하되고, IC 에의 전원 공급이 순조롭게 되 어, 오동작이 없어진다는 효과도 얻어진다. 이 효과는 인터널 패드를 필드 비아로 하면 더욱 커진다.
다음으로, 전술한 실시형태에서 설명한 제조 순서에 따라, 도 24 의 테이블에 나타내는 실시예 9∼28 의 익스터널 패드 및 인터널 패드를 구비한 반도체 탑재용 기판을 제작하고, 각 예에 관해서, 도 20 에 나타낸 제조 순서에 따라 제작한 인터포저를 개재하여 IC 칩을 탑재하였다. 또한, 인터포저의 두께는 도 24 의 테이블의 「두께의 비율」의 값이 되도록 설정하고, 스루홀은 도 20(a) 에 있어서 샌드블라스트의 쇼트수를 인터포저의 두께에 맞춰 변경 (단위두께 당 쇼트수에 인터포저의 두께를 곱한 값으로 한다) 함으로써 조정하였다. 그리고, 실시예 9∼28 에 관해서도 상기와 동일한 히트 사이클 시험을 실시하여 평가하였다. 그 결과도 함께 도 24 의 테이블에 나타내었다. 실시예 9∼28 의 히트 사이클 시험결과를 인터포저의 두께/프린트 배선판 (= 코어 기판 + 빌드업층) 의 두께에 주목하여 비교하면, 이 값이 0.1∼0.8 의 범위에 있는 것이 바람직하고, 0.2∼0.4 의 범위에 있는 것이 더욱 바람직함을 알 수 있다. 인터포저의 두께/프린트 배선판의 두께가 지나치게 작으면, 인터포저의 두께가 얇기 때문에 히트 사이클시에 반복하여 발생하는 휨에 인터포저가 견디지 못하여 평가가 저하되는 경향을 나타낸 것으로 추찰된다. 반대로, 인터포저의 두께/프린트 배선판의 두께가 지나치게 크면, 인터포저의 강성이 높아져, IC 칩 또는 프린트 배선판의 휨을 추종하지 않게 되어 평가가 저하되는 경향을 나타낸 것으로 추찰된다.
다음으로, 전술한 실시형태에서 설명한 제조 순서에 준하여, 도 25(d) 에 나 타내는 구조를 갖는 다층 프린트 배선판 (110) 을 제조하였다. 여기서는, 도 15 의 공정에서 절연층용 수지 필름 (311) 을 부착한 후 (도 25(a) 는 도 15 와 동일), 인터널 패드 (43) 를 형성하는 전체 위치에 스루홀을 형성하는 것이 아니라, 일부에 스루홀 (303b) 을 형성하고 (도 25(b) 참조), 그 후, 제 2 도체층 (35) 또는 제 2 비아홀 (36) 을 형성하고 (도 25(c) 참조), 땜납 레지스트층 (45) 또는 땜납 범프 (51, 53) 를 형성하여 다층 프린트 배선판 (110) 을 완성시켰다 (도 25(d) 참조). 이 다층 프린트 배선판 (110) 은, 제 2 도체층 (35) 중 비아홀 (36a) 을 갖는 배선 패턴 (35a) 의 대략 평탄한 배선부분에 형성된 익스터널 패드 (41), 제 2 도체층 (35) 중 이 익스터널 패드 (41) 의 내측에 형성되어 비아홀 (36b) 을 갖는 인터널 패드 (43), 이 인터널 패드 (43) 와 제 2 도체층 (35) 으로 배선된 인터널 패드 (43c) 등을 구비하고 있다. 요컨대, 다층 프린트 배선판 (110) 은, 전체 인터널 패드 (43, 43c) 가 비아홀 (36b) 을 갖는 것이 아니고, 스루홀을 형성하지 않은 인터널 패드 (43c) 는 도 25(d) 에 나타내는 바와 같이 평탄한 배선의 일부가 되었다.
그런데, 이러한 제조 순서에 의해 도 26 의 테이블에 나타내는 실시예 29∼33 의 다층 프린트 배선판을 제작하였다. 여기서, 인터널 패드 (43, 43c) 의 총 수에 대한 비아홀 (36b) 의 수의 비율은, 레이저 가공기에 입력되는 스루홀 형성위치에 관한 데이터를 변경함으로써 조정하였다. 이들 다층 프린트 배선판에 실시예 1 과 동일한 인터포저 및 IC 칩을 실장하고, 실시예 1 과 동일하게 하여 히트 사이클 시험을 행하여 평가하였다. 그 결과를 도 26 의 테이블에 나타내 었다. 이 도 26 의 테이블로부터 명백하듯이, 인터널 패드의 총 수에 대한 비아홀 (36b) 의 수의 비율이 1/3∼2/3 일 때, 접속 신뢰성이 한층 더 장기화됨을 알 수 있다. 이 비율이 작을수록 패드의 피치를 협피치로 하여 프린트 배선판을 소형화하였지만, 이 비율이 2/3 이하가 되면 프린트 배선판의 소형화가 진행되어 접합부에 가해지는 전단응력이 작아지는 점에서 접속 신뢰성이 한층 더 장기화된 것으로 추찰된다. 단, 이 비율이 1/3 미만이 되면, 제 2 수지 절연층 (빌드업층의 최외 절연층) 을 관통하는 비아홀수가 적어지기 때문에, 제 2 수지 절연층이 변형되기 쉬워지고, 그것에 기인하여 장기 접속 신뢰성이 약간 손상된 것으로 추찰된다.
본 발명의 반도체 탑재용 기판은, 반도체 탑재기기를 사용하는 각종 산업, 예를 들어 전기 산업, 통신기기 산업, 자동차 산업 등의 분야에 이용된다.
도 1 은 반도체 탑재용 기판의 구성의 개략을 나타내는 단면도이다.
도 2 는 다층 프린트 배선판의 평면도이다.
도 3 은 다층 프린트 배선판의 제조공정도이다.
도 4 는 다층 프린트 배선판의 제조공정도이다.
도 5 는 다층 프린트 배선판의 제조공정도이다.
도 6 은 다층 프린트 배선판의 제조공정도이다.
도 7 은 다층 프린트 배선판의 제조공정도이다.
도 8 은 다층 프린트 배선판의 제조공정도이다.
도 9 는 다층 프린트 배선판의 제조공정도이다.
도 10 은 다층 프린트 배선판의 제조공정도이다.
도 11 은 다층 프린트 배선판의 제조공정도이다.
도 12 는 다층 프린트 배선판의 제조공정도이다.
도 13 은 다층 프린트 배선판의 제조공정도이다.
도 14 는 다층 프린트 배선판의 제조공정도이다.
도 15 는 다층 프린트 배선판의 제조공정도이다.
도 16 은 다층 프린트 배선판의 제조공정도이다.
도 17 은 다층 프린트 배선판의 제조공정도이다.
도 18 은 다층 프린트 배선판의 제조공정도이다.
도 19 는 다층 프린트 배선판의 단면도이다.
도 20 은 인터포저의 제조공정도이다.
도 21 은 인터널 패드의 단면도로서, (a) 는 인터널 패드를 미충전 비아홀로 하였을 때의 단면도, (b) 는 인터널 패드를 충전 완료된 비아홀 (필드 비아 ; filled via) 로 하였을 때의 단면도이다.
도 22 는 실시예 1∼8 및 비교예 1 의 히트 사이클 시험의 결과를 나타내는 테이블이다.
도 23 은 3D 스트립 시뮬레이션의 결과를 나타내는 테이블 및 그래프이다.
도 24 는 실시예 9∼28 의 히트 사이클 시험의 결과를 나타내는 테이블이다.
도 25 는 다른 다층 프린트 배선판의 제조공정도이다.
도 26 은 실시예 29∼33의 히트 사이클 시험의 결과를 나타내는 테이블이다.

Claims (8)

  1. 코어 기판;
    배선 패턴이 형성된 도체층과 절연층이 상기 코어 기판 상에 교대로 적층된 빌드업층;
    상기 빌드업층의 최외 절연층 상에 형성된 패드군; 및
    상기 패드군과 전기적으로 접속되는 인터포저를 구비하며,
    상기 패드군 중 외주 영역에 형성된 익스터널 패드는 평탄 형상이고, 상기 인터포저와 상기 패드는 땜납으로 접합되고,
    상기 빌드업층을 이루는 절연층 및 상기 코어 기판의 적어도 일방은 수지로 형성되고, 상기 인터포저는 세라믹의 단층으로 형성되고,
    상기 인터포저의 두께는 상기 코어 기판 및 상기 빌드업층을 포함하여 이루어지는 프린트 배선판 두께의 0.2 ~ 0.4 배인, 반도체 탑재용 기판.
  2. 제 1 항에 있어서,
    상기 익스터널 패드는, 상기 최외 절연층 상에 형성된 최외 도체층 중 상기 패드군보다 외측에 형성된 배선 패턴에 접속되고, 상기 패드군 중 상기 외주 영역보다 내측의 내주 영역에 형성된 인터널 패드는, 상기 익스터널 패드에 접속되거나 또는 상기 최외 절연층 아래에 형성된 도체층에 접속되어 있는, 반도체 탑재용 기판.
  3. 제 2 항에 있어서,
    상기 인터널 패드는, 상기 최외 절연층을 관통하는 비아홀인, 반도체 탑재용 기판.
  4. 제 2 항에 있어서,
    상기 인터널 패드는 복수 형성되어 있고,
    상기 복수의 인터널 패드 중 2 이상의 인터널 패드가 상기 인터널 패드와 동일 면 또는 동일 면보다 상방에서 전기적으로 접속되어 그룹화되고,
    상기 그룹화된 인터널 패드에는 상기 최외 절연층을 관통하는 비아홀로서 형성된 것 및 상기 비아홀로서가 아니라 평탄하게 형성된 것이 혼재되어 있는, 반도체 탑재용 기판.
  5. 제 4 항에 있어서,
    상기 복수의 인터널 패드의 총 수에 대한, 상기 복수의 인터널 패드 중 상기 비아홀로서 형성된 것의 비율은, 1/3 ∼ 2/3 인, 반도체 탑재용 기판.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 비아홀은, 도전재로 충전되어 있는, 반도체 탑재용 기판.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 익스터널 패드는, 상기 패드군의 최외주 열의 패드인, 반도체 탑재용 기판.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 패드군은 세로 30 개 이상, 가로 30 개 이상의 패드로 이루어지고, 상기 익스터널 패드는 상기 패드군의 최외주 열을 1 열째로 하였을 때, 1 열째에서 n 열째 (n 은 2 ∼ 10 중 어느 하나의 정수) 까지의 영역에 있는 패드인, 반도체 탑재용 기판.
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