TWI686924B - 積體電路及其測試方法 - Google Patents

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Abstract

一種積體電路，其包括基板、第一晶粒、以及第二晶粒。基板具有第一類比基板接合墊。第一晶粒配置在該基板上，且包括第一類比晶粒接合墊、第一電壓轉換電路、以及第一數位晶粒接合墊。第一類比基板接合墊透過第一接合線電性連接第一類比晶粒接合墊。第一電壓轉換電路電性連接第一類比晶粒接合墊。第一數位晶粒接合墊電性連接第一電壓轉換電路。第二晶粒配置在該基板上，且具有第二數位晶粒接合墊。第一數位晶粒接合墊透過第二接合線電性連接第二數位晶粒接合墊。

Description

積體電路及其測試方法
本申請案係關於一種積體電路，特別是有關於一種多個晶粒封裝的積體電路及其測試方法。
系統整合目前是半導體產業發展的一重要趨勢。系統整合技術主要包括系統級封裝（System in Package，SiP）、系統級晶片（System on Chip，SoC）等。SiP是指在一積體電路（Integrated Circuit，IC）包裝體中包括多個晶粒之封裝。由於SiP具有微型化、異質性整合（Heterogeneous Integration）、低成本、較短的開發時間、較高的產品效能等優點，使得SiP近來不斷地發展與改良。然而，對於SiP IC而言，由於封裝體的接腳數量有限，使得沒有足夠的接腳可切換用於測試內部的多個晶粒。因此，可能無法對晶粒進行完整的測試。
因此，本發明提供一種採用多晶粒封裝的積體電路，其可在有限的封裝體的接腳數量下，透過共享接腳的方式來對多個晶粒進行測試。
本發明一實施例提供一種積體電路，其包括基板（例如，導線架（lead frame））、第一晶粒、以及第二晶粒。基板具有第一類比基板接合墊（例如，一內引腳接合墊（inner lead bonding pad））。第一晶粒配置在該基板上，且包括第一類比晶粒接合墊、第一電壓轉換電路、以及第一數位晶粒接合墊。第一類比基板接合墊透過第一接合線電性連接第一類比晶粒接合墊。第一電壓轉換電路電性連接第一類比晶粒接合墊。第一數位晶粒接合墊電性連接第一電壓轉換電路。第二晶粒配置在該基板上，且具有第二數位晶粒接合墊。第一數位晶粒接合墊透過第二接合線電性連接第二數位晶粒接合墊。
本發明一實施例提供一種測試方法，用於積體電路。此積體電路包括基板、第一晶粒、以及第二晶粒。基板具有第一類比基板接合墊，第一晶粒具有第一類比晶粒接合墊以及第一數位晶粒接合墊，第二晶粒具有第二數位晶粒接合墊。此測試方法包括以下步驟：於第一測試期間，提供第一類比測試輸入信號至第一類比基板接合墊；透過第一類比晶粒接合墊將第一類比測試輸入信號傳送至第一晶粒的第一電壓轉換電路；由第一電壓轉換電路將第一類比測試輸入信號轉換為第一數位測試輸入信號；透過第一數位晶粒接合墊將第一數位測試輸入信號傳送至第二數位晶粒接合墊；以及以該第一數位測試輸入信號來對該第二晶粒進行一第一測試操作。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖係表示根據本發明一實施例的積體電路（Integrated Circuit）的外觀。參閱第1圖，在此實施例中，積體電路1包括複數晶粒，且例如以系統級封裝（System in Package，SiP）方式對積體電路1進行封裝。在第1圖的實施例中，封裝體具有複數個接腳10，且這些接腳是設置在封裝體四側的扁平接腳。在其他實施例中，積體電路1的接腳可以是配置成陣列的插針、配置成網格陣列的平面接腳、配置成陣列的球狀接腳等等。於下文中，將以以積體電路1包括兩個晶粒為例來進行說明。
參閱第2A-2B圖，積體電路1包括基板20以及晶粒21與22。在一實施例中，基板20可以一導線架（lead frame）來實施。晶粒21與22可以水平或垂直封裝法的方式配置。參閱第2A圖，在一實施例中，晶粒21與22係以水平封裝法進行配置。在此實施例中，晶粒21與22都是直接接觸基板20，詳細來說，晶粒21與22以彼此平行且非重疊的方式與基板20接合。參閱第2B圖，在另一實施例中，晶粒21與22係以垂直封裝法進行配置。在此實施例中，晶粒21直接接觸基板20，且晶粒22疊在晶粒21之上，詳細來說，晶粒21與22係堆疊的方式與基板20接合。根據本發明一實施例，積體電路1為一觸控系統積體電路，且晶粒21與22中的一者為一感測器積體電路，另一者為微控制器（Microcontroller，MCU）。第2A-2B圖中僅顯示基板20以及晶粒21與22之間的相對位置，未顯示基板20以及晶粒21與22各自的金屬導線與接合墊以及彼此之間的接合線，這些將顯示於第3圖。以下將透過第2B圖所示的積體電路1為例來說明。
第3圖係表示根據本發明一實施例的積體電路1的佈局配置。參閱第3圖，基板20包括複數接合墊，且每一接合墊電性連接封裝體的一接腳10。在一實施例中，基板20的接合墊為積體電路1的內引腳接合墊（inner lead bonding pad）。為了清楚呈現，第3圖僅顯示基板20的部分接合墊，包括接合墊A1~A4與D1~D3，其中，接合墊A1~A4作為傳送/接收類比信號的類比基板接合墊，接合墊D1~D3作為傳送/接收數位信號的數位基板接合墊。如第3圖所示，晶粒21包括複數接合墊以及電壓轉換電路210~213。在第3圖的實施例中，晶粒21的接合墊包括BA1~BA4與BD1~BD6、BD2’，其中，接合墊BA1~BA4作為傳送/接收類比信號的類比晶粒接合墊，接合墊BD1~BD6作為傳送/接收數位信號的數位晶粒接合墊。在其他實施例中，晶粒21可具有其他的類比晶粒接合墊以及/或數位晶粒接合墊。每一電壓轉換電路電性連接於一類比晶粒接合墊與一數位晶粒接合墊之間。參閱第3圖，電壓轉換電路210透過金屬線ML20與ML22電性連接於類比晶粒接合墊BA1與數位晶粒接合墊BD6之間，電壓轉換電路211透過金屬線ML21與ML23電性連接於類比晶粒接合墊BA2與數位晶粒接合墊BD5之間，電壓轉換電路212透過金屬線ML24與ML26電性連接於類比晶粒接合墊BA3與數位晶粒接合墊BD4之間，且電壓轉換電路213透過金屬線ML25與ML27電性連接於類比晶粒接合墊BA4與數位晶粒接合墊BD3之間。晶粒22的接合墊包括TD1~TD6，其作為傳送/接收數位信號的數位晶粒接合墊。在其他實施例中，晶粒21可具有其他的數位晶粒接合墊。
接下來將說明基板20以及晶粒21與22之間的連接關係。在基板20與晶粒21之間，類比基板接合墊A1與類比晶粒接合墊BA1透過接合線BL20電性連接，類比基板接合墊A2與類比晶粒接合墊BA2透過接合線BL21電性連接，類比基板接合墊A3與類比晶粒接合墊BA3透過接合線BL22電性連接，類比基板接合墊A4與類比晶粒接合墊BA4透過接合線BL23電性連接，數位基板接合墊D1與數位晶粒接合墊BD1透過接合線BL24電性連接，以及數位基板接合墊D2與數位晶粒接合墊BD2透過接合線BL25電性連接。在晶粒21與22之間，數位基板接合墊BD5與TD5透過接合線BL28電性連接，數位基板接合墊BD6與TD6透過接合線BL27電性連接，數位基板接合墊BD4與TD4透過接合線BL29電性連接，數位基板接合墊BD3與TD3透過接合線BL30電性連接，以及數位基板接合墊BD2’與TD1透過接合線BL31電性連接。根據上述可知，基板20的數位接合墊D2透過接合線BL25電性連接晶粒21的數位晶粒接合墊BD2，接著在晶粒21上透過接合線ML28由數位晶粒接合墊BD2轉接至BD2’，最後數位晶粒接合墊BD2再透過接合線BL31電性連接至數位晶粒接合墊TD1。此外，在基板20與晶粒22之間，數位基板接合墊D3與數位晶粒接合墊TD2透過接合線BL26電性連接。
在本發明實施例中，電壓轉換電路210~213的每一者係操作以根據所接收到的一輸入信號的電壓位準來產生具有一特定位準的輸出信號。在一實施例中，舉例來說，一電壓轉換電路可根據其電壓位準低於一臨界值的輸入端信號來產生具有一低電壓位準的輸出信號，且可根據其電壓位準高於此臨界值的輸入端信號來產生具有一高電壓位準的輸出信號。換句話說，此電壓轉換電路的操作如同一類比數位轉換器。在另一實施例中，舉例來說，一電壓轉換電路可根據至少一輸入端信號來產生具有一具有特定電壓位準的輸出信號。換句話說，此電壓轉換電路的操作如同一數位類比轉換器。
根據本發明一實施例，晶粒21的電壓轉換電路210~213的每一者包括一位準移位電路（Level Shift Circuit，LS）或電壓產生電路（Voltage Generation Circuit，GV），且包括一切換電路。第4A-4B圖係表示根據本發明一實施例的電壓轉換電路40與41，其中，電壓轉換電路40可做為電壓轉換電路210與211中的任一者。電壓轉換電路41可做為電壓轉換電路212與213中的任一者。參閱第4A圖，電壓轉換電路40包括位準移位電路400與切換電路401，其中，切換電路401還包括開關401A與401B。在第4A圖中，除了顯示電壓轉換電路40以外，還顯示控制電路42與一對應的操作電路43，此兩者都設置在晶粒21上。為了能清楚地顯示基板20、晶粒21、與晶粒22各自的金屬導線與接合墊以及彼此之間的接合線，第3圖中未顯示控制電路42與操作電路43。其中，控制電路42係設置來控制切換電路401，而操作電路43則係設置來執行晶粒21的一特定操作。第4A圖中的接合墊BAx作為類比晶粒接合墊BA1或BA2，且接合墊BDy作為接合墊數位晶粒接合墊BD5或BD6。當電壓轉換電路40作為電壓轉換電路210時，接合墊BAx是類比晶粒接合墊BA1，接合墊BDy則是數位晶粒接合墊BD6；當電壓轉換電路40作為電壓轉換電路211時，接合墊BAx是類比晶粒接合墊BA2，接合墊BDy則是數位晶粒接合墊BD5。位準移位電路400的輸入端電性連接接合墊BAx，且其輸出端電性連接切換電路401的輸入端IN401。開關401A電性連接切換電路401的輸入端IN401與輸出端OUT401A之間，且開關401B電性連接切換電路401的輸入端IN401與輸出端OUT401B之間。控制電路42電性連接開關401A與401B，以控制開關401A與401B的導通/截止狀態。操作電路43電性連接輸出端OUT401A，而接合墊BDy電性連接輸出端OUT401B。下文中將以電壓轉換電路40作為電壓轉換電路210作為例子來說明。
參閱第3與4A圖，當積體電路1處於一測試模式以測試操作電路43時，類比基板接合墊A1接收來自一測試機台的類比測試輸入信號SAin1，且類比測試輸入信號SAin1透過接合線BL20傳送至類比晶粒接合墊BA1（接合墊BAx作為類比晶粒接合墊BA1）。此時，位準移位電路400透過金屬線（即金屬線ML20）自類比晶粒接合墊BA1接收類比測試輸入信號SAin1，並根據類比測試輸入信號SAin1的電壓位準來產生一數位測試輸入信號SDin1。舉例來說，當類比測試輸入信號SAin1的電壓位準低於一臨界值時，位準移位電路400產生具有一低電壓位準（即邏輯位準”0”）的數位測試輸入信號SDin1；當類比測試輸入信號SAin1的電壓位準高於一臨界值時，位準移位電路400產生具有一高電壓位準（即邏輯位準”1”）的數位測試輸入信號SDin1。此時，控制電路42控制開關401A導通並控制開關401B截止，以提供介於輸出端IN401與輸出端OUT401A之間的一路徑，使得數位測試輸入信號SDin1透過導通之開關401A提供至操作電路43。因此，操作電路43可根據數位測試輸入信號SDin1來接受測試。
參閱第3與4A圖，當積體電路1處於測試模式以測試晶粒22的一操作電路時，類比基板接合墊A1接收來自一測試機台的類比測試輸入信號SAin2，且類比測試輸入信號SAin2透過接合線BL20傳送至類比晶粒接合墊BA1（接合墊BAx作為類比晶粒接合墊BA1）。此時，位準移位電路400透過金屬線（即金屬線ML20）自類比晶粒接合墊BA1接收類比測試輸入信號SAin2，並根據類比測試輸入信號SAin2的電壓位準來產生一數位測試輸入信號SDin2。此時，控制電路42控制開關401A截止並控制開關401B導通，以提供介於輸出端IN401與輸出端OUT401B之間的一路徑，使得數位測試輸入信號SDin2透過導通之開關401B以及金屬線（即金屬線ML22）提供至數位晶粒接合墊BD6（接合墊BDy作為類比晶粒接合墊BA6）。數位測試輸入信號SDin2透過接合線BL27傳送至數位晶粒接合墊TD6，且更傳送至晶粒22的特定操作電路，使得此特定操作電路可根據數位測試輸入信號SDin2來接受測試。
在電壓轉換電路40作為電壓轉換電路211的情況下，電壓轉換電路40的操作類似於上文，在此省略敘述。
參閱第4B圖，電壓轉換電路41包括電壓產生電路410與切換電路411，其中，切換電路411還包括開關411A與411B。在第4B圖中，除了顯示電壓轉換電路41以外，還顯示控制電路44與一對應的操作電路45，此兩者都設置在晶粒22上。為了能清楚地顯示基板20、晶粒21、與晶粒22各自的金屬導線與接合墊以及彼此之間的接合線，第3圖中未顯示控制電路44與操作電路45。其中，控制電路44係設置來控制切換電路411，而操作電路45則係設置來執行晶粒22的一特定操作。第4B圖中的接合墊BAm作為類比晶粒接合墊BA3或BA4，且接合墊BDn作為接合墊數位晶粒接合墊BD3或BD4。當電壓轉換電路41作為電壓轉換電路212時，接合墊BAm是類比晶粒接合墊BA3，接合墊BDn則是數位晶粒接合墊BD4；當電壓轉換電路41作為電壓轉換電路213時，接合墊BAm是類比晶粒接合墊BA4，接合墊BDn則是數位晶粒接合墊BD3。電壓產生電路410的輸入端電性連接切換電路411的輸出端OUT411，且其輸出端電性連接接合墊BAm。開關411A電性連接切換電路411的輸入端IN411A與輸出端OUT411之間，且開關411B電性連接切換電路411的輸入端IN41B與輸出端OUT411之間。控制電路44電性連接開關411A與411B，以控制開關411A與411B的導通/截止狀態。操作電路45電性連接輸入端IN411A，而接合墊BDn電性連接輸入端IN411B。下文中將以電壓轉換電路41作為電壓轉換電路212作為例子來說明。
參閱第3與4B圖，當積體電路1處於測試模式以檢查操作電路45經測試後的結果時，控制電路44控制開關411A導通並控制開關411B截止，以提供介於輸入端IN411A與輸出端OUT411之間的一路徑，使得來自操作電路43的數位測試輸出信號SDout1透過導通之開關411A提供至電壓產生電路410。舉例來說，此處的操作電路45即為前述的操作電路43，因此，此處所述的數位測試輸出信號SDout1則是係由經測試的操作電路43所產生，例如，操作電路43反應於基於前述數位測試輸入信號SDin1的測試而產生數位測試輸出信號SDout1。電壓產生電路410根據數位測試輸出信號SDout1來產生具有一特定電壓位準的類比測試輸出信號SAout1，且透過金屬線（即金屬線ML24）傳送至類比晶粒接合墊BA3（接合墊BAm作為類比晶粒接合墊BA3）。類比測試輸出信號SAout1再透過接合線BL22傳送至類比基板接合墊A3，且測試機台透過類比基板接合墊A3接收類比測試輸出信號SAout1以檢查操作電路43的測試結果。
參閱第3與4B圖，當積體電路1處於測試模式以檢查晶粒22的一特定操作電路經測試後的結果時，來自該特定操作電路的一數位測試輸出信號SDout2透過一對應的數位晶粒接合墊與一對應的接合線（例如，數位晶粒接合墊TD4與接合線BL29）傳送至數位晶粒接合墊BD4（接合墊BDn作為數位晶粒接合墊BA4）。此處所述的數位測試輸出信號SDout2例如是係由晶粒22的經測試的特定操作電路所產生，例如，特定操作電路反應於基於前述數位測試輸入信號SDin2的測試而產生數位測試輸出信號SDout1。此時，控制電路44控制開關411A截止並控制開關411B導通，以提供介於輸入端IN411B與輸出端OUT411之間的一路徑，使得來自晶粒22的數位測試輸出信號SDout2透過金屬線（及金屬線ML26）與導通之開關411B提供至電壓產生電路410。電壓產生電路410根據數位測試輸出信號SDout2來產生具有一特定電壓位準的類比測試輸出信號SAout2，且透過金屬線（即金屬線ML24）傳送至類比晶粒接合墊BA3（接合墊BAm作為類比晶粒接合墊BA3）。類比測試輸出信號SAout2再透過接合線BL22傳送至類比基板接合墊A3，且測試機台透過類比基板接合墊A3接收類比測試輸出信號SAout2以檢查操作電路43的測試結果。
在電壓轉換電路41作為電壓轉換電路213的情況下，電壓轉換電路41的操作類似於上文，在此省略敘述。
根據本發明一實施例，基板20可透過一數位基板接合墊（例如D1或D2）直接接收來自機台的一數位測試輸入信號，以測試晶粒21或22的一操作電路。在此情況下，數位測試輸入信號則可透過至少一數位晶粒接合墊直接傳送至晶粒21或22的一對應操作電路，而不需透過電壓轉換電路。參閱第3圖，例如，一數位測試輸入信號可透過接合線BL24由數位基板接合墊D1傳送至數位晶粒接合墊BD1，以測試晶粒21上的一特定操作電路；或者一數位測試輸入信號可透過接合線BL25由數位基板接合墊D2先傳送至數位晶粒接合墊BD2，再經由金屬線ML28與接合墊BD2’傳送至數位晶粒接合墊TD1，以測試晶粒22上的一特定操作電路。
根據本發明另一實施例，為了避免介於晶粒21與22之間的接合線交錯，晶粒21與22之間的電性連接可透過另一配置在晶粒22上的接合墊來轉接。參閱第3與5圖，第5圖中的數位晶粒接合墊TD4非如第3圖所示直接透過接合線BL29電性連接數位晶粒接合墊BD4，而是透過接合線BL51、數位晶粒接合墊BD3’、與金屬線ML51的轉接而電性連接數位晶粒接合墊BD3；第5圖中的數位晶粒接合墊TD3非如第3圖所示直接透過接合線BL30電性連接數位晶粒接合墊BD3，而是透過接合線BL50、數位晶粒接合墊BD4’、與金屬線ML50的轉接而電性連接數位晶粒接合墊BD4。
參閱第6圖，根據本發明一實施例，積體電路1’包括基板20’與配置在基板20’上的單一晶粒21’。基板20’上的接合墊配置與第3圖的基板20大致上相同。晶粒21’與第3圖的晶粒21大致相同，唯相異之處在於晶粒21’未具有第3圖的數位晶粒接合墊BD3、BD4、BD2、與BD2’。基板20’與晶粒21’之間的電性連接大致上與第3圖的基板20與晶粒21之間的電性連接大致相同，唯相異之處在於數位基板接合墊D2係透過接合線BL60連接數位晶粒接合墊BD60’。如第6圖所示，數位晶粒接合墊BD60’更透過金屬線ML60電性連接BD60。因此可得知，當最終目的的數位晶粒接合墊BD60距離數位基板接合墊D2較遠時，可透過距離基板數位接合墊D2較近的冗餘數位晶粒接合墊BD60’轉接至基板數位接合墊D2。
根據上述的實施例，本案透過在一晶粒上設置操作如同數位類比轉換器與類比數位轉換器的電壓轉換電路，使得基板的一類比接合墊也可接收測試輸入信號以對晶粒進行測試或輸出晶粒的類比測試結果。此外，透過在一晶粒（例如晶粒21）上的轉接，可透過同一接腳對來對該晶粒或另一晶粒（例如晶粒22）進行測試，如此一來，在封裝體的有限接腳數量（即基板的有限接合墊數量）下，仍能實現對於晶粒的測試。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、1’:積體電路
10:接腳
20、20’:基板
21、21’、22:晶粒
40、41:電壓轉換電路
42、44:控制電路
43、45:操作電路
210...213:電壓轉換電路
400:位準移位電路
401:切換電路
401A、401B:開關
410:電壓產生電路
411:切換電路
411A、411B:開關
A1...A4:類比基板接合墊
D1...D3:數位基板接合墊
BA1...BA4、BAx、BAm:類比晶粒接合墊
BD1...BD6、BD2’...BD4’、BD60、BD60’、BDy、BDn:數位晶粒接合墊
BL20…BL31、BL50、BL51、BL60:接合線
IN401、IN411A、IN411B:輸入端
OUT401A、OUT401B、OUT411:輸出端
ML20…ML28、ML50、ML51、ML60:金屬線
SAin1、SAin2:類比測試輸入信號
SAout1、SAout2:類比測試輸出信號
SDin1、SDin2:數位測試輸入信號
SDout1、SDout2:數位測試輸出信號
TD1~TD6:數位晶粒接合墊
第1圖表示根據本發明一實施例的積體電路的外觀。 第2A圖表示根據本發明一實施例，積體電路內複數晶粒的配置。 第2B圖表示根據本發明另一實施例，積體電路內複數晶粒的配置。 第3圖表示根據本發明一實施例的積體電路內的接合墊、接合線、與金屬線的佈局配置。 第4A圖表示根據本發明一實施例的電壓轉換電路。 第4B圖表示根據本發明另一實施例的電壓轉換電路。 第5圖表示根據本發明另一實施例的積體電路內的接合墊、接合線、與金屬線的佈局配置。 第6圖表示根據本發明另一實施例的積體電路內的接合墊、接合線、與金屬線的佈局配置。
1:積體電路
20:基板
21、22:晶粒
210...213:電壓轉換電路
A1...A4:類比基板接合墊
D1...D3:數位基板接合墊
BA1...BA4:類比晶粒接合墊
BD1...BD6、BD2’:數位晶粒接合墊
BL20...BL31:接合線
ML20...ML28:金屬線
TD1~TD6:數位晶粒接合墊

Claims (20)

  1. 一種積體電路，包括：一基板，具有一第一類比基板接合墊；一第一晶粒，配置在該基板上，包括：一第一類比晶粒接合墊，該第一類比基板接合墊透過一第一接合線電性連接該第一類比晶粒接合墊；一第一電壓轉換電路，電性連接該第一類比晶粒接合墊；以及一第一數位晶粒接合墊，電性連接該第一電壓轉換電路；以及一第二晶粒，配置在該基板上，具有一第二數位晶粒接合墊，其中，該第一數位晶粒接合墊透過一第二接合線電性連接該第二數位晶粒接合墊。
  2. 如申請專利範圍第1項所述之積體電路，其中，當該積體電路處於一測試模式時，該第一類比基板接合墊接收一類比測試輸入信號，且該第一電壓轉換電路接收該類比測試輸入信號並根據該類比測試輸入信號的電壓位準來產生一數位測試輸入信號。
  3. 如申請專利範圍第2項所述之積體電路，其中，該第一電壓轉換電路包括：一切換電路，具有接收該數位測試輸入信號的一輸入端、電性連接該第一晶粒中的一操作電路的一第一輸出端、以及電性連接該第一數位晶粒接合墊的一第二輸出端； 其中，當該積體電路於該測試模式下接收該類比測試輸入信號以測試該操作電路時，該切換電路提供介於該輸入端與該第一輸出端之間的一第一路徑，以將該數位測試輸入信號輸出到該操作電路。
  4. 如申請專利範圍第3項所述之積體電路，其中，當該積體電路於該測試模式下接收該類比測試輸入信號以測試該第二晶粒時，該切換電路提供介於該輸入端與該第二輸出端之間的一第二路徑，以將該數位測試輸入信號輸出到該第一數位晶粒接合墊。
  5. 如申請專利範圍第1項所述之積體電路，其中，當該積體電路處於一測試模式時，該第一電壓轉換電路接收一數位測試輸出信號，根據該數位測試輸出信號來產生一類比測試輸出信號，且輸出該類比測試輸出信號至該第一類比晶粒接合墊。
  6. 如申請專利範圍第5項所述之積體電路，其中，該第一電壓轉換電路包括：一切換電路，具有電性連接該第一晶粒中的一操作電路的一第一輸入端、該第一數位晶粒接合墊的一第二輸出端、以及一輸出端；其中，當該積體電路於該測試模式下測試該操作電路時，該切換電路提供介於該第一輸入端與該輸出端之間的一第一路徑，以接收來自該操作電路的該數位測試輸出信號。
  7. 如申請專利範圍第6項所述之積體電路，其中，當該積體電路於該測試模式下測試該第二晶粒時，該切換電路 提供介於該第二輸入端與該輸出端之間的一第二路徑，以接收來自該第二晶粒的該數位測試輸出信號。
  8. 如申請專利範圍第1項所述之積體電路，其中，該基板更具有一第二類比基板接合墊；其中，該第一晶粒更包括：一第二類比晶粒接合墊，透過一第三接合線電性連接該第二類比基板接合墊；一第二電壓轉換電路，電性連接該第二類比晶粒接合墊；以及一第三數位晶粒接合墊，電性連接該第二電壓轉換電路；以及其中，該第二晶粒更包括一第四數位晶粒接合墊，透過一第四接合線電性連接到該第三數位晶粒接合墊。
  9. 如申請專利範圍第8項所述之積體電路，其中，該第一電壓轉換電路包括一位準移位電路，於一測試模式下接收來自該第一類比基板接合墊之一類比測試輸入信號，且根據該類比測試輸入信號的電壓位準來產生一數位測試輸入信號；以及其中，該第二電壓轉換電路包括一電壓產生電路，於該測試模式下接收一數位測試輸出信號，根據該數位測試輸出信號來產生具有一特定電壓位準的一類比測試輸出信號，且將輸出該類比測試輸出信號至該第二類比基板接合墊。
  10. 如申請專利範圍第1項所述之積體電路，其中，該基板更包括一第一數位基板接合墊； 其中，該第一晶粒更包括一第三數位晶粒接合墊，該第一數位基板接合墊透過一第三接合線電性連接該第三數位晶粒接合墊。
  11. 如申請專利範圍第10項所述之積體電路，其中，該第二晶粒更包括一第四數位晶粒接合墊，該第三數位晶粒接合墊透過一第四接合線電性連接該第四數位晶粒接合墊。
  12. 如申請專利範圍第10項所述之積體電路，其中，該第一晶粒更包括一第四數位晶粒接合墊，且該第三數位晶粒接合墊電性連接該第四數位晶粒接合墊；以及其中，該第二晶粒更包括一第五數位晶粒接合墊，該第四數位晶粒接合墊透過一第四接合線電性連接該第五數位晶粒接合墊。
  13. 如申請專利範圍第10項所述之積體電路，其中，該第一晶粒更包括：一第四數位晶粒接合墊，該第三數位晶粒接合墊電性連接該第四數位晶粒接合墊；以及一操作電路，電性連接該第四數位晶粒接合墊。
  14. 如申請專利範圍第1項所述之積體電路，其中，該第一晶粒更包括一第三數位晶粒接合墊，電性連接該第一電壓轉換電路與該第一數位晶粒接合墊，且介於該第一電壓轉換電路與該第一數位晶粒接合墊之間。
  15. 如申請專利範圍第1項所述之積體電路，其中，該第一晶粒與該第二晶粒係以平行封裝法配置在該基板上。
  16. 如申請專利範圍第1項所述之積體電路，其中， 該第一晶粒與該第二晶粒係以垂直封裝法配置在該基板上。
  17. 一種測試方法，用於一積體電路，該積體電路包括一基板、一第一晶粒、以及一第二晶粒，該基板具有一第一類比基板接合墊，該第一晶粒具有一第一類比晶粒接合墊以及一第一數位晶粒接合墊，該第二晶粒具有一第二數位晶粒接合墊，該測試方法包括：於一第一測試期間，提供一第一類比測試輸入信號至該第一類比基板接合墊；透過該第一類比晶粒接合墊將該第一類比測試輸入信號傳送至該第一晶粒的一第一電壓轉換電路；由該第一電壓轉換電路將該第一類比測試輸入信號轉換為一第一數位測試輸入信號；透過該第一數位晶粒接合墊將該第一數位測試輸入信號傳送至該第二數位晶粒接合墊；以及以該第一數位測試輸入信號來對該第二晶粒進行一第一測試操作。
  18. 如申請專利範圍第17項所述之測試方法，其中，該基板更具有一第二類比基板接合墊，該第一晶粒更具有一第二類比晶粒接合墊以及一第三數位晶粒接合墊，該第二晶粒具有一第四數位晶粒接合墊，且該測試方法更包括：反應於該第一測試操作，於該第四數位晶粒接合墊產生一第一數位測試輸出信號；透過該第三數位晶粒接合墊將該第一數位測試輸出信號傳送至該第一晶粒的一第二電壓轉換電路； 由該第二電壓轉換電路將該第一數位測試輸出信號轉換為一第一類比測試輸出信號；以及透過該第二類比晶粒接合墊將該第一類比測試輸出信號傳送至該第二類比基板接合墊。
  19. 如申請專利範圍第17項所述之測試方法，更包括：於一第二測試期間，提供一第二類比測試輸入信號至該第一類比基板接合墊；透過該第一類比晶粒接合墊將該第二類比測試輸入信號傳送至該第一電壓轉換電路；由該第一電壓轉換電路將該第二類比測試輸入信號轉換為一第二數位測試輸入信號；以及以該第二數位測試輸入信號來對該第一晶粒進行一測試操作。
  20. 如申請專利範圍第19項所述之測試方法，其中，該基板更具有一第二類比基板接合墊，該第一晶粒更具有一第二類比晶粒接合墊且該測試方法更包括：反應於該第一測試操作，由該第一晶粒產生一第二數位測試輸出信號；由該第二電壓轉換電路將該第二數位測試輸出信號轉換為一第二類比測試輸出信號；以及透過該第二類比晶粒接合墊將該第二類比測試輸出信號傳送至該第二類比基板接合墊。
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