KR20040095045A - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 마스크 공정 수를 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인과, 상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막트랜지스터의 채널부를 형성하는 반도체층과, 상기 박막 트랜지스터의 드레인전극과 접속되고 상기 화소 영역에 형성된 화소전극과, 상기 데이터라인, 상기 박막트랜지스터의 채널영역, 소스전극, 드레인전극 및 상기 화소전극과 동일패턴으로 상기 게이트라인 및 게이트전극을 덮도록 형성된 게이트절연패턴을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(14)과, 게이트라인(2)과 스토리지전극(22)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(30)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 더 구비한다.
그리고, 활성층(48)은 데이터 라인(4), 데이터 패드 하부 전극(32), 그리고 스토리지 전극(22)과도 중첩되게 형성된다. 이러한 활성층(48) 위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 그리고 스토리지 전극(22)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 형성된다.
화소 전극(14)은 보호막(52)을 관통하는 제1 접촉홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역(5)에 형성된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(20)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(46), 활성층(48), 그리고 오믹 접촉층(50)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(52)에 형성된 제2 접촉홀(21)을 통해접속된 화소 전극(14)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(24)는 게이트드라이버(도시하지 않음)와 접속되어 게이트라인(2)에 게이트신호를 공급한다. 이러한 게이트 패드(24)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(26)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제3 접촉홀(27)을 통해 게이트 패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다.
데이터패드(30)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터라인(4)에 데이터신호를 공급한다. 이러한 데이터 패드(30)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(32)과, 보호막(52)을 관통하는 제4 접촉홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(45) 상에 게이트 라인(2), 게이트 전극(8) 및 게이트 패드 하부 전극(26)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(45) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8) 및 게이트 패드 하부 전극(26)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층(42)으로는 알루미늄계 금속 등이 이용된다.
도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 게이트 절연막(46)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(46) 위에 활성층(48) 및 오믹 접촉층(50)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 스토리지 전극(22)을 포함하는 제2 도전 패턴군이 형성된다.
이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(46), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(46)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 제2 도전 패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(50)과 활성층(48)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(50)이 식각된다. 이에 따라, 채널부의 활성층(48)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 3c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 접촉홀들(13, 21, 27, 33)을 포함하는 보호막(52)이 형성된다.
상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 PECVD 등의 증착 방법으로 보호막(52)이 전면 형성된다. 이어서, 보호막(52)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 접촉홀들(13, 21, 27, 33)이 형성된다. 제1 접촉홀(13)은 보호막(52)을 관통하여 드레인 전극(12)을 노출시키고, 제2 접촉홀(21)은 보호막(52)을 관통하여 스토리지 전극(22)을 노출시킨다. 제3 접촉홀(27)은 보호막(52) 및 게이트 절연막(46)을 관통하여 게이트 패드 하부 전극(26)을 노출시키고, 제4 접촉홀(33)은 보호막(52)을관통하여 데이터 패드 하부 전극(32)을 노출시킨다. 여기서, 소스/드레인 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 접촉홀(12, 21, 33) 각각은 드레인 전극(12), 스토리지 전극(22), 데이터 패드 하부 전극(32)까지 관통하여 그들의 측면을 노출시키게 된다.
보호막(52)의 재료로는 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(52) 상에 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34)을 포함하는 제3 도전 패턴군이 형성된다.
상세히 하면, 보호막(52) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(14)은 제1 접촉홀(13)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 접촉홀(21)을 통해 스토리지 전극(22)과 전기적으로 접속된다. 게이트 패드 상부 전극(28)는 제3 접촉홀(37)을 통해 게이트 패드 하부 전극(26)과 전기적으로 접속된다. 데이터 패드 상부 전극(34)은 제4 접촉홀(33)을 통해 데이터 하부 전극(32)과 전기적으로 접속된다.
여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide :ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅰ-Ⅰ'"를 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅱ-Ⅱ'"을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 구체적으로 설명하기 위한 단면도.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도.
도 10a 내지 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 내지 도 11d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도.
도 12a 내지 도 12e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 다른 제조방법을 설명하기 위한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102 : 게이트 라인 4,104 : 데이터 라인
6,106 : 박막 트랜지스터 8,108 : 게이트 전극
10,110 : 소스 전극 12, 112 : 드레인 전극
13,27,33,39 : 접촉홀 14, 114 : 화소 전극
22 : 스토리지전극 26 : 게이트패드 하부전극
28 : 게이트패드 상부전극 32,132 : 데이터패드 하부전극
34,134 : 데이터패드 상부전극 45,145 : 기판
46,143 : 게이트절연막 48,148 : 활성층
50,150 : 오믹접촉층 52 : 보호막
146 : 게이트절연패턴 153 : 배향막
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트 라인과, 상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막트랜지스터의 채널부를 형성하는 반도체층과, 상기 박막 트랜지스터의 드레인전극과 접속되고 상기 화소 영역에 형성된 화소전극과, 상기 데이터라인, 상기 박막트랜지스터의 채널영역, 소스전극, 드레인전극 및 상기 화소전극과 동일패턴으로 상기 게이트라인 및 게이트전극을 덮도록 형성된 게이트절연패턴을 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 데이터라인과 접속된 데이터패드하부전극과, 상기 데이터패드하부전극과 접속되며 상기 게이트절연패턴과 동일패턴으로 형성된 데이터패드상부전극을 포함하는 데이터패드와, 상기 게이트라인과 접속된 게이트패드를 추가로 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 박막트랜지스터를 보호하기 위해 상기 데이터패드와 게이트패드가 형성된 패드영역을 제외한 영역에 형성된 배향막을 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인, 상기 게이트 라인과 접속된 박막 트랜지스터의 게이트 전극을 포함하는 제1 도전패턴군을 형성하는 단계와, 상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와, 상기 게이트라인과 절연되게 교차하는 데이터라인과, 상기 데이터라인과 접속된 상기 박막트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 제2 도전패턴군과, 상기 박막트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계와, 상기 드레인 전극과 접속되는 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계와, 상기 제2 및 제3 도전패턴군을 마스크로 상기 게이트절연막과 상기 박막트랜지스터에서 반도체층에 포함된 오믹접촉층을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트절연막과 오믹접촉층을 식각하는 단계는 상기 게이트절연막을 건식식각하여 상기 제1 및 제2 도전패턴군 사이에 상기 제2 및 제3 도전패턴군과 동일패턴으로 게이트절연패턴을 형성하는 단계와, 상기 박막트랜지스터의 오믹접촉층을 건식식각하여 상기 박막트랜지스터의 활성층을 노출시키는 단계를 포함하는 것을 특징으로 한다.
상기 게이트절연막과 오믹접촉층을 식각하는 단계는 1:3의 SF6와 O2를 포함하는 식각가스로 8:1의 두께비를 갖는 상기 게이트절연막과 오믹접촉층을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트절연막과 오믹접촉층을 식각하는 단계는 5:1의 CF4와 H2를 포함하는 식각가스로 10:1의 두께비를 갖는 상기 게이트절연막과 오믹접촉층을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 오믹접촉층을 1:10의 SF6와 Cl2를 포함하는 식각가스로 식각하여 상기 반도체층에 포함된 활성층을 노출시키는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트라인과 접속된 게이트패드를 형성하는 단계와; 상기 데이터라인과 접속된 데이터패드하부전극을 형성하는 단계와, 상기 데이터패드하부전극과 접속되고 상기 게이트절연패턴과 동일패턴으로 데이터패드상부전극을 형성하는 단계를 포함하는 데이터패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 박막트랜지스터를 보호하기 위해 상기 게이트패드와 데이터패드가 형성된 패드영역을 제외한 영역에 배향막을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 12e를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(145) 위에 게이트 절연패턴(146)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(114)과, 화소전극(114)과 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에서 연장된 게이트 패드(124)와, 데이터 라인(104)에서 연장된 데이터 패드(130)를 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연패턴(146)을 사이에 두고 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)을 더 구비한다.
그리고, 활성층(148)은 데이터 라인(114) 및 데이터 패드(130)와 중첩되게 형성된다. 이러한 활성층(148) 위에는 데이터 라인(104), 드레인 전극(112) 및 데이터 패드(130)와 오믹 접촉을 위한 오믹 접촉층(150)이 더 형성된다.
화소 전극(114)은 박막 트랜지스터(106)의 드레인 전극(112)과 직접 접속되어 화소 영역(105)에 형성된다.
이에 따라, 박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극(114)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(120)는 게이트라인(102)과, 그 게이트라인(102)과 게이트절연패턴(146)을 사이에 두고 중첩되는 화소전극(114)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(114)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(126)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 이러한 게이트 패드(124)는 게이트 라인(102)으로부터 연장되어 게이트패드(126)에 포함된 금속층이 노출된 구조를 갖는다.
데이터패드(130)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터패드(130)는 데이터라인으로부터 연장된 데이터패드하부전극(132)과, 데이터패드하부전극(132)과 직접 접속된 데이터패드상부전극(134)으로 구성된다.
배향막(153)은 게이트패드(126) 및 데이터패드(130)가 형성된 패드영역을 제외한 화상표시영역에 형성된다. 이 배향막(153)은 박막트랜지스터(106)를 보호하며 액정의 배향방향을 결정하게 된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108) 및 게이트 패드(126)를 포함하는 제1 도전 패턴군이 형성된다. 이러한 제1 마스크 공정을 도 7a 내지 도 7c를 참조하여 상세히 하면 다음과 같다.
도 7a에 도시된 바와 같이 하부기판(145) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 여기서, 게이트금속층은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. 이어서, 게이트금속층(142) 위에 포토레지스트막이 전면 형성된 다음 도 7b에 도시된 바와 같이 하부기판(145)상부에 제1 마스크(200)가 정렬된다. 제1 마스크(200)는 투명한 재질인 마스크기판(204)과, 마스크기판(204)의 차단영역(P2)에 형성된 차단부(202)를 구비한다. 여기서, 마스크 기판(204)이 노출된 영역은 노광 영역(P1)이 된다. 이러한 제1 마스크(200)를 이용한 포토레지스트막을 노광 및 현상함으로써 제1 마스크(200)의 차단부(202)와 대응하여 포토레지스트 패턴(206)이 형성된다. 이러한 포토레지스트 패턴(206)을 이용한 식각 공정으로 게이트 금속층(142)이 패터닝됨으로써 도 7c에 도시된 바와 같이 게이트 라인(102), 게이트 전극(108) 및 게이트 패드(126)를 포함하는 제1 도전 패턴군이 형성된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
우선, 제1 도전 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(143)이 형성된다. 게이트 절연막(143)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
그리고, 도 8a 및 도 8b에 도시된 바와 같이 제2 마스크 공정으로 게이트 절연막(143) 위에 적층된 활성층(148) 및 오믹접촉층(150)을 포함하는 반도체 패턴과, 데이터 라인(104), 드레인 전극(112), 데이터 패드하부전극(132)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 제2 마스크 공정을 도 9a 내지 도 9e를 참조하여 상세히 하면 다음과 같다.
도 9a에 도시된 바와 같이 게이트 절연막(143) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(147), 제2 반도체층(149), 그리고 소스/드레인 금속층(154)이 순차적으로 형성된다. 여기서, 제1 반도체층(147)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(149)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(154)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그 다음, 소스/드레인 금속층(154) 위에 포토레지스트막을 형성한 다음 도 9b에 도시된 바와 같이 부분 노광 제2 마스크(160)가 하부기판(145) 상부에 정렬된다. 제2 마스크(160)는 투명한 재질인 마스크 기판(162)과, 마스크 기판(162)의 차단 영역(P2)에 형성된 차단부(164)와, 마스크 기판(162)의 부분 노광 영역(P3)에 형성된 회절 노광부(166)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(162)이 노출된 영역은 노광 영역(P1)이 된다. 이러한 제2 마스크(160)를 이용한 포토레지스트막을 노광한 후 현상함으로써 제2 마스크(160)의 차단부(164)와 회절 노광부(166)에 대응하여 차단 영역(P2)과 부분 노광 영역(P3)에서 단차를 갖는 포토레지스트 패턴(168)이 형성된다. 즉, 부분 노광 영역(P3)에 형성된 포토레지스트 패턴(168)은 차단 영역(P2)에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(168)보다 낮은 제2 높이(h2)를 갖게 된다.
이러한 포토레지스트 패턴(168)을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층(154)이 패터닝됨으로써 도 9c에 도시된 바와 같이 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(110) 및 드레인 전극(112), 데이터 패드하부전극(132)을 포함하는 제2 도전 패턴군이 형성된다.
그리고, 포토레지스트 패턴(168)을 마스크로 이용한 건식 식각 공정으로 제1반도체층(147)과 제2 반도체층(149)이 패터닝됨으로써 도 9d와 같이 오믹 접촉층(150)과 활성층(148)이 소스/드레인 금속 패턴을 따라 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(P3)에 제2 높이를 갖는 포토레지스트 패턴(168)은 제거되고, 차단 영역(P2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(168)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(168)을 이용한 식각 공정으로 회절 노광 영역(P3), 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층(154)이 제거된다. 이에 따라, 드레인 전극(112)이 소스 전극(110)에서 분리된다.
그리고, 도 9e에 도시된 바와 같이 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴(168)이 스트립 공정으로 제거된다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b에 도시된 바와 같이 제3 마스크 공정으로 전술한 반도체 패턴 및 소스/드레인 금속 패턴이 적층된 게이트 절연패턴(146) 상에 제3 도전패턴군이 형성된다. 이러한 제3 마스크 공정을 도 11a 내지 도 11d를 참조하여 상세히 하면 다음과 같다.
도 11a에 도시된 바와 같이 반도체 패턴과 소스/드레인 금속 패턴이 적층된 게이트 절연막(143) 상에 스퍼터링 등의 증착방법으로 투명도전막(115)이 형성된다. 투명도전막(115)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이어서, 투명도전막(115) 위에 포토레지스트막이 전면 형성된 다음 도 11b에 도시된 바와 같이 하부기판(145) 상부에 제3 마스크(210)가 정렬된다. 제3 마스크(210)는 투명한 재질인 마스크기판(214)과, 마스크기판(214)의 차단영역(P2)에 형성된 차단부(212)를 구비한다. 여기서, 마스크 기판(214)이 노출된 영역은 노광 영역(P1)이 된다. 이러한 제3 마스크(210)를 이용한 포토레지스트막을 노광 및 현상함으로써 제3 마스크(210)의 차단부(212)와 대응하여 차단 영역(P2)에 포토레지스트 패턴(216)이 형성된다. 이러한 포토레지스트 패턴(216)을 이용한 식각 공정으로 투명도전막(115)이 패터닝됨으로써 도 11c에 도시된 바와 같이 화소전극(114) 및 데이터패드상부전극(134)을 포함하는 제3 도전패턴군이 형성된다.
그 다음, 제2 및 제3 도전패턴군을 마스크로 이용한 건식 식각 공정으로 게이트절연막(143)과 오믹접촉층(150)이 동시에 패터닝됨으로써 도 11d에 도시된 바와 같이 게이트절연패턴(146)이 형성되며 박막 트랜지스터(106)의 채널부에서 오믹접촉층(150)이 분리된다. 즉, 박막 트랜지스터(106)의 채널부의 오믹접촉층(150)이 제거되어 활성층(148)이 노출되며, 게이트절연패턴(146)은 게이트패드(126) 상의 게이트절연막(143)이 제거되도록 형성되어 게이트패드(126)를 노출시킨다.
이를 상세히 설명하면, 오믹접촉층(150)과 게이트절연막(143)의 두께가 1:8이상의 비율을 갖는 경우, 1:3의 비율을 갖는 SF6와 O2를 포함하는 진공가스를 소정압력의 진공챔버에 주입하고 소정의 전력을 공급하여 제1 기간동안 오믹접촉층(150)과 게이트절연막(143)을 건식식각하게 된다. 예를 들어, 오믹접촉층(150)이 600Å, 게이트절연막(143)이 5000Å인 경우, 진공챔버는 100[mT]의 입력을 유지하며, 1000W의 전력이 공급되고, 약 90초동안 오믹접촉층(150)과 게이트절연막(143)을 진공가스로 건식식각하게 된다. 이에 따라, 게이트절연막(143)이 패터닝되어 게이트패드(126)를 노출시키는 게이트절연패턴(146)이 형성되며, 박막 트랜지스터(106)의 채널부에서 오믹접촉층(150)이 패터닝되어 활성층(148)이 노출된다.
또는 오믹접촉층(150)과 게이트절연막(143)의 두께가 1:10이상의 비율을 갖는 경우, 5:1의 비율을 갖는 CF4와 H2를 포함하는 진공가스를 소정압력의 진공챔버에 주입하고 소정의 전력을 공급하여 제1 기간동안 오믹접촉층(150)과 게이트절연막(143)을 건식식각하게 된다. 예를 들어, 진공챔버는 100[mT]의 압력을 유지하며, 1000W의 전력이 공급되고, 약 90초동안 오믹접촉층(150)과 게이트절연막(143)을 진공가스로 건식식각하게 된다. 이에 따라, 게이트절연막(143)이 패터닝되어 게이트패드(126)를 노출시키는 게이트절연패턴(146)이 형성되며, 박막 트랜지스터(106)의 채널부에서 오믹접촉층(150)이 패터닝되어 활성층(148)이 노출된다.
도 12a 내지 도 12d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 다른 제조방법을 나타내는 단면도이다.
제1 마스크공정으로 하부기판(145) 상에 게이트 라인(102), 게이트 전극(108) 및 게이트 패드(126)를 포함하는 제1 도전 패턴군이 형성된다. 이러한 제1 마스크 공정은 도 7a 내지 도 7c에 상세히 설명되어 있으므로 이에 대한 설명은 생략하기로 한다.
제2 마스크공정으로 하부기판 상에 게이트 절연막(143) 위에 적층된 활성층(148) 및 오믹접촉층(150)을 포함하는 반도체 패턴과; 데이터 라인(104), 드레인 전극(112) 및 데이터 패드하부전극(132)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 제2 마스크공정은 도 9a 내지 도 9e에 상세히 설명되어 있으므로 이에 대한 설명은 생략하기로 한다.
도 12a에 도시된 바와 같이 반도체 패턴과 제2 도전 패턴군이 적층된 게이트 절연막(143) 상에 스퍼터링 등의 증착방법으로 투명도전막이 형성된다. 투명도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이어서, 투명도전막(152) 위에 포토레지스트막이 전면 형성된 다음 도 12b에 도시된 바와 같이 하부기판(145) 상부에 제3 마스크(210)가 정렬된다. 제3 마스크(210)는 투명한 재질인 마스크기판(214)과, 마스크기판(214)의 차단영역(P2)에 형성된 차단부(212)를 구비한다. 여기서, 마스크 기판(214)이 노출된 영역은 노광 영역(P1)이 된다. 이러한 제3 마스크(210)를 이용한 포토레지스트막을 노광 및현상함으로써 제3 마스크(210)의 차단부(212)와 대응하여 차단 영역(P2)에 포토레지스트 패턴(216)이 형성된다. 이러한 포토레지스트 패턴(216)을 이용한 식각 공정으로 투명도전막(152)이 패터닝됨으로써 도 12c에 도시된 바와 같이 화소전극(114), 데이터패드상부전극(134)을 포함하는 제3 도전패턴군이 형성된다.
그 다음, 제2 및 제3 도전패턴군을 마스크로 이용한 제1 건식 식각 공정으로 오믹접촉층(150)의 일부와 게이트절연막(143)이 패터닝됨으로써 도 11d에 도시된 바와 같이 게이트절연패턴(146)이 형성된다. 게이트절연패턴(146)은 게이트패드(126) 상의 게이트절연막(143)이 제거되도록 형성되어 게이트패드(126)를 노출시킨다. 이후, 제2 및 제3 도전패턴군을 마스크로 이용한 제2 건식 식각 공정으로 오믹접촉층(150)이 패터닝됨으로써 도 12d에 도시된 바와 같이 박막트랜지스터(106)의 채널부에 잔존하는 오믹접촉층(150)이 제거된다. 즉, 박막 트랜지스터(106)의 채널부의 오믹접촉층(150)이 제거되어 활성층(148)이 노출되며,
이를 상세히 설명하면, 오믹접촉층(150)과 게이트절연막(143)의 두께가 1:8이상의 비율을 갖는 경우, 1:3의 비율을 갖는 SF6와 O2를 포함하는 진공가스를 소정압력의 진공챔버에 주입하고 소정의 전력을 공급하여 제1 기간보다 짧은 제2 기간동안 오믹접촉층(150)과 게이트절연막(143)을 건식식각하게 된다. 이에 따라, 게이트절연막(143)이 패터닝되어 게이트패드(126)를 노출시키는 게이트절연패턴(146)이 형성되며, 오믹접촉층(150)이 일부 식각되어 박막트랜지스터(106)의 채널부에서 일부 잔존하게 된다. 이 후, 1:10의 비율을 갖는 SF6와 Cl2를 포함하는 진공가스를소정압력의 진공챔버에 주입하고 소정의 전력을 공급하여 제3 기간동안 오믹접촉층(150)을 건식식각하게 된다. 박막 트랜지스터(106)의 채널부에서 오믹접촉층(150)이 완전히 패터닝되어 활성층(148)이 노출된다.
또는 오믹접촉층(150)과 게이트절연막(143)의 두께가 1:10이상의 비율을 갖는 경우, 5:1의 비율을 갖는 CF4와 H2를 포함하는 진공가스를 소정압력의 진공챔버에 주입하고 소정의 전력을 공급하여 제1 기간보다 짧은 제2 기간동안 오믹접촉층(150)과 게이트절연막(143)을 건식식각하게 된다. 이에 따라, 게이트절연막(143)이 패터닝되어 게이트패드(126)를 노출시키는 게이트절연패턴(146)이 형성되며, 오믹접촉층(150)이 일부 식각되어 박막트랜지스터(106)의 채널부에서 일부 잔존하게 된다. 이 후, 1:10의 비율을 갖는 SF6와 Cl2를 포함하는 진공가스를 소정압력의 진공챔버에 주입하고 소정의 전력을 공급하여 제3 기간동안 오믹접촉층(150)을 건식식각하게 된다. 박막 트랜지스터(106)의 채널부에서 오믹접촉층(150)이 완전히 패터닝되어 활성층(148)이 노출된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 제2 및 제3 도전패턴군을 마스크로 게이트절연막과 오믹접촉층을 동시에 건식식각함으로써 3마스크 공정으로 박막 트랜지스터 어레이 기판을 제조할 수 있게 된다. 이에 따라, 박막 트랜지스터 어레이 기판의 구조 및 공정을 단순화하여 제조 원가 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. 기판 상에 형성된 게이트 라인과,
    상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터 라인과,
    상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와,
    상기 박막트랜지스터의 채널부를 형성하는 반도체층과,
    상기 박막 트랜지스터의 드레인전극과 접속되고 상기 화소 영역에 형성된 화소전극과,
    상기 데이터라인, 상기 박막트랜지스터의 채널영역, 소스전극, 드레인전극 및 상기 화소전극과 동일패턴으로 상기 게이트라인 및 게이트전극을 덮도록 형성된 게이트절연패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 데이터라인과 접속된 데이터패드하부전극과, 상기 데이터패드하부전극과 접속되며 상기 게이트절연패턴과 동일패턴으로 형성된 데이터패드상부전극을 포함하는 데이터패드와,
    상기 게이트라인과 접속된 게이트패드를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 박막트랜지스터를 보호하기 위해 상기 데이터패드와 게이트패드가 형성된 패드영역을 제외한 영역에 형성된 배향막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 기판 상에 게이트라인, 상기 게이트 라인과 접속된 박막 트랜지스터의 게이트 전극을 포함하는 제1 도전패턴군을 형성하는 단계와,
    상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와,
    상기 게이트라인과 절연되게 교차하는 데이터라인과, 상기 데이터라인과 접속된 상기 박막트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 제2 도전패턴군과, 상기 박막트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계와,
    상기 드레인 전극과 접속되는 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계와,
    상기 제2 및 제3 도전패턴군을 마스크로 상기 게이트절연막과 상기 박막트랜지스터에서 반도체층에 포함된 오믹접촉층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 게이트절연막과 오믹접촉층을 식각하는 단계는
    상기 게이트절연막을 건식식각하여 상기 제1 및 제2 도전패턴군 사이에 상기제2 및 제3 도전패턴군과 동일패턴으로 게이트절연패턴을 형성하는 단계와,
    상기 박막트랜지스터의 오믹접촉층을 건식식각하여 상기 박막트랜지스터의 활성층을 노출시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  6. 제 4 항에 있어서,
    상기 게이트절연막과 오믹접촉층을 식각하는 단계는
    1:3의 SF6와 O2를 포함하는 식각가스로 8:1의 두께비를 갖는 상기 게이트절연막과 오믹접촉층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 4 항에 있어서,
    상기 게이트절연막과 오믹접촉층을 식각하는 단계는
    5:1의 CF4와 H2를 포함하는 식각가스로 10:1의 두께비를 갖는 상기 게이트절연막과 오믹접촉층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 오믹접촉층을 1:10의 SF6와 Cl2를 포함하는 식각가스로 식각하여 상기반도체층에 포함된 활성층을 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 5 항에 있어서,
    상기 게이트라인과 접속되는 게이패드를 형성하는 단계와;
    상기 데이터라인과 접속된 데이터패드하부전극을 형성하는 단계와, 상기 데이터패드하부전극과 접속되고 상기 게이트절연패턴과 동일패턴으로 데이터패드상부전극을 형성하는 단계를 포함하는 데이터패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 박막트랜지스터를 보호하기 위해 상기 데이터패드와 게이트패드가 형성된 패드영역을 제외한 영역에 배향막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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