KR101107251B1 - 폴리 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정수를 줄일 수 있는 폴리 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 폴리 박막 트랜지스터 기판은 박막 트랜지스터와 접속된 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 접속된 게이트 패드와; 상기 게이트 패드와 동일 구조로 형성되어 상기 데이터 라인과 접속되어질 데이터 패드와; 상기 데이터 패드로부터 상기 데이터 라인과 중첩되도록 신장되어 컨택홀을 통해 상기 데이터 라인과 접속된 데이터 링크를 구비하고; 상기 데이터 라인 및 컨택홀은 합착시 실링재가 도포되어 밀봉되어질 영역 내에 형성된 것을 특징으로 한다.

Description

폴리 박막 트랜지스터 기판 및 그 제조 방법{Poly Thin Film Transistor Substrate and Method of Fabricating The Same}
도 1은 종래의 폴리형 액정 패널 중 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 4는 도 3에 도시된 폴리 박막 트랜지스터 기판을 III-III', IV-IV', V-V'선을 따라 절단하여 도시한 단면도.
도 5는 도 4에 도시된 폴리 박막 트랜지스터 기판이 적용된 액정 패널의 데이터 패드 영역을 도시한 단면도.
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 데이터 라인 및 데이터 링크의 컨택 부분을 도시한 평면도 및 단면도.
도 7a 내지 도 7d는 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.
＜ 도면의 주요부분에 대한 설명＞
1, 100 : 기판 2, 102 : 게이트 라인
4, 104 : 데이터 라인 6, 106 : 게이트 전극
10, 110 : 드레인 전극 12, 112 : 버퍼막
14, 114 : 액티브층 14S, 114S : 소스 영역
14D, 114D : 드레인 영역 14C, 114C : 채널 영역
16, 116 : 게이트 절연막 18 : 보호막
20 : 화소 컨택홀 22, 122 : 화소 전극
24S, 124S : 소스 컨택홀 24D, 124D : 드레인 컨택홀
26, 118 : 층간 절연막 30, 130 : 박막 트랜지스터
101 : 투명 도전층 103 : 게이트 금속층
150 : 스토리지 하부 전극 160 : 스토리지 캐패시터
170 : 게이트 패드 172, 182, 186 : 컨택홀
180 : 데이터 패드 184 : 데이터 링크
본 발명은 폴리 실리콘을 이용한 액정 표시 패널에 관한 것으로, 특히 공정을 단순화할 수 있는 폴리 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 표시 패널(이하, 액정 패널)에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광 투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스 실리콘(Amorphous Si) 또는 폴리 실리콘(Poly Si)이 이용된다. 여기서, 아몰퍼스 실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리 실리콘을 이용하는 경우 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 된다.
이러한 폴리형 액정 패널은 TFT와 함께 구동 회로가 형성된 TFT 기판과, 칼러 필터가 형성된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다.
도 1은 폴리형 액정 패널 중 TFT 기판의 일부분을 도시한 평면도이고, 도 2는 도 1에 도시된 TFT 기판을 I-I'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 TFT 기판은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)와, TFT(30)와 접속된 화소 전극(22)을 구비한다. TFT(30)는 NMOS TFT 또는 PMOS TFT로 형성되지만, 이하에서는 NMOS TFT로 형성된 경우만을 설명하기로 한다.
TFT(30)는 게이트 라인(2)과 접속된 게이트 전극(6), 데이터 라인(4)에 포함된 소스 전극, 보호막(18)을 관통하는 화소 콘택홀(20)을 통해 화소 전극(22)과 접속된 드레인 전극(10)을 구비한다. 게이트 전극(6)은 게이트 절연막(12)을 사이에 두고 버퍼막(12) 상에 형성된 액티브층(14)의 채널 영역(14C)과 중첩되게 형성된다. 소스 전극 및 드레인 전극(10)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 형성된다. 그리고, 소스 전극 및 드레인 전극(10)은 층간 절연막(26) 및 게이트 절연막(16)을 관통하는 소스 콘택홀(24S) 및 드레인 콘택홀(24D) 각각을 통해 n+ 불순물이 주입된 액티브층(14)의 소스 영역(14S) 및 드레인 영역(14D) 각각과 접속된다.
종래의 폴리형 TFT 기판은 제조 공정이 복잡하다는 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 폴리 TFT 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 TFT 기판은 박막 트랜지스터와 접속된 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 접속된 게이트 패드와; 상기 게이트 패드와 동일 구조로 형성되어 상기 데이터 라인과 접속되어질 데이터 패드와; 상기 데이터 패드로부터 상기 데이터 라인과 중첩되도록 신장되어 컨택홀을 통해 상기 데이터 라인과 접속된 데이터 링크를 구비하고; 상기 데이터 라인 및 컨택홀은 합착시 실링재가 도포되어 밀봉되어질 영역 내에 형성된 것을 특징으로 한다.
그리고, 본 발명에 따른 폴리 TFT 기판의 제조 방법은 박막 트랜지스터 및 그와 접속된 게이트 라인 및 데이터 라인을 형성하는 단계와; 상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계와; 상기 게이트 패드와 동일 구조로 형성되어 상기 데이터 라인과 접속되어질 데이터 패드를 형성하는 단계와; 상기 데이터 패드 로부터 상기 데이터 라인과 중첩되도록 신장되어 컨택홀을 통해 상기 데이터 라인과 접속된 데이터 링크를 형성하는 단계를 포함하고; 상기 데이터 라인 및 컨택홀은 합착시 실링재가 도포되어 밀봉되어질 영역 내에 형성된 것을 특징으로 한다.
다시 말하여, 본 발명에 따른 폴리 TFT 기판의 제조 방법은 기판 상에 액티브층을 형성하는 단계와; 상기 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 복층 도전층을 형성하는 단계와; 상기 복층 도전층을 패터닝하여 액티브층 각각과 교차하는 게이트 전극, 그 게이트 전극과 접속된 게이트 라인, 그 게이트 라인과 접속된 게이트 패드, 데이터 패드 및 데이터 링크, 화소 전극을 포함하는 복층 도전층 패턴을 형성하는 단계와; 상기 액티브층에 불순물 주입으로 소스 및 드레인 영역을 형성하는 단계와; 상기 복층 도전층 패턴을 덮는 층간 절연막을 형성하는 단계와; 상기 액티브층의 소스 및 드레인 영역을 각각 노출시키는 소스 컨택홀 및 드레인 컨택홀과, 상기 화소 전극에 포함된 투명 도전층을 노출시키는 투과홀, 상기 게이트 패드, 데이터 패드, 데이터 링크의 투명 도전층을 각각 노출시키는 해당 컨택홀을 형성하는 단계와; 상기 층간 절연막 위에 상기 게이트 라인과 교차하고 상기 해당 컨택홀을 통해 상기 데이터 링크와 접속된 데이터 라인, 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고; 상기 데이터 라인, 소스 전극, 드레인 전극은 합착시 실링재에 의해 밀봉되어질 영역 내에 위치형성된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 3 내지 도 6d를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 폴리 TFT 기판의 일부분을 도시한 평면도이고, 도 4는 도 3에 도시된 TFT 기판을 III-III', IV-IV', V-V'선을 따라 절단하여 도시한 단면도이다.
도 3 및 도 4에 도시된 폴리 TFT 기판은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122) 및 스토리지 캐패시터(160)와, 게이트 라인(102)와 접속된 게이트 패드(170)와, 데이터 라인(104)과 접속된 데이터 패드(180)를 구비한다.
데이터 라인(104)은 층간 절연막(118)을 사이에 두고 게이트 라인(102) 및 스토리지 라인(152)과 교차하여 화소 전극(122)이 형성되는 화소 영역을 정의한다.
TFT(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 비디오 신호를 화소 전극(122)에 공급한다. 이를 위하여, TFT(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극, 화소 전극(122)과 접속된 드레인 전극(110), 소스 전극 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)을 구비한다. 이러한 TFT(130)는 NMOS TFT 또는 PMOS TFT로 형성되지만, 이하에서는 NMOS TFT로 형성된 경우만을 설명하기로 한다.
게이트 라인(102) 및 게이트 전극(106)은 스토리지 라인(152)과 함께 투명 도전층(101)과, 그 위에 게이트 금속층(103)이 적층된 복층 구조를 갖는다.
액티브층(114)은 버퍼막(112)을 사이에 두고 하부 기판(100) 위에 형성된다. 액티브층(114)은 게이트 절연막(116)을 사이에 두고 게이트 전극(106)과 중첩된 채널 영역(114C)과, 채널 영역(114C)을 사이에 두고 n+ 불순물이 주입된 소스 영역(114S) 및 드레인 영역(114D)을 구비한다. 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)은 층간 절연막(118) 및 게이트 절연막(116)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 데이터 라인(104)에 포함된 소스 전극, 드레인 전극(110)과 각각 접속된다. 그리고, 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 영역(114S) 및 드레인 영역(114D) 사이에 n- 불순물이 주입된 LDD(Lightly Doped Drain) 영역(미도시)을 더 구비한다.
화소 전극(122)은 화소 영역의 게이트 절연막(116) 위에 형성된 투명 도전층(101)과, 투명 도전층(101) 위의 테두리를 따라 잔존하는 게이트 금속층(103)을 구비한다. 다시 말하여, 화소 전극(122)의 투명 도전층(101)은 층간 절연막(118) 및 게이트 금속층(103)을 관통하는 투과홀(120)을 통해 노출된다. 이와 달리, 화소 전극(122)은 잔존하는 게이트 금속층(103) 없이 투명 도전층(101)만으로 형성되기도 한다. 이러한 화소 전극(122)은 TFT(130)로부터 스토리지 라인(152)을 가로질러 투과홀(120)의 측면을 타고 연장된 드레인 전극(110)과 접속된다. 구체적으로, 드레인 전극(110)은 투과홀(120)을 통해 노출된 화소 전극(122)의 게이트 금속층(103) 및 투명 도전층(101)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 비디오 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성된 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박 막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 빛의 투과량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(160)는 스토리지 라인(152)과 TFT(130) 사이에 병렬 접속된 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)를 구비한다. 제1 스토리지 캐패시터(Cst1)는 스토리지 라인(152)이 액티브층(114)으로부터 연장된 스토리지 하부 전극(150)과 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 제2 스토리지 캐패시터(Cst2)는 드레인 전극(110)이 층간 절연막(118)을 사이에 두고 스토리지 라인(152)과 교차하여 형성된다. 이러한 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)의 병렬 연결로 용량이 증가된 스토리지 캐패시터(160)는 화소 전극(120)에 충전된 비디오 신호가 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드(170)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 라인(102)과 접속된 게이트 패드(170)는 게이트 절연막(116) 위에 투명 도전층(101) 및 게이트 금속층(103)이 적층된 구조로 형성된다. 그리고, 게이트 패드(170)는 층간 절연막(118) 및 게이트 금속층(103)을 관통하는 제1 컨택홀(172)을 통해 투명 도전층(101)이 노출된다. 이때, 게이트 패드(170)는 잔존하는 게이트 금속층(103) 없이 투명 도전층(101)으로만 형성되기도 한다.
데이터 라인(104)은 데이터 패드(180)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 라인(102)과 접속되어질 데이터 패드(180)는 게이트 패드(170)와 동일한 구조로 형성된다. 다시 말하여, 데이터 패드(180)는 게이트 절연막(116) 위 에 투명 도전층(101) 및 게이트 금속층(103)이 적층된 구조로 형성된다. 그리고, 데이터 패드(180)는 층간 절연막(118) 및 게이트 금속층(103)을 관통하는 제2 컨택홀(172)을 통해 투명 도전층(101)이 노출된다. 이때, 데이터 패드(180)는 잔존하는 게이트 금속층(103) 없이 투명 도전층(101)으로만 형성되기도 한다.
그리고, 데이터 라인(104)은 데이터 패드(180)로부터 연장된 데이터 링크(184)와 제3 컨택홀(186)을 통해 접속된다. 데이터 링크(184)는 데이터 패드(180)로부터 투명 도전층(101) 및 게이트 금속층(103)이 적층된 구조로 데이터 라인(104)과 중첩되도록 연장된다. 데이터 라인(104)은 층간 절연막(118) 및 데이터 링크(184)의 게이트 금속층(103)을 관통하는 제3 컨택홀(186)을 통해 데이터 링크(184)와 접속된다.
이러한 데이터 라인(104)은 보호막의 부재로 노출되어 전식 문제가 발생할 수 있음과 아울러, 데이터 라인(104)을 가로지르는 실링재에 포함된 글래스 파이버로 인한 단선 문제가 발생할 수 있게 된다. 이러한 문제가 발생되는 것을 방지하기 위하여 도 5에 도시된 바와 같이 데이터 라인(104)은 실링재(200)에 의해 밀봉되는 영역 내에 실링재(200)와 이격되어 위치하게 된다. 이에 따라, 데이터 라인(104)과 접속되어질 데이터 링크(184)는 실링재(200)에 의해 밀봉되는 영역 내로 연장되어야 하고, 이러한 데이터링크(184)와 데이터 라인(104)을 접속시키는 제3 컨택홀(186)도 실링재(200)에 의해 밀봉되는 영역 내에 위치하게 된다.
구체적으로, 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판과, 칼라 필터 기판(210)은 도 5에 도시된 바와 같이 실링재(200)에 의해 합착되고, 실링재(200)에 의해 밀봉된 두 기판 사이의 셀갭에 액정은 채워지게 된다. 이때, 액정은 두 기판을 합착한 후 액정을 주입하는 진공 주입 방식 이외에도, 적어도 하나의 기판에 액정을 적하한 후 합착함으로써 액정층을 형성하는 액정 적하 방식으로 형성될 수 있다. 실링재(200)는 데이터 라인(104)과 접촉되지 않게 이격되어 도포됨으로써 글래스 파이버로 인한 데이터 라인(104)의 단선 문제를 방지할 수 있게 된다. 이에 따라, 박막 트랜지스터 기판에 형성된 데이터 라인(104), 소스 전극(110), 드레인 전극(112)은 모두 실링재(200)에 의해 밀봉되는 영역에 위치하여 그 위에 도포되는 배향막(미도시) 뿐만 아니라, 밀봉 영역에 채워진 액정에 의해 충분히 보호될 수 있게 된다.
그리고, 데이터 라인(104)의 저항을 감소시키기 위하여 데이터 링크(184)는 도 6a 및 도 6b에 도시된 바와 같이 데이터 라인(104)을 따라 길게 연장되고, 다수의 제3 컨택홀(186)을 통해 병렬 접속된다. 이 결과, 데이터 라인(104)의 저항이 감소함으로써 화질을 향상시킬 수 있게 된다.
이와 같이, 본 발명에 따른 폴리형 TFT 기판은 화소 전극(122)이 복층 구조의 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152) 등과 함께 게이트 절연막(116) 위에 형성됨에 따라 공정을 단순화시킬 수 있게 된다.
도 7a 내지 도 7d는 도 4에 도시된 폴리 TFT 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들이다.
도 7a를 참조하면, 하부 기판(100) 상에 버퍼막(112)이 형성되고, 그 위에 제1 마스크 공정으로 일체화된 액티브층(114) 및 스토리지 하부 전극(150)이 형성 된다.
버퍼막(112)은 하부 기판(100) 상에 SiO2 등과 같은 무기 절연 물질이 전면증착되어 형성된다.
그 다음, 버퍼막(112) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 아몰퍼스 실리콘 박막을 형성한 다음, 결정화하여 폴리 실리콘 박막을 형성한다. 이때, 아몰퍼스 실리콘 박막을 결정화하기 이전에 아몰퍼스 실리콘 박막 내에 존재하는 수소 원자를 제거하기 위한 탈수소화(Dehydrogenation) 공정을 진행하기도 한다. 아몰퍼스 실리콘 박막을 결정화하는 방법으로는 엑시머 레이저 어닐링 방법 중에 하나로, 라인 빔(Line beam)을 수평 방향으로 스캔하여 그레인을 수평 방향으로 성장시킴으로써 그레인 크기를 향상시킨 순차적 수평 결정화(SLS) 방법이 주로 이용된다.
그리고, 폴리 실리콘 박막을 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝하여 일체화된 액티브층(114) 및 스토리지 하부 전극(150)을 형성하게 된다.
도 7b를 참조하면, 액티브층(114)과 스토리지 하부 전극(150)이 형성된 버퍼막(112) 상에 게이트 절연막(116)이 형성되고, 그 위에 제2 마스크 공정으로 복층 구조를 갖는 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152), 화소 전극(122), 게이트 패드(110), 데이터 패드(180), 데이터 링크(184)를 포함하는 복 층 도전 패턴이 형성된다.
게이트 절연막(116)은 액티브층(114)과 스토리지 하부 전극(150)이 형성된 버퍼막(112) 상에 SiOx, SiNx 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 게이트 절연막(116) 위에 투명 도전층(101) 및 게이트 금속층(103)이 스퍼터링 방법 등으로 적층된다. 투명 도전층(101)으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등이, 게이트 금속층(103)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 적어도 이중 구조로 이용된다. 그 다음, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층(103) 및 투명 도전층(101)을 패터닝함으로써 복층 구조를 갖는 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152), 화소 전극(122), 게이트 패드(170), 데이터 패드(180), 데이터 링크(184)를 포함하는 복층 도전 패턴이 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n+ 불순물을 주입하여 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이러한액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
도 7c를 참조하면, 제3 마스크 공정으로 복층 도전 패턴이 형성된 게이트 절연막(116) 위에 층간 절연막(118)이 형성되고, 그를 관통하는 소스 및 드레인 컨택홀(124S, 124D), 투과홀(120), 제1 내지 제3 컨택홀(172, 182, 186)이 형성된다.
층간 절연막(118)은 복층 도전 패턴이 형성된 게이트 절연막(116) 위에 SiO2, SiNx 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 층간 절연막(118) 및 게이트 절연막(116)을 관통하는 소스 컨택홀(124S) 및 드레인 컨택홀(124D)과, 층간 절연막(118)을 관통하는 투과홀(120)과, 제1 내지 제3 컨택홀(172, 182, 186)이 형성된다. 소스 컨택홀(124S) 및 드레인 컨택홀(124D)은 액티브층(114)의 소스 영역(114S)과 드레인 영역(114D) 각각을 노출시킨다. 투과홀(120)은 화소 전극(122)의 상부층인 게이트 금속층(103)을, 제1 컨택홀(172)은 게이트 패드(170)의 상부층인 게이트 금속층(103)을, 제2 컨택홀(182)은 데이터 패드(180)의 상부층인 게이트 금속층(103)을, 제3 컨택홀(186)은 데이터 링크(184)의 상부층인 게이트 금속층(103)을 노출시킨다.
그 다음, 투과홀(120)과 제1 내지 제3 컨택홀(172, 182, 186)을 통해 노출된 화소 전극(122), 게이트 패드(170), 데이터 패드(180), 데이터 링크(186)의 게이트 금속층(103)을 식각하여 투명 도전층(101)이 노출되게 한다. 이때, 투명 도전층(101)의 주변부에는 층간 절연막(118)과 중첩된 게이트 금속층(103)이 잔존하기도 한다.
도 7d를 참조하면, 제4 마스크 공정으로 층간 절연막(118) 상에 소스 전극을 포함한 데이터 라인(104)과, 드레인 전극(110)이 형성된다.
데이터 라인(104) 및 드레인 전극(110)은 층간 절연막(118) 상에 소스/드레 인 금속층을 형성한 후, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층을 패터닝함으로써 형성된다. 데이터 라인(104) 및 드레인 전극(110)은 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 데이터 라인(104)은 제3 컨택홀(186)을 통해 데이터 링크(184)와 접속된다.
이와 같이, 본 발명의 실시 예에 따른 폴리 TFT 기판의 제조 방법은 4 마스크 공정으로 공정을 단순화할 수 있게 된다. 이 결과, 본 발명의 실시 예에 따른 폴리 TFT 기판은 보호막의 부재로 데이터 라인(104), 드레인 전극(110)이 노출된 구조를 갖게 되지만, 이들 모두 실링재에 의해 밀봉되어질 영역에 위치하므로 그 위에 도포되는 배향막 뿐만 아니라, 밀봉 영역에 채워질 액정에 의해 충분히 보호될 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 폴리 TFT 기판 및 그 제조 방법은 4마스크 공정으로 공정수를 감소시킴으로써 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 폴리 TFT 기판이 적용된 액정 패널은 박막 트랜지스터 기판에서 보호막 부재로 노출된 데이터 라인, 소스 전극, 드레인 전극이 실링재로 밀봉되는 영역 내에 위치하게 한다. 또한, 박막 트랜지스터 기판의 패드들이 모두 동일한 구조를 갖게 하고, 데이터 패드와 접속된 데이터 링크는 실링재에 의해 밀봉되는 영역 내에서 컨택홀을 통해 데이터 라인과 접속되게 한다. 이에 따라, 보호 막의 부재로 인한 전식 문제, 실링재에 포함된 글래스 파이버와의 접촉으로 인한 단선 문제 등을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (32)

  1. 기판과;
    상기 기판 상에 형성되는 액티브층과;
    상기 기판 상에 형성되며 상기 액티브층과 접속된 스토리지 하부전극과;
    상기 액티브층과 스토리지 하부전극이 형성된 기판 상에 형성되는 제 1 절연막과;
    상기 제 1 절연막 상에 형성되며 복층 도전층 구조를 갖는 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드, 데이터 링크 및 화소전극과;
    상기 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드, 데이터 링크 및 화소전극이 형성된 상기 제 1 절연막 상에 형성되는 제 2 절연막과;
    상기 제 2 절연막 상에 형성되며, 서로 대향하는 소스 전극 및 드레인 전극과;
    상기 소스 전극과 접속된 데이터 라인을 포함하고,
    상기 데이터 링크는 상기 데이터 패드로부터 신장되어 상기 제2 절연막에 형성된 제1 컨택홀을 통해 상기 데이터 라인과 직접 접속되며;
    상기 데이터 라인 및 제1 컨택홀은 합착시 실링재가 도포되어 밀봉되어질 영역 내에 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드 및 데이터 링크는 투명 도전층을 포함하는 복층 도전층 구조로 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 게이트 패드 및 데이터 패드는 상기 복층 도전층에 포함된 투명 도전층으로 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  4. 삭제
  5. 삭제
  6. 제 2 항에 있어서,
    상기 게이트 패드 및 데이터 패드는 상기 복층 도전층 구조로 형성되고,
    상기 게이트 패드 및 데이터 패드의 투명 도전층이 그 위에 적층된 상기 복층 도전층의 상부 도전층까지 관통하는 제2 컨택홀을 통해 노출된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  7. 제 2 항에 있어서,
    상기 제1 컨택홀은 상기 데이터 링크의 상부 도전층을 관통하여 상기 투명 도전층을 노출시키는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 데이터 라인은 상기 실링재와 이격되도록 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  9. 제 2 항에 있어서,
    상기 액티브층과,
    상기 제1 절연막을 사이에 두고 상기 액티브층과 교차하는 상기 복층 도전층 구조의 게이트 전극과, 상기 게이트 전극을 사이에 두고 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속된 상기 소스 전극 및 드레인 전극은 박막 트랜지스터를 형성하고,
    상기 게이트 전극은 상기 게이트 라인과, 상기 소스 전극은 상기 데이터 라인과 접속된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 화소전극은 상기 박막 트랜지스터의 드레인 전극과 접속된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 화소 전극은 그 위에 형성된 상기 제2 절연막을 관통하는 투과홀을 통해 노출되며, 상기 투과홀 내에서 상기 드레인 전극과 접속된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 화소 전극은
    상기 투과홀의 외곽을 둘러싸면서 상기 투명 도전층 위에 잔존하는 상기 복층 도전층에 포함된 상부 금속층을 추가로 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  13. 제 11 항에 있어서,
    상기 복층 도전층 구조로 형성되어 상기 데이터 라인과 교차하는 스토리지 라인과;
    상기 액티브층과 접속된 스토리지 하부 전극과;
    상기 스토리지 하부 전극이 상기 제1 절연막을 사이에 두고 상기 스토리지 라인과 중첩되어 형성된 제1 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  14. 제 13 항에 있어서,
    상기 드레인 전극이 상기 제2 절연막을 사이에 두고 상기 스토리지 라인과 중첩되어 형성된 제2 스토리지 캐패시터를 추가로 구비하며,
    상기 드레인 전극은 상기 스토리지 라인을 가로질러 상기 투과홀을 통해 노출된 화소 전극과 접속된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 데이터 링크는 상기 데이터 라인을 따라 연장되고, 다수의 컨택홀들을 통해 상기 데이터 라인과 병렬로 접속된 것을 특징으로 하는 폴리 박막 트랜지스터 기판.
  17. 제1 마스크 공정으로 기판 상에 활성층과 상기 활성층과 접속된 스토리지 하부전극을 형성하는 단계와;
    상기 활성층과 스토리지 하부전극이 형성된 기판 상에 제 1 절연막을 형성하는 단계와;
    제2 마스크 공정으로 상기 제 1 절연막 상에 복층 도전층 구조를 갖는 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드, 데이터 링크 및 화소전극을 형성하는 단계와;
    상기 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드, 데이터 링크 및 화소전극이 형성된 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와;
    제3 마스크 공정으로 상기 데이터 링크가 노출되도록 상기 제2 절연막을 관통하는 제1 컨택홀을 형성하는 단계와;
    제 4 마스크 공정으로 상기 제 2 절연막 상에 서로 대향하는 소스 전극 및 드레인 전극과, 상기 소스 전극과 접속된 데이터 라인을 형성하는 단계를 포함하고;
    상기 데이터 링크는 상기 데이터 패드로부터 신장되어 상기 제2 절연막에 형성된 상기 제1 컨택홀을 통해 상기 데이터 라인과 직접 접속되고,
    상기 데이터 라인 및 제1 컨택홀은 합착시 실링재가 도포되어 밀봉되어질 영역 내에 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  18. 제 17 항에 있어서,
    상기 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드 및 데이터 링크는 투명 도전층을 포함하는 복층 도전층 구조로 형성되며,
    상기 게이트 패드 및 데이터 패드는 상기 복층 도전층에 포함된 투명 도전층으로 형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 제3 마스크 공정은 상기 제2 절연막을 관통하여 상기 게이트 패드 및 데이터 패드를 각각 노출시키는 제2 컨택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 17 항에 있어서,
    상기 제3 마스크 공정은 상기 화소전극이 노출되도록 상기 제2 절연막을 관통하는 투과홀을 형성하는 단계를 추가로 포함하고,
    상기 드레인 전극은 상기 투과홀을 통해 상기 화소 전극과 접속된 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  28. 제 27 항에 있어서,
    상기 투과홀을 형성하는 단계는 상기 제2 절연막 및 상기 복층 도전층 중 상부 금속층을 관통하여 하부 투명 도전층을 노출시키는 단계를 포함하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  29. 제 17 항에 있어서,
    상기 제2 마스크 공정은 상기 복층 도전층 구조로 상기 데이터 라인과 교차하는 스토리지 라인을 형성하는 단계를 추가로 포함하고,
    상기 스토리지 하부 전극이 상기 제1 절연막을 사이에 두고 상기 스토리지 라인과 중첩되어 제1 스토리지 캐패시터를 형성하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  30. 제 29 항에 있어서,
    상기 제4 마스크 공정은 상기 드레인 전극이 상기 제2 절연막을 사이에 두고 상기 스토리지 라인과 중첩되도록 형성하여 제2 스토리지 캐패시터를 형성하는 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
  31. 삭제
  32. 기판 상에 액티브층을 형성하는 단계와;
    상기 액티브층을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 복층 도전층을 형성하는 단계와;
    상기 복층 도전층을 패터닝하여 액티브층 각각과 교차하는 게이트 전극, 그 게이트 전극과 접속된 게이트 라인, 그 게이트 라인과 접속된 게이트 패드, 데이터 패드 및 데이터 링크, 화소 전극을 포함하는 복층 도전층 패턴을 형성하는 단계와;
    상기 액티브층에 불순물 주입으로 소스 및 드레인 영역을 형성하는 단계와;
    상기 복층 도전층 패턴을 덮는 층간 절연막을 형성하는 단계와;
    상기 액티브층의 소스 및 드레인 영역을 각각 노출시키는 소스 컨택홀 및 드레인 컨택홀과, 상기 화소 전극에 포함된 투명 도전층을 노출시키는 투과홀, 상기 게이트 패드, 데이터 패드, 데이터 링크의 투명 도전층을 각각 노출시키는 해당 컨택홀을 형성하는 단계와;
    상기 층간 절연막 위에 상기 게이트 라인과 교차하고 상기 해당 컨택홀을 통해 상기 데이터 링크와 접속된 데이터 라인, 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고;
    상기 데이터 라인, 소스 전극, 드레인 전극은 합착시 실링재에 의해 밀봉되어질 영역 내에 위치형성된 것을 특징으로 하는 폴리 박막 트랜지스터 기판의 제조 방법.
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